KR880010424A

KR880010424A - 스태틱형 반도체 기억장치

Info

Publication number: KR880010424A
Application number: KR1019880001637A
Authority: KR
Inventors: 마사다카 마츠이; 준이치 츠지모토; 다카유키 오타니; 미츠오 이소베
Original assignee: 아오이 죠이치; 가부시키가이샤 도시바
Priority date: 1987-02-16
Filing date: 1988-02-16
Publication date: 1988-10-08
Also published as: US4931994A; JPS63200391A

Abstract

내용 없음

Description

스태틱형 반도체 기억장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 1실시예에 관한 반도체 기억장치의 구성을 도시해 놓은 블록도,

제5A도 내지 제5H도는 본 발명의 1실시예에 관한 반도체 기억장치의 동작을 설명하기 위한 타이밍차트.

Claims

각 부분에서의 메모리셀 매트릭스형태로 배열되고 복수개의 부분으로 각각 분할된 복수개의 블록으로 분할되는 복수개의 메모리셀(20)과, 상기 복수개의 부분중 한 부분에 대응해서 각각 설치되고, 상기 대응된 복수개이 부분에 속하는 선택된 복수개의 메모리셀(20)중 선택된 메모리셀로부터 데이터를 독출한다면 상기 독출 데이터를 공급받아 상기 독출 데이터를 첫 번째 증폭해 주는 복수개의 부분감지 증폭수단(27), 상기 복수개의 블록중 한 블록에 대응해서 각각 설치되고, 상기 대응된 블록에 속하는 상기 대응된 부분 감지 증폭수단(27)으로부터 출력되는 첫 번째 증폭된 데이터를 2번째 증폭해 주는 복수개의 블록 감지 증폭수단(2) 및, 상기 블록 감지 증폭수단(29)으로부터 출력되는 2번째 증폭된 데이터를 랫치해주는 랫치수단(30)을 갖추어 구성된 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 입력행 어드레스에 따라 복수개의 주워드선(WL)중 한 주워드선을 선택해 주는 행 디코딩수단(10)이 추가로 구비함과 더불어, 상기 각 부분에는 상기 복수개의 주워드선(WL)에 해당되는 복수개의 부분 워드선(WL11)과, 상기 복수개의 부분 워드(WL11)에 접속되고 매트릭스형태로 배열되는복수개의 메모리셀 및, 상기 선택된 메모리셀에 상기 활성화된 부분 워드선이 접속되고 상기 선택된 주워드선에 해당되는 부분 워드선을 활성화해 주는 부분 게이트수단(25-11)을 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 상기 선택된 메모리셀에 상기 활성화된 부분 워드선이 접속되고 입력행 어드레스에 따라 상기 대응된 블록내에 속하는 상기 부분을 공통으로 볼수개의 부분 워드선중 한 부분 워드선을 선택해 주기 휘애 상기 복수개의 블록중 한 블록에 대응되어 각각 설치되는 복수개의 l행 디코딩수단(10)이 추가로 구비되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, m부분 감지 증폭수단은 m메모리셀로부터 출력된 독출 데이터를 첫 번째 증폭해 주도록 상기 부분 각각에 설치되고, m블록 감지 증폭수단은 상기 블록 각각에 설치되어 상기 m블록감지 증폭수단중 K블록 감지 증폭수단은 m부분 감지 증폭수단중 K부분 감지 증폭수단에서 증폭된 첫 번째 데이터를 두 번째로 증폭해주게 되며, m랫치수단이 상기 블록 각각에 설치되어 상기 m랫치수단중 K랫치수단은 상기 K블록 감지 증폭수단으로부터 출력된 2번째 증폭된 데이터를 랫치해 주게 되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 입력 열 어드레스에 따라 열 선택신호를 선택적으로 발생시켜 주는 제어수단과, 상기 제어수단으로부터의 상기 열 선택신호에 따라 상기 선택된 메모리셀로부터의 독출 데이터를 상기 대응된 부분 감지 증폭수단으로 출력해 주기 위해 상기 선택된 메모리셀에 대응되고 상기 대응된 부분과 상기 대응된 부분 감지 증폭수단에서 복수개의 비트선중 한 비트선 사이에서 각각 설치되는 복수개의 열 선택 게이트수단을 추가로 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제5항에 있어서, 상기 제어수단에는 상기 복수개의 부분 감지 증폭수단 각각으로 상기 제1활성화 신호와 상기 복수개의 블록 감지증폭수단 각각으로 상기 제2활성화 신호를 출력해 주기 위해 상기 입력 열 어드레스에 따라 제1 및 제2활성화 신호를 선택적으로 발생시켜 주는 수단을 추가로 구비함과 더불어, 상기 부분감지 증폭수단 각각이 상기 제1활성화 신호에 따라 선택적으로 활성화 되고, 상기 블록 감지 증폭수단 각각이 상기 제2활성화 신호에 따라 선택적으로 활성화 되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제6항에 있어서, 상기 부분 감지 증폭수단 각각은 대응된 부분에 속하는 상기 부분 감지 증폭수단 각각에 분할적으로 설치해 주는 구동부와 상기 대응된 부분에 속하는 상기 부분감지 증폭수단 전체를 공통적으로 설치해 주는 부하부로 이루어진 전류미터 병렬형 감지 증폭기인 것을 특징으로 하는 스태틱형 반도체 기억장치.
제7항에 있어서, 상기 구동부는 블록 데이터선쌍과 제1기준선쌍중 하나를 구동해 주기 위해 메모리셀로부터의 독출 데이터를 게이트에 공급해 주기 위해 메모리쎌로부터의 독출 데이터를 게이트에 공급해주는 제1쌍의 트랜지스터와, 상기 제1쌍의 트렌지스터에 각각 접속되고 게이트에 상기 제1활성화 신호를 공통으로 공급해 주는 제2쌍의 트랜지스터, 상기 제2쌍의 트랜지스터에 공통으로 접속되고 전류를 제어해 주는 제1트랜지스터, 상기 블록 데이터 쌍과 상기 제1기준선쌍중 다른 하나를 구동해 주기 위해 메로리셀로부터의 독출 데이터를 게이트에 공급해 주는 제3쌍의 트랜지스터, 상기 제3쌍의 트랜지스터에 각각 접속되고 게이트에 상기 제1활성화 신호를 공통으로 공급해 주는 제4쌍 트랜지스터 및, 상기 제4상의 트랜지스터에 공통으로 접속되는 전류를 구동해 주는 제2트랜지스터로 구성된 것을 특징으로하는 스태틱형 반도체 기억장치.
제6항에 있어서, 상기 블록 감지 증폭수단 각각은 대응된 블록에 속하는 상기 블록 감지 증폭수단 각각에 분할적으로 설치해 주는 구동부와 상기 대응된 블록에 속하는 상기 블록 감지 증폭수단 전체를 공통적으로 설치해 주는 부하부로 이루어진 전류미러 병렬형 감지 증폭기인 것은 특징으로 하는 스태틱형 반도체 기억장치.
제9항에 있어서, 상기 구동부는 블록 데이터선 쌍과 제1기준선 쌍중 하나를 구동해 주기 위해 상기 제2활성화 신호를 게이트에 공통으로 공급해 주는 제1쌍의 트랜지스터와, 상기 제1쌍의 트랜지스터에 각각 접속되고 게이트에 상기 부분 감지 증폭수단으로부터 출력된 데이터를 공급해 주는 제2쌍의 트랜지스터, 상기 제2쌍의 트랜지스터에 공통으로 접속되고 전류를 제어해 주는 제1트랜지스터, 상기 블록 데이터선쌍과 상기 제1기준선상중 다른 하나를 구동해 주기 위해 상기 제2활성화 신호를 게이트에 공통으로 공급해 주는 제3쌍의 트랜지스터, 상기 제3쌍의 트랜지스터에 각각 접속되고 게이트에 상기 부분 감지 증폭수단으로부터 출력된 데이터를 공급해 주는 제4쌍의 트랜지스터 및, 상기 제4쌍의 트랜지스터에 공통으로 접속되고 전류를 구동해 주는 제2트랜지스터로 구성된 것을 특징으로 하는 스태틱형 반도체 기억장치.
각 부분에 메모리셀이 매트릭스형태로 배열되고 복수개으 l부분으로 각각 분할된 복수개의 블록으로 분할되는 복수개의 메모리셀과, 상기 부분중 한 부분에 대응되어 각각 설치되는 부분 데이터 버스, 상기 블록중 한 블록에 대응되어 각각 설치되는 블록 데이터버스, 주데이터 버스, 행 어드레스에 따라 상기 선택된 메모리셀이 선택되어 대응된 부분 데이터 버스로 선택된 신호를 출력해 줄 뿐만 아니라 입력열 선택신호에 따라 상기 대응된 부분에서 선택된 메모리셀로부터 출력된 신호로부터 한 신호를 선택해 주기 우해 상기 대응된 부분에 각각 설치되는 복수개의 선택수단, 입력 제1활성화 신호에 따라 대응된 블록 데이터 버스에 상기 대응된 부분 데이터 버스의 선택된 신호를 선택적으로 공급해 주기 위해 상기 대응된 부분에 각각 설치되는 복수개의 제1공급수단, 입력 제2활성화 신호에 따라 상기 주 데이터 버스로 상기 대응된 블록 데이터 버스의 공급된 신호를 선택적으로 공급해 주기 위해 상기 대응된 한 부분에 각각 설치되는 복수개의 제2공급수단, 상기 주 데이터 버스의 신호를 랫치해 주고 그 랫치된 데이터를 출력해 주는 랫치수단 및, 열 어드레스가 입력됨에 따라 상기 제2공급수단으로 상기 제2활성화 신호롸 상기 대응된 제1공급수단으로 상기 제1활성화 신호 및 상기 대응된 선택수단으로 상기 열 선택신호가 출력되어 선택적으로 상기 열 선택신호와 상기 제1 및 제2활성화 신호를 발생시켜 주는 제어수단을 갖추어 구성된 것을 특징으로 하는 스태틱형 반도체 기억장치.
제11항에 있어서, 행 어드레스가 입력됨에 따라 복수개으 l주 워드선중 한 주 워드선을 선택해 주는 행디코딩수단이 추가로 구비됨과 더불어, 입력 열 어드레스에 따라 부분 선택신호를 발생시켜 주는 수단을 구비하는 상기 제어수단과, 상기 부분 각각은 상기 복수개의 주 워드선에 대응되는 복수개의 부분 워드선과 상기 복수개의 부분 워드선에 접속되고 매트릭스 형상으로 배열되는 복수개의 메모리셀 및 상기 부분 선택신호에 따라 상기 선택된 워드선에 대응되는 부분 워드선을 활성화 해주는 부분 게이트수단으로 이루어진 것을 특징으로 하는 스태틱형 반도체 기억장치.
제11항에 있어서, 입력행 어드레스에 따라 부분 워드선으로 복수개의 주워드선중 한 주워드선을 선택해 주기 위해 상기 블록 각각에 설치되는 복수개의 행 디코딩수단을 추가로 구비된 것을 특징으로 하는 스태틱형 반도체 기억장치.
제11항에 있어서, m 제1공급수단은 m 메모리셀로부터 출력된 독출 데이터를 상기 부분 각각에 공급해 주도록 설치되고, m 제2공급 수단이 상기 블록 각각에 설치되어 상기 m 제2공급수단으로 K 제2공급 수단은 상기 m 제1공급수단중 K 제1공급수단으로부터 공급받게 되며, m 랫치수단이 상기 블록 각각에 설치되어 상기 m 랫치수단중 K 랫치수단은 상기 K 제2공급수단으로부터 출력된 데이터를 출력해 주게 되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제11항에 있어서, 상기 제1공급수단 각각은 대응된 부분에 속하는 상기 제1공급수단 각각에 분할적으로 설치해 주는 구동부와 상기 대응된 부분에 속하는 상기 제1공급수단 전체를 공통적으로 설치해 주는 부하부로 이루어진 전류미러 병렬형 감지 증폭기인 것을 특징으로 하는 스태틱형 반도체 기억장치.
제15항에 있어서, 상기 구동부는 블록 데이터선 쌍과 제1기준선쌍중 하나를 구동해 주기 위해 메모리셀로부터의 독출 데이터를 게이트에 공급해 주는 제1쌍의 트랜지스터와, 상기 제1쌍의 트랜지스터에 각각 접속되고 게이트에 상기 제1활성화 신호를 공통으로 공급해 주는 제2쌍의 트랜지스터, 상기 제2쌍의 트랜지스터에 공통 접속되고 전류를 제어해 주는 트랜지스터, 상기 블록 데이터선쌍과 상기 제1기준선쌍중 다른 하나를 구동해 주기 위해 메모리셀로부터의 독출 데이터를 게이트에 공급해 주는 제3쌍의 트랜지스터, 상기 제3쌍의 트랜지스터에 각각 접속되고 게이트에 상기 제1활성화 신호를 공통으로 공급해 주는 4쌍의 트랜지스터 및, 상기 제4쌍의 트랜지스터에 공통으로 접속되고 전류를 구동해 주는 제2트랜지스터로 구성된 것을 특징으로 하는 스태틱형 반도체 기억장치.
제11항에 있어서, 상기 제2공급수단 각각은 대응된 블록에 속하는 상기 제2공급수단 각각에 분할적으로 설치해 조는 구동부와 상기 대응된 블록에 속하는 상기 제2공급수단 전체를 공통적으로 설치해 주는 부하부로 이루어진 전류미러 병렬형 감지 증폭기인 것을 특징으로 하는 스태틱형 반도체 기억장치.
제17항에 있어서, 상기 구동부는 블록 데이터선쌍과 제1기준선쌍중 하나를 구동해 주기 위해 상기 제2활성화 신호를 게이트에 공통으로 공급해 주는 제1쌍의 트랜지스터와, 상기 제1쌍의 트랜지스터에 각각 접속되고 게이트에 상기 제1공급수단으로부터 출력된 데이터를 공급해 주는 제2쌍의 트랜지스터, 상기 제2쌍의 트랜지스터에 공통으로 접속되고 전류를 제어해 주는 제1트랜지스터, 상기 블록 데이터선쌍의 상기 제1기준선상중 다른 하나를 구동해 주기 위해 상기 제2활성화 신호를 게이트에 공통으로 공급해 주는 제3쌍의 트랜지스터, 상기 제3쌍의 트랜지스터에 각각 접속되고 게이트에 상기 제1공급수단으로부터 출력된 데이터를 공급해 주는 제4쌍의 트랜지스터 및, 상기 제4쌍의 트랜지스터에 공통으로 접속되고 전류를 구동해 주는 제2트랜지스터로 구성된 것을 특징으로 하는 스태틱형 반도체 기억장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.