KR920018764A - 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 - Google Patents

반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 Download PDF

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KR920018764A
KR920018764A KR1019920005169A KR920005169A KR920018764A KR 920018764 A KR920018764 A KR 920018764A KR 1019920005169 A KR1019920005169 A KR 1019920005169A KR 920005169 A KR920005169 A KR 920005169A KR 920018764 A KR920018764 A KR 920018764A
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후미오 무라바야시
다까시 호따
마사히로 이와무라
아끼요시 오스미
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가나이 쯔또무
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 집적회로장치의 개요를 나타내는 블럭도,
제2도는 본 발명의 입출력회로의 기본개념을 설명하기 위한 회로도,
제3도는 제1도의 장치를 구체화한 반도체 집적회로장치를 나타내는 블럭도,
제4A도와 4B도는 각각 본 발명의 구체적인 입력회로를 예시하는 회로도와 입출력회로의 심볼을 나타내는 도.

Claims (46)

  1. 복수의 논리회로블럭과, 이들의 논리회로 블럭 사이를 상호 접속하는 신호선을 갖는 반도체 집적회로장치에 있어서, 적어도 하나의 상기 논리회로 블럭은 상기 신호선에 접속되는 출력부를 가지고, 이 출력부는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 전류를 제어하는 스위칭 소자를 포함하고, 적어도 다른 하나의 상기 논리회로 블럭은 상기 신호선에 접속되는 입력부를 가지고, 이 입력부는 에미터가 정전류원에 접속하고, 콜렉터가 출력단자에 접속된 바이폴라 트랜지스터로 구성된 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 입력부를 구성하는 바이폴라 트랜지스터는 베이스가 고정전위에 설정되고, 콜렉터 에미터 전류로가 제1전위부와 입력단자의 사이에 접속된 반도체 집적회로 장치.
  3. 제2항에 있어서, 상기 입력부는 더우기 베이스가 상기 바이폴라 트랜지스터의 콜렉터에 접속되고, 콜렉터 에미터 전류로가 제1전위부와 제2전위부의 사이에 접속되는 바이폴라 트랜지스터를 포함한 반도체 집적회로장치
  4. 제1항에 있어서, 상기 출력부를 구성하는 스위칭 소자는 MOS 전계효과형 트랜지스터로되고, 이 MOS전계효과형 트랜지스터는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와 제2전원부의 사이에 수스 드레인 전류로를 형성하는 반도체 집적회로장치.
  5. 제4항에 있어서, 상기 출력부를 구성하는 MOS 전계효과형 트랜지스터는 직렬접속된 복수개의 NMOS 전계효과형 트랜지스터로 구성되는 반도체 집적회로장치.
  6. 복수의 논리회로 블럭과, 이들의 논리회로 블럭 사이를 상호 접속하는 베이스를 갖는 데이터 처리 장치에 있어서, 적어도 하나의 상기 논리회로블럭은 상기 베이스에 접속되는 출력부를 가지고, 이 출력부는 MOS전계효과형 트랜지스터에 의해 구성되고, 적어도 다른 하나의 상기 논리회로 블럭은 상기 베이스에 접속되는 입력부를 가지고, 이 입력부는 베이스가 고정전위로 설정되고, 콜렉터가 제1임피던스 소자를 거쳐 제1전위부에 접속되고, 에미터가 제2임티던스 소자를 거쳐 제2전위부에 접속되는 바이폴라 트랜지스터로 구성되는 데이터 처리장치.
  7. 제6항에 있어서, 상기 출력부를 구성하는 MOS전계효과형 트랜지스터는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와 제2전위부의 사이에 소스 드레인 전류로를 형성하는 데이터 처리장치.
  8. 제7항에 있어서, 상기 출력부를 직렬 접속된 복수개의 NMOS전계효과형 트랜지스터로 되는 데이터 처리장치.
  9. 제4항에 있어서, 상기 입력부는 더욱이 베이스가 상기 바이폴라 트랜지스터 콜렉터에 접속되고, 콜렉터 에미터 전류로가 제1전위부와 제2전위부의 사이에 접속되는 다른 바이폴라 트랜지스터를 포함한 반도체 집적회로장치.
  10. 동일 기판상에 베치된 반도체 집적회로장치에 있어서, 이 반도체 집적회로장치는 버스와, 복수의 MOS전계효과형 트랜지스터를 갖는 적어도 둘 이상의 논리회로 블럭으로 되고, 이 논리회로 블럭은 블럭사이에서 데이터의 수수를 행하기 위한 상기 버스에 접속되는 출력부와, 입력부중 적어도 하나를 구비하고, 상기 출력부는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 전류를 제어하는 스위칭 수단을 포함하고, 상기 입력부는 에미터가 정전류원에 접속된 바이폴라 트랜지스터를 갖는 반도체 집적회로장치.
  11. 제10항에 있어서, 상기 스위치 수단은 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와 제2전위부와의 사이에 소스. 드레인 전류로를 형성하는 MOS전계효과형 트랜지스터를 포함하고, 상기 바이폴라 트랜지스터는 베이스 고정전위에 설정되고, 콜렉터에미터 전류로가 제2전위부와 입력단자의 사이에 접속되는 반도체 집적회로장치.
  12. 동일 기판상에 배체된 데이터 처리장치에 있어서, 데이터 처리장치는 제1및 제2버스와, 상기 제1버스에 접속되는 출력부와, 상기 제1버스에 접속되는 입력부를 갖는 MOS전계효과형 트랜지스터를 포함하는 복수의 메모리셀로 되는 메모리와, 상기 제1버스에 접속되는 입력부와, 상기 제2버스에 접속되는 출력부를 갖는 소정의 연산를 행하는 연산회로를 포함하고, 상기 메모리 및 연산회로의 출력부는 MOS 전계효과형 트랜지스터에 의해 입력부는 바이폴라 트랜지스터에 의해 구성되고, 출력부와 입력부의 사이에서 각각 상기 제1 및 제2버스를 거쳐 전류 구동회로를 형성하는 데이터 처리장치.
  13. 제12항에 있어서, 상기 출력부는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와 제2전위부의 사이에 소스. 드레인 전류로를 형성하는 MOS전계효과형 트랜지스터를 포함하고, 상기 입력부는 베이스가 고정전위에 설정되고 에미터가 정전류원에 접속되어 콜렉터ㆍ에미터 전류로가 제1전위부와 입력단자의 사이에 접속되는 바이폴라 트랜지스터를 포함하는 데이타 처리장치.
  14. 동일 기판상에 배체된 데이터 처리장치에 있어서, 데이터 처리장치는 제1 및 제2버스와, 상기 제1버스에 접속되는 출력부와, 상기 제2버스에 접속되는 입력부를 갖는 MOS 전계효과형 트랜지스터를 포함하는 복수의 메모리셀로 되는 메모리와, 상기 제1버스에 접속되는 입력부와, 상기 제1및 제2버스에 접속되는 제1및 제2출력부를 갖는 소정의 연산을 행하는 연산회로를 포함하고, 상기 메모리 및 연산회로의 출력부는 MOS 전계효과형 트랜지스터에 의해, 입력부는 에미터가 정전류원에 접속된 바이폴라 트랜지스터로 구성되고, 출력부와 입력부의 사이에서 각각 상기 제1및 제2버스를 거쳐 전류 구동회로를 형성하는 반도체 집적회로장치.
  15. 제14항에 있어서, 상기 메모리의 출력부 및 상기 연산회로의 제1및 제2출력부는 각각 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와, 제2전위부의 사이에서 소스. 드레인 전류로를 형성하는 MOS전계효과형 트랜지스터를 포함하고, 상기 메모리 및 연산회로의 입력부는 각각 베이스가 고정전위에 설정되고, 콜렉터ㆍ에미터 전류로가 제1전위부와 입력단자의 사이에 접속되는 바이폴라 트랜지스터를 포함하는 데이터 처리장치.
  16. 동일기판 상에 배치된 데이터 처리장치에 있어서, 데이터 처리장치는 복수의 버스와, 상기 복수의 버스중 적어도 하나에 접속되는 출력부와, 상기 복수의 버스중 적어도 다른 하나에 접속되는 입력부를 갖는 MOS 전계효과형 트랜지스터를 포함하는 복수의 메모리셀로 되는 메모리와, 상기 복수의 버스중 적어도 하나에 접속되는 입력부와 출력부를 갖는 소정의 연산을 행하는 복수의 연산회로를 포함하고, 상기 메모리 및 연산회로의 출력부는 적어도 하나의 입력단자에 인가되는 입력신호에 응답하여 출력단자와 접지전위부의 사이에 소스ㆍ드레인 전류로를 형성하는 MOS전계효과형 트랜지스터를 포함하고, 상기 메모리 및 연산회로의 입력부는 베이스가 고정전위에 설정되고, 에미터가 정전류에 접속되고, 콜렉터ㆍ에미터전류로가 제1전위부와 입력단자의 사이에 접속되는 바이폴라 트랜지스터를 포함하는 데이터 처리장치.
  17. 동일 기판상에 배치된 반도체 집적회로 장치에 있어서, 반도체 집적회로 장치는, 버스와, 복수의 MOS전계효과형 트랜지스터를 갖는 적어도 둘 이상의 논리회로 블럭이고, 각 논리회로 블럭은 상기 버스에 접속되는 출력부를 포함하고, 이 출력부는 직렬 접속된 제1 및 제2NMOS 전계효과형 트랜지스터에 의해 구성되고, 제NMOS전계효과형 트랜지스터의 게이트에 인가되는 제어신호, 및 제2MOS 전계효과형 트랜지스터의 게이트에 인가되는 상기 논리회로 블럭의 출력신호에 응답하여 출력단자와 제2전위부의 사이에 소스ㆍ드레인 전류로를 형성하는 반도체 집적회로장치.
  18. 동일기판상에 비치된 반도체 기억장치에 있어서, 반도체 기억장치는, MOS전계효과형 트랜지스터를 포함하는 복수개의 메모리셀의 소정배열로 되는 메모리 셀 어레이와 데이터선과, 상기 복수개의 메모리셀의 각각에 접속되고 어드레스 신호에 응답하여 상기 데이터선의 일단과 접지전위부의 사이에 소스ㆍ드레인 전류로를 형성하므로써 소정의 메모리셀의 데이타를 읽어내는 복수의 MOS전계효과형 트랜지스터를 포함하는 데이터 독출회로와, 베이스가 고정전위에 설정되고 콜렉터ㆍ에미터 전류로가 제1전위부와 상기 데이터선의 타단 사이에 접속되는 바이폴라 트랜지스터를 갖는 센스회로를 포함하는 반도체 기억장치.
  19. 복수개의 전계효과 트랜지스터 및 복수개의 바이폴라 트랜지스터가 집적되어 구성되는 적어도 둘 이상의 논리회로 블럭을 갖는 반도체 집적회로 장치에 있어서, 앞단의 논리블럭의 출력회로가 MOS 전계효과 트랜지스터로 구성되고, 다음단의 논리블럭의 입력회로가 에미터가 정전류원에 접속되는 바이폴라 트랜지스터로 구성되고, 상기 출력회로와 입력회로의 접속에 의해 상기 논리회로 블럭 사이의 신호의 수수를 행하는 반도체 집적회로장치.
  20. 복수개의 MOS 전계효과 트랜지스터 및 복수개의 바이폴라 트랜지스터가 집적되어 구성되는 적어도 둘 이상의 논리회로 블럭을 갖는 반도체 집적회로장치에 있어서, 상기 복수의 논리회로 블럭은 신호선으로 서로 접속되고, 적어도 하나의 논리회로 블럭은 바이폴라 트랜지스터를 포함하고, 이 바이폴라 트랜지스터는 크기가 다른 에미터 전류를 두 개의 정상상태로 하고, 상기 신호선의 신호진폭이 상기 바이폴라의 두개의 정상상태에 대응하는 베이스 에미터 순방향 전압의 차이로 결정되는 반도체 집적회로장치.
  21. 복수개의 MOS전계효과 트랜지스터 및 복수개의 바이폴라 트랜지스터가 집적되어 구성되는 복수의 논리회로 블럭을 갖는 반도체 집적회로 장치에 있어서, 적어도 하나의 상기 논리회로 블럭의 출력방향은 출력단자와 제2전위부의 사이에 직렬 접속된 복수개의 NMOS엘레멘트를 가지고 적어도 다른 하나의 상기 논리회로 블럭의 입력회로는 에미터를 입력단자로 하고, 베이스가 고정전위에 설정된 바이폴라 트랜지스터와, 이 바이폴라 트래니스터의 콜렉터에 접속되는 제1임피던스 소자와, 에미터에 접속되는 정전류원을 포함하고, 상기 출력회로의 출력단자와 상기 입력회로의 바이폴라 트랜지스터의 에미터가 데이터선으로 서로 접속되고, 상기 바이폴라 트랜지스터는 크기가 다른 에미터 전류를 두개의 정상상태로 하고, 상기 바이폴라 트랜지스터는 크기가 다른 에미터 전류를 두개의 정상상태로 하고, 상기 데이터선의 신호진폭이 상기 바이폴라의 두개의 정상상태에 대응하는 베이스ㆍ에미터 순방향 전압의 차이로 결정되는 반도체 집적회로장치.
  22. 복수개의 MOS 전계효과 트랜지스터 및 복수개의 바이폴라 트랜지스터가 집적되어 구성된 복수의 내부논리회로 블럭을 갖는 데이터 처리장치에 있어서, 상기 내부논리회로 블럭의 적어도 하나가 레지스터 파일을 구성하고, 다른 내부논리회로 블럭이 레지스터 파일로 부터 데이터를 읽어내는 제1데이타선과, 이 레지스터 파일에 데이터를 기입하는 제2데이터 선으로 레지스터 파일과 서로 접속되고, 상기 제1및 제2데이터선에는 각각 적어도 하나의 바이폴라 트랜지스터가 접속되어 있고, 이 바이폴라 트랜지스터는 크기가 다른 에미터 전류에서 두개의 정상상태로 하고, 상기 제1및 제2데이터선의 신호진폭이 상기 바이폴라의 두개의 정상상태에 대응하는 베이스ㆍ에미터 순방향 전압의 차이로 결정되는 데이터 처리장치.
  23. 복수개의 MOS전계효과 트랜지스터 및 복수개의 바이폴라 트랜지스터가 집적되어 구성된 복수의 내부논리회로 블럭을 갖는 데이타 처리장치에 있어서, 상기 내부논리회로 블럭중 적어도 하나가 레지스터 파일이고, 다른 내부 논리회로 블럭이 레지스터 파일로 부터 데이터를 읽어내는 제1데이터선과, 이 레지스터 파일에 데이터를 기입하여 제2데이터 선으로 서로 접속되고, 상기 각각의 내부논리회로 블럭으로 부터 직접 상기 제1데이타선에 신호를 바이패스하는 수단을 가지고, 이 바이패스 수단은 출력단자와 제2전위부의 사이에 직렬 접속된 복수개의 NMOS로 되는 출력회로와, 베이스가 고정전위에 설치된 바이폴라 트랜지스터와, 이 바이폴라 트랜지스터의 콜렉터에 접속되는 제1임피던스 소자와, 에미터에 접속되는 정전류원을 갖는 입력회로와, 상기 출력회로의 출력단자와 입력회로의 입력단자가 제3데이터선으로 서로 접속되고, 상기 입력회로의 바이폴라 트랜지스터는 크기가 다른 에미터 전류를 두개의 정상상태로 하고, 상기 제3데이터선의 신호진폭이 상기 바이폴라의 두개의 정상상태에 대응하는 베이스ㆍ에미터 순방향 전압의 차이로 결정되는 데이터 처리장치.
  24. 제22항에 있어서, 데이터 처리장치가 동일 기판상에 형성되는 데이터 처리장치.
  25. 제23항에 있어서, 데이터 처리장치가 동일 기판상에 형성되는 데이터 처리장치.
  26. 복수의 디지털 신호의 논리에 따라 제어되는 제1의 스위치 소자군과, 복수의 디지탈 신호의 논리에 따라 제어되는 제2의 스위칭 소자군과, 자리수 올림 신호에 응답하는 제3의 스위칭소자와, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 고정전위원에 접속되고, 상기 각 제1의 스위칭 소자는 서로 직렬 접속되어 그 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 그타단이 제3의 스위칭 소자를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 스위칭 소자군은 1개의 스위칭 소자가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 스위칭 소자가 제1의 스위칭 소자의 각 직렬 접속점과 제2의 전원단자에 접속되어 있는 캐리 전반장치.
  27. 복수의 디지탈 신호의 배타적 논리합에 따라 제어되는 제1의 스위칭 소자군과, 복수의 디지탈 신호의 논리곱에 따라 제어되는 제2의 스위칭 소자군과, 자리수 올림 신호에 응답하는 제3의 스위칭소자와, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자를 포함하고, 상기 바이폴라 트랜지스터는 코렉터를 출력단자로 하여 콜렉터 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의전원단자에 접속되고, 베이스가 고정전위원에 접속되고, 상기 각 제1의 스위칭 소자는 서로 직렬 접속되어 그 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 그 타단이 제3의 스위칭 소자를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 스위칭 소자군은 1개의 스위칭 소자가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 스위칭 소자가 제1의 스위칭 소자의 각 직렬접속점과 제2전원단자에 접속되어 있는 캐리 전반장치.
  28. 복수의 디지탈 신호의 배타적 논리합에 따라 제어되는 제1의 MOS트랜지스터군과, 복수의 디지탈 신호의 논리곱에 따라 제어되는 제2의 MOS트랜지스터군과, 자리수 올림 신호에 응답하는 제3의 MOS트랜지스터와, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 고정전위원에 접속되고, 상기 제1의 MOS트랜지스터는 서로 직렬 접속되어 그 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 그타단이 제3의 MOS트랜지스터를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 MOS 트랜지스터군은 1개의 MOS트랜지스터가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 MOS 트랜지스터가 제1의 MOS 트랜지스터의 각 직렬 접속점과 제2의 전원단자에 접속되어 있는 캐리 전반장치.
  29. 복수의 디지탈 신호의 배타적 논리합에 따라 제어되는 제1의 MOS트랜지스터군과, 복수의 디지탈 신호의 논리곱에 따라 제어되는 제2의 MOS 트랜지스터군과, 자리수 올림 신호에 응답하는 제3의 MOS 트랜지스터와, 제1, 제2의 바이폴라 트랜지스터와, 제1, 제2, 제3및 제4의 임피던스 소자를 포함하고, 상기 제1의 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 제2의 바이폴라 트랜지스터의 베이스와 콜렉터에 접속되고, 상기 제2의 바이폴라 트랜지스터는 콜렉터가 제3의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제4의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 제1의 바이폴라 트랜지스터와 제2의 바이폴라 트랜지스터에 의하여 커런트 미러(current mirror)회로를 구성하고, 상기 각 제1의 MOS트랜지스터는 서로 직렬 접속되어 그 일단이 제1의 바이폴라 트랜지스터의 에미터에 접속되고, 그 타단이 제3의 MOS 트랜지스터를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 MOS 트랜지스터군은 1개의 MOS 트랜지스터가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 MOS트랜지스터가 제1의 MOS트랜지스터의 각 질렬 접속점과 제2의 전원단자에 접속되어 있는 캐리전반장치.
  30. 복수의 디지탈 신호의 배타적 논리합에 따라 제어되는 제1의 MOS 트랜지스터군과, 복수의 디지탈 신호의 논리곱에 따라 제어되는 제2의 MOS 트랜지스터군과, 자리수 올림 신호에 응답하는 제3의 MOS 트랜지스터와, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자와, 기준전압 생산부를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스에 기준전압 발생부로 부터의 기준전압이 인가되고, 상기 각 제1의 MOS 트랜지스터는 서로 직렬 접속되어 그 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 그타단이 제3의 MOS트랜지스터를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 MOS트랜지스터군은 1개의 MOS트랜지스터가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 MOS 트랜지스터가 제1의 MOS트랜지스터의 각 직렬 접속점과 제2의 전원단자에 접속되어 있는 캐리전반장치.
  31. 복수의디지탈 신호의 배타적 논리합에 따라 제어되는 제1의 MOS 트랜지스터군과, 복수의 디지탈 신호의 논리곱에 따라 제어되는 제2의 MOS 트랜지스터군과, 자리수 올림 신호에 응답하는 제3의 MOS 트랜지스터와, 제1, 제2의 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자와, 제1의 기준전압과 제2의 기준전압을 발생하는 기준전압 생산부를 포함하고, 상기 제1의 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스에 기준전압 발생부의 제1의 기준전압이 인가되고, 상기 제2의 바이폴라 트랜지스터는 콜렉터와 에미터가 제1의 임피던스 소자의 양단에 접속되고, 베이스에 기준전압 발생부의 제2의 기준전압이 인가되고, 상기 각 제1의 MOS트랜지스터는 서로 직렬 접속되어 그 일단이 제1의 바이폴라 트랜지스터의 에미터에 접속되고, 그타단이 제3의 MOS 트랜지스터를 거쳐 제2의 전원단자에 접속되고, 상기 제2의 MOS트랜지스터군은 1개의 MOS트랜지스터가 제2의 임피던스 소자에 병렬로 접속되고, 나머지 MOS 트랜지스터가 제1의 MOS트랜지스터의 각 직렬 접속점과 제2의 전원단자에 접속되어 있는 캐리전반장치.
  32. 제31항에 있어서, 상기 기준전압 발생부의 제1의 기준전압은, 직렬접속된 2개의 다이오드의 순방향 전압에 의하여 설정되고, 제2의 기준전압은, 직렬접속된 3게의 다이오드의 순방향 전압에 의하여 설정되는 캐리전방장치.
  33. 제32항에 있어서, 상기 기준전압 발생용의 다이오드는 다이오드 접속된 바이폴라 트랜지스터로 구성되어 있는 캐리전반장치.
  34. 제26항에 있어서, 상기 회로구성 소자를 동일 기판상에 형성하고, 그 기판상에서 디지탈신호선군을 전압 진폭의 대소에 의하여 2그룹으로 나누고, 전압진폭이 작은 그룹에 속하는 신호선군을, 서로 병행으로 배선된 1쌍의 전원선 사이에 배선하고, 전압진폭이 큰 그룹에 속하는 신호선군을, 전압진폭이 작은 그룹에 속하는 신호선군과의 사이에 전원선이 개재하는 위치에 배선하여 이루어진 캐리전방장치.
  35. 제26항에 있어서, 상기 회로구성 소자를 동일 기판상에 형성하고, 그 기판상에서 디지탈 전송용 신호선군을 전압진폭의 대소에 의하여 2그룹으로 나누고, 각 그룹의 신호선군을 그룹별로 모아 서로 다른 배선층에 배선하고, 전압진폭이 작은 그룹에 속하는 신호선군이 배선된 배선층을, 전원선이 배선된 1쌍의 배선층 사이에 삽입하고, 전압진폭이 큰 그룹에 속하는 신호선군이 배선된 배선층을, 전압진폭이 작은 그룹에 속하는 신호선군이 배선된 배선층과의 사이에 전원선 배선층이 개재하는 층에 적층되어 이루어진 캐리전방장치.
  36. 제어신호에 따라 제어되는 제1의 스위칭소자군과, 데이터를 격납하는 복수의 메모리셀과, 각 메모리셀에 기억된 데이터에 따라 제어되는 제2의 스위칭 소자군과, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 고정전위원에 접속되고, 상기 각 제1의 스위칭 소자와 각 제2의 스위칭 소자는 서로 쌍을 이루어 직접 접속되고, 각 쌍의 일단이 바이폴라 트랜지스터의 에미터에 접속되고 각 쌍의 타단이 제2의 전원단자에 접속되어 있는 레지스터 파일장치.
  37. 제36항에 있어서, 상기 제어신호는 독출 제어신호인 레지스터 파일장치.
  38. 제36항에 있어서, 상기 제1스위칭 소자군과 상기 제2스위칭 소자군은, 각각 제1의 MOS 트랜지스터군과 제2의 MOS 트랜지스터 군으로 구성되어 있는 레지스터 파일장치.
  39. 독출 제어신호에 따라 제어되는 제1의 MOS 트랜지스터군과, 데이터를 격납하는 복수의 메모리 셀과, 각 메모리셀에 기억된 데이터에 따라 제어되는 제2의 MOS트랜지스터군과, 바이폴라 트랜지스터와, 제1, 제2임피던스 소자를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 고정전위원에 접속되고, 상기 각 제1의 MOS 트랜지스터와 각 제2의 MOS트랜지스터는 서로 쌍을 이루어 직렬 접속되고, 각 쌍의 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 각 쌍의 타단이 제2의 전원단자에 접속되어 있는 레지스터 파일장치.
  40. 독출 제어신호에 따라 제어되는 제1의 MOS 트랜지스터군과, 데이터를 격납하는 복수의 메모리 셀과, 각 메모리셀에 기억된 데이터에 따라 제어되는 제2의 MOS 트랜지스터군과, 제1, 제2의 바이폴라 트랜지스터와, 제1, 제2, 제3 및 제4의 임피던스 소자를 포함하고, 상기 제1의 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스가 제2의 바이폴라 트랜지스터의 베이스와 콜렉터에 접속되고, 상기 제2의 바이폴라 트랜지스터는 콜렉터가 제3의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제4의 임피던스 소자를 제2의 전원단자에 접속되고, 제1의 바이폴라 트랜지스터와 제2의 바이폴라 트랜지스터에 의하여 커런트 미러회로를 구성하고, 상기 각 제1의 MOS 트랜지스터와 각 제2의 MOS트랜지스터는 서로 쌍을 이루어 직렬 접속되고, 각 쌍의 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 각 쌍의 타단이 제2의 전원단자에 접속되어 있는 레지스터 파일장치.
  41. 독출 제어신호에 따라 제어되는 제1의 MOS 트랜지스터군과, 데이터를 격납하는 복수의 메모리 셀과, 각 메모리셀에 기억된 데이터에 따라 제어되는 제2의 MOS트랜지스터군과, 바이폴라 트랜지스터와, 제1, 제2의 임피던스 소자와, 기준 전압 발생부를 포함하고, 상기 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스에 기준전압 발생부 로부터의 기준전압이 인가되고, 상기 각 제1의 MOS 트랜지스터와 각 제2의 MOS 트랜지스터는 서로 쌍을 이루어 직렬 접속되고, 각 쌍의 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 각 쌍의 타단이 제2의 전원단자에 접속되어 있는 레지스터 파일장치.
  42. 독출 제어신호에 따라 제어되는 제1의 MOS 트랜지스터군과, 데이터를 격납하는 복수의 메모리 셀과, 각 메모리셀에 기억된 데이터에 따라 제어되는 제2의 MOS 트랜지스터군과, 제1, 제2의 바이폴라 트랜지스터와, 제1, 제2의임피던스 소자와, 제1의 기준전압과 제2의 기준전압을 발생하는 기준전압 발생부를 포함하고, 상기 제1의 바이폴라 트랜지스터는 콜렉터를 출력단자로 하여 콜렉터가 제1의 임피던스 소자를 거쳐 제1의 전원단자에 접속되고, 에미터가 제2의 임피던스 소자를 거쳐 제2의 전원단자에 접속되고, 베이스에 기준전압 발생부의 제1의 기준전압이 인가되고, 상기 제2의 바이폴라 트랜지스터는 콜렉터와 에미터가 제1의 임피던스 소자의 양단에 접속되고 베이스에 기준전압 발생부의 제2의 기준전압이 인가되고, 상기 각 제1의 MOS 트랜지스터와 각 제2의 MOS트랜지스터는 서로 쌍을 이루어 직렬 접속되고, 각 쌍의 일단이 바이폴라 트랜지스터의 에미터에 접속되고, 각 쌍의 타단이 제2의 전원단자에 접속되어 있는 레지스터 파일장치.
  43. 제42항에 있어서, 기준전압 발생부의 제1의 기준전압은, 직렬 접속된 2개의 다이오드의 순방향 전압에 의하여 설정되고, 제2의 기준전압은 직렬접속된 3개의 다이오드의 순방향 전압에 의하여 설정되어 있는 레지스터 파일장치.
  44. 제43항에 있어서, 기준전압 발생용의 다이오드는 다이오드 접속된 바이폴라 트랜지스터로 구성되어 있는 레지스터 파일장치.
  45. 복수의 논리회로 블록과, 그 논리회로 블록간을 상호 접속하는 버스군을 가지는 반도체 집적회로장치에 있어서, 상기 버스군은 데이터 전송시의 신호전압 진폭이 비교적 큰 제1종별의 버스와, 신호전압 진폭이 비교적 작은 제2의 종별 버스를 포함하고, 적어도 1개의 상기 논리회로 블록은, 상기 제2종별 버스중의 데이터 신호 패스(path)에 접속되는 출력부를 가지고, 그 출력부는 적어도 1개의 입력단자에 인가되는 데이터 입력신호에 응답하여 전류를 제어하는 스위칭 소자를 포함하고, 적어도 다른 1개의 상기 논리회로 블록은, 상기 제2종별 버스에 접속되는 입력부를 가지고, 그 입력부는 에미터가 정전류원과 병렬로 상기 출력부의 상기 데이터 신호 패스에 접속되고, 콜렉터가 데이터 출력단자에 접속된 바이폴라 트랜지스터를 포함하고, 동일 기판상에서 상기 제2종별 버스의 군을 실질적으로 서로 병행으로 배선된 적어도 1상의 전원선 사이에 배선하고, 상기 제1종별 버스의 군을 상기 전원선에 의하여, 상기 제2종별 버스군과 분리하도록 배선하는 반도체 집적회로장치.
  46. 제45항에 의한 반도체 집적회로장치에 있어서, 상기 동일 기판은 복수의 배선층된 다층 배선층 구조를 가지며, 그 다층 배선층 구조는, 상기 제1종별 버스가 배선된 적어도 1개의 배선층과, 상기 제2종별 버스가 배선된 적어도 1개의 제2배선층과, 공급전원선이 배선된 적어도 2개 이상의 제3, 제4배선층을 포함하고, 상기 적어도 1개의 제2배선층은, 상기 제3, 제4 배선층의 사이에 배선되고, 또한 상기 적어도 1개의 제1배선층은, 상기 제3, 제4배선층의 적어도 1개를 개재시킴으로써, 상기 적어도 1개의 제2배선층을 분리하도록 배치되어 있는 직접회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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