JP2568996B2 - 半導体集積回路装置及びキヤリ−伝播回路 - Google Patents
半導体集積回路装置及びキヤリ−伝播回路Info
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- JP2568996B2 JP2568996B2 JP60032691A JP3269185A JP2568996B2 JP 2568996 B2 JP2568996 B2 JP 2568996B2 JP 60032691 A JP60032691 A JP 60032691A JP 3269185 A JP3269185 A JP 3269185A JP 2568996 B2 JP2568996 B2 JP 2568996B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はデイジタル計算機などの演算処理に使用され
るキヤリー伝播回路に関する。
るキヤリー伝播回路に関する。
デイジタル計算機などの演算処理の高速化にはキヤリ
ー伝播回路の高速化が決め手の一つになる。従来、この
種の回路には第２図に示したようなMOSスイツチを利用
したキヤリー伝播回路が多用されている。
ー伝播回路の高速化が決め手の一つになる。従来、この
種の回路には第２図に示したようなMOSスイツチを利用
したキヤリー伝播回路が多用されている。
図において、１は下位ビツトで発生したキヤリーを上
位ビツトに伝播するMOSスイツチ、２はキヤリー発生用
のMOSスイツチであり、３はキヤリー抑止用のMOSスイツ
チである。この原理によるキヤリー発生の論理式は、 Ci＝（AiBi）・Ci-1＋Ai・Bi すなわち、AiBi＝１のとき、Ci＝Ci-1になり、下位
ビツトからのキヤリーが上位ビツトに伝播される。
位ビツトに伝播するMOSスイツチ、２はキヤリー発生用
のMOSスイツチであり、３はキヤリー抑止用のMOSスイツ
チである。この原理によるキヤリー発生の論理式は、 Ci＝（AiBi）・Ci-1＋Ai・Bi すなわち、AiBi＝１のとき、Ci＝Ci-1になり、下位
ビツトからのキヤリーが上位ビツトに伝播される。
また、Ai・Bi＝１のとき、Ci＝１になり、下位ビツト
のキヤリーに無関係にキヤリー“1"が出力される。同様
に▲▼・▲▼＝１のとき、Ci＝０になり、下位
ビツトのキヤリーに無関係にキヤリー“0"が出力され
る。
のキヤリーに無関係にキヤリー“1"が出力される。同様
に▲▼・▲▼＝１のとき、Ci＝０になり、下位
ビツトのキヤリーに無関係にキヤリー“0"が出力され
る。
この原理を応用した従来例が特開昭59−10032号と特
開昭59−75343号公報に示されているが、これらは、い
ずれも、キャリーの伝播するパスの電圧振幅が電源から
基準電位までの大振幅となるため、内部ノードの充放電
時間が長くなり、高速化には限界があった。
開昭59−75343号公報に示されているが、これらは、い
ずれも、キャリーの伝播するパスの電圧振幅が電源から
基準電位までの大振幅となるため、内部ノードの充放電
時間が長くなり、高速化には限界があった。
本発明の目的は、このような欠点を除去し、高速に動
作する複合型論理回路を提供することにある。
作する複合型論理回路を提供することにある。
上記目的を達成するために、出力信号を出力する出力
部と、所定の電位を有する第１の電位部と上記出力部に
接続されるコレクタと上記第１の電位部の電位とは異な
る電位を有する第２の電位部に接続されるエミッタとを
有するバイポーラトランジスタと、入力信号の論理を取
り、上記バイポーラトランジスタのベースとエミッタ間
の電位差の小振幅で振幅する論理出力信号を上記バイポ
ーラトランジスタのコレクタに出力する電界効果トラン
ジスタ論理回路と、上記バイポーラトランジスタの上記
コレクタと上記ベースとの間にドレインとソースが、上
記第１の電位部にゲートが接続され、上記バイポーラト
ランジスタのコクレタ電位がベース電位より低くならな
いように電流路を形成して上記バイポーラトランジスタ
の飽和を防ぐ第１の電界効果トランジスタとを有し、上
記バイポーラトランジスタのベース小振幅の上記論理出
力信号を受け、上記ベース−エミッタ間の電位差以上で
上記第１の電位部と上記第２の電位部との電位差以下の
大振幅で振幅する出力信号を上記バイポーラトランジス
タのコレクタに出力することを特徴とする。
部と、所定の電位を有する第１の電位部と上記出力部に
接続されるコレクタと上記第１の電位部の電位とは異な
る電位を有する第２の電位部に接続されるエミッタとを
有するバイポーラトランジスタと、入力信号の論理を取
り、上記バイポーラトランジスタのベースとエミッタ間
の電位差の小振幅で振幅する論理出力信号を上記バイポ
ーラトランジスタのコレクタに出力する電界効果トラン
ジスタ論理回路と、上記バイポーラトランジスタの上記
コレクタと上記ベースとの間にドレインとソースが、上
記第１の電位部にゲートが接続され、上記バイポーラト
ランジスタのコクレタ電位がベース電位より低くならな
いように電流路を形成して上記バイポーラトランジスタ
の飽和を防ぐ第１の電界効果トランジスタとを有し、上
記バイポーラトランジスタのベース小振幅の上記論理出
力信号を受け、上記ベース−エミッタ間の電位差以上で
上記第１の電位部と上記第２の電位部との電位差以下の
大振幅で振幅する出力信号を上記バイポーラトランジス
タのコレクタに出力することを特徴とする。
第１図は本発明のキヤリー伝播回路の実施例である。
図において11〜14はNMOSであり、11と12のドレインとソ
ースがノードN1で、12と13のドレインとソースがノード
N2で、13と14のドレインとソースがノードN3で共通接続
され、NMOS11のソースはノードN0でNMOS20のドレインと
共通接続される。また、NMOS14のドレインはノードN4で
NPNトランジスタ50のベースに接続される。NMOS11〜14
のゲートは対応する一組の入力信号A,Bの排他的論理和
出力に接続される。
図において11〜14はNMOSであり、11と12のドレインとソ
ースがノードN1で、12と13のドレインとソースがノード
N2で、13と14のドレインとソースがノードN3で共通接続
され、NMOS11のソースはノードN0でNMOS20のドレインと
共通接続される。また、NMOS14のドレインはノードN4で
NPNトランジスタ50のベースに接続される。NMOS11〜14
のゲートは対応する一組の入力信号A,Bの排他的論理和
出力に接続される。
ノードN0とGND間にはNMOS20と30の直列接続、ノードN
1とGND間にはNMOS21と31の直列接続、ノードN2とGND間
にはNMOS22と32の直列接続、ノードN3とGND間にはNMOS2
3と33の直列接続、ノードN4とGND間にはNMOS24と34の直
列接続がある。そして、NMOS20のゲートにはキヤリー入
力信号がCINが接続され、NMOS21〜24の夫々のゲートに
は対応する一組の入力信号A,Bの論理積出力に接続され
る。また、NMOS30〜34のゲートにはクロツク信号φ1が
共通に接続される。NPNトランジスタ50のコレクタは抵
抗43の一端に、ベースはノードN4に、エミツタは接地GN
Dに接続される。抵抗43の他端はNMOS41,42とPMOS40のド
レインに共通接続される。NMOS41,42のソースはNPNトラ
ンジスタ50のベースに接続され、NMOS41のゲートはクロ
ツク▲▼に、NMOS42のゲートは電源VCCに接続され
る。PMOS40のソースは電源VCCに接続される。また、PMO
S40のゲートはノード信号▲▼に接続される。以上
のような構成で４ビツトのキヤリー出力CoutはNPNトラ
ンジスタ50のコレクタから取出される。次に、この回路
の動作を代表的な二つのケースについて説明する。
1とGND間にはNMOS21と31の直列接続、ノードN2とGND間
にはNMOS22と32の直列接続、ノードN3とGND間にはNMOS2
3と33の直列接続、ノードN4とGND間にはNMOS24と34の直
列接続がある。そして、NMOS20のゲートにはキヤリー入
力信号がCINが接続され、NMOS21〜24の夫々のゲートに
は対応する一組の入力信号A,Bの論理積出力に接続され
る。また、NMOS30〜34のゲートにはクロツク信号φ1が
共通に接続される。NPNトランジスタ50のコレクタは抵
抗43の一端に、ベースはノードN4に、エミツタは接地GN
Dに接続される。抵抗43の他端はNMOS41,42とPMOS40のド
レインに共通接続される。NMOS41,42のソースはNPNトラ
ンジスタ50のベースに接続され、NMOS41のゲートはクロ
ツク▲▼に、NMOS42のゲートは電源VCCに接続され
る。PMOS40のソースは電源VCCに接続される。また、PMO
S40のゲートはノード信号▲▼に接続される。以上
のような構成で４ビツトのキヤリー出力CoutはNPNトラ
ンジスタ50のコレクタから取出される。次に、この回路
の動作を代表的な二つのケースについて説明する。
（１）φ1＝1,▲▼＝0,A0〜A3＝0000,B0〜B3＝0000 このとき、NMOS11〜14,NMOS21〜24はすべてオフであ
る。従つて、このとき入力キヤリーCINの如何にかかわ
らず、ノートN4からGNDへの電流バスは存在しない。こ
のため、PMOS40、NMOS42を通つてNPN50にベース電流が
流れ、NPN50はオンになる。従つて、このとき、キヤリ
ー出力Coutは“0"である。
る。従つて、このとき入力キヤリーCINの如何にかかわ
らず、ノートN4からGNDへの電流バスは存在しない。こ
のため、PMOS40、NMOS42を通つてNPN50にベース電流が
流れ、NPN50はオンになる。従つて、このとき、キヤリ
ー出力Coutは“0"である。
（２）φ1＝1,▲▼＝0,A0〜A3＝1111,B0〜B3＝0000 このとき、NMOS11〜14はすべてオン,NMOS21〜24はす
べてオフである。この状態でキヤリー入力CINが“0"で
あれば前述のケース同様にノードN4からGNDへの電流バ
スは存在しないのでNPN50はオンであり、キヤリー出力c
outは“0"である。一方、CINが“1"であればノードN4，
N3，N2，N1，N0を通つてGNDへの電流バスが形成される
のでNPN50へのベース電流がGNDへバイパスされ、NPN50
はオフになる。この結果、PMOS40、抵抗43を通して負荷
（図示されない）が充電され、キヤリー出力Coutが“1"
になる。
べてオフである。この状態でキヤリー入力CINが“0"で
あれば前述のケース同様にノードN4からGNDへの電流バ
スは存在しないのでNPN50はオンであり、キヤリー出力c
outは“0"である。一方、CINが“1"であればノードN4，
N3，N2，N1，N0を通つてGNDへの電流バスが形成される
のでNPN50へのベース電流がGNDへバイパスされ、NPN50
はオフになる。この結果、PMOS40、抵抗43を通して負荷
（図示されない）が充電され、キヤリー出力Coutが“1"
になる。
なお、NMOS41はクロツク信号▲▼が“1"のときNP
N50へのベース電流を増加してターン・オンを速めるた
めの付加手段であり、抵抗43はキヤリー出力Coutのレベ
ルを合わせるためのレベルシフト手段である。また、PM
OS40のゲートはモード信号0に接続されていて通常動
作時は0が“0"レベルでオンになつているが非動作時
は0が“1"レベルでオフになつて回路全体の電力を遮
断するようになつている。
N50へのベース電流を増加してターン・オンを速めるた
めの付加手段であり、抵抗43はキヤリー出力Coutのレベ
ルを合わせるためのレベルシフト手段である。また、PM
OS40のゲートはモード信号0に接続されていて通常動
作時は0が“0"レベルでオンになつているが非動作時
は0が“1"レベルでオフになつて回路全体の電力を遮
断するようになつている。
注目すべきことは、以上の（１），（２）の説明の動
作過程でキヤリー信号が伝播するノードN0〜N4の電圧は
NPN50のベース・エミツタ間接合電圧（約0.9V）に抑え
られ、従来のキヤリー伝播回路に比べて1/5以下の低振
幅で動作していることである。このため、キヤリーの伝
播パスに存在する寄生容量の充放電時間が短かくなり、
高速のキヤリー伝播が達成できる。また、レベル再生手
段としてMOSに比べて伝播コンダクタンスgmの大きいバ
イポーラトランジスタを組合せたため、ノードN4の低振
幅信号を効果的に大振幅の論理レベル信号として取り出
すことができる。
作過程でキヤリー信号が伝播するノードN0〜N4の電圧は
NPN50のベース・エミツタ間接合電圧（約0.9V）に抑え
られ、従来のキヤリー伝播回路に比べて1/5以下の低振
幅で動作していることである。このため、キヤリーの伝
播パスに存在する寄生容量の充放電時間が短かくなり、
高速のキヤリー伝播が達成できる。また、レベル再生手
段としてMOSに比べて伝播コンダクタンスgmの大きいバ
イポーラトランジスタを組合せたため、ノードN4の低振
幅信号を効果的に大振幅の論理レベル信号として取り出
すことができる。
ところで、バイポーラトランジスタのコレクタ電圧を
VC、ベース電圧をVBとすると、バイポーラトランジスタ
ではVC＜VBになるとベース電流がベース・コレクタ接合
を通してコレクタに流れ込むようになり飽和動作に入
る。
VC、ベース電圧をVBとすると、バイポーラトランジスタ
ではVC＜VBになるとベース電流がベース・コレクタ接合
を通してコレクタに流れ込むようになり飽和動作に入
る。
NPN50がオフ状態では、第１図に示す各点の電位は式
（１）の関係を満たす。
（１）の関係を満たす。
VA＝VB＋ID・rON＞VB ……（１） ここで、rONはNMOS42のオン抵抗、IDはNMOS42のドレイ
ン電流であり、次式で表される。
ン電流であり、次式で表される。
ID＝（W/L）β0｛（VGS−VT）VDS−VDS 2/2｝……（２） ここで、Ｗはチャンネル幅、Ｌはチャンネル長、β0は
コンダクタンス、VTはしきい値電圧、VGSはゲート電圧
（VCC）、VDSはドレイン・ソース間電圧（VA−VB）であ
る。
コンダクタンス、VTはしきい値電圧、VGSはゲート電圧
（VCC）、VDSはドレイン・ソース間電圧（VA−VB）であ
る。
次に、NPN50がオフ状態からオン状態に変化すると電
位VAは低下するが、VAがVBに近づくにつれNMOS42ドレイ
ン・ソース間電圧VDSが小さくなり、式（２）によりNMO
S42のドレイン電流IDが減少するため、NPN50には自動的
に過剰なベース電流が流れなくなる。これにより、NPN5
0が飽和動作することなく、高速スイッチングを確実に
行うことができる。
位VAは低下するが、VAがVBに近づくにつれNMOS42ドレイ
ン・ソース間電圧VDSが小さくなり、式（２）によりNMO
S42のドレイン電流IDが減少するため、NPN50には自動的
に過剰なベース電流が流れなくなる。これにより、NPN5
0が飽和動作することなく、高速スイッチングを確実に
行うことができる。
本発明をチヤネル長2.0μｍのMOSトランジスタとエミ
ツタサイズ２×５μm2，T＝3.0GHZのNPNトランジスタ
を用いてコンピュータによるシミユレーシヨンを行つた
結果、32ビツトで約6nSのキヤリー伝播速度が得られ、
従来の回路に比べて三倍以上の高速動作を確認できた。
ツタサイズ２×５μm2，T＝3.0GHZのNPNトランジスタ
を用いてコンピュータによるシミユレーシヨンを行つた
結果、32ビツトで約6nSのキヤリー伝播速度が得られ、
従来の回路に比べて三倍以上の高速動作を確認できた。
本発明によれば、電界効果トランジスタで構成される
論理回路の論理動作を低振幅で行い、この論理回路から
の論理出力でバイポーラトランジスタを駆動するので、
高速な論理動作が行え、消費電力を抑えた電界効果トラ
ンジスタとバイポーラトランジスタとの複合型論理回路
が実現できる。また、キャリー伝播回路に適用すると、
多ビツトのキヤリー伝播を高速で行えるのでデイジタル
計算機等の演算回路に適用した場合に効果が大である。
論理回路の論理動作を低振幅で行い、この論理回路から
の論理出力でバイポーラトランジスタを駆動するので、
高速な論理動作が行え、消費電力を抑えた電界効果トラ
ンジスタとバイポーラトランジスタとの複合型論理回路
が実現できる。また、キャリー伝播回路に適用すると、
多ビツトのキヤリー伝播を高速で行えるのでデイジタル
計算機等の演算回路に適用した場合に効果が大である。
第１図は本発明の実施例の回路図、第２図はMOSスイツ
チを用いたキヤリー伝播回路図である。 11〜14,20〜24,30〜34……NMOSトランジスタ、41〜42…
…NMOSトランジスタ、40……PMOS、50……NPNトランジ
スタ。
チを用いたキヤリー伝播回路図である。 11〜14,20〜24,30〜34……NMOSトランジスタ、41〜42…
…NMOSトランジスタ、40……PMOS、50……NPNトランジ
スタ。
フロントページの続き (72)発明者 堀田 多加志 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (72)発明者 増田 郁郎 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (56)参考文献 特開 昭56−115037（ＪＰ，Ａ) 実開 昭56−46346（ＪＰ，Ｕ)
Claims (23)
- 【請求項１】出力信号を出力する出力部と、 所定の電位を有する第１の電位部と上記出力部に接続さ
れるコレクタと上記第１の電位部の電位とは異なる電位
を有する第２の電位部に接続されるエミッタとを有する
バイポーラトランジスタと、 入力信号の論理を取り、上記バイポーラトランジスタの
ベースとエミッタ間の電位差の小振幅で振幅する論理出
力信号を出力する電界効果トランジスタ論理回路と、 上記バイポーラトランジスタの上記コレクタと上記ベー
スとの間にドレインとソースが、上記第１の電位部にゲ
ートが接続され、上記バイポーラトランジスタのコクレ
タ電位がベース電位より低くならないように電流路を形
成して上記バイポーラトランジスタの飽和を防ぐ第１の
電界効果トランジスタとを有し、 上記バイポーラトランジスタのベースで小振幅の上記論
理出力信号を受け、上記ベース−エミッタ間の電位差以
上で上記第１の電位部と上記第２の電位部との電位差以
下の大振幅で振幅する出力信号を上記バイポーラトラン
ジスタのコレクタに出力することを特徴とする半導体集
積回路装置。 - 【請求項２】特許請求の範囲第１項において、 上記電界効果トランジスタ論理回路は、一組の論理信号
の排他的論理和信号をゲートで受けて制御される第２の
電界効果トランジスタと上記第２の電界効果トランジス
タのソースまたはドレインと上記バイポーラトランジス
タのエミッタとの間にソースとドレインが接続され、上
記一組の論理信号の論理積信号をゲートで受けて制御さ
れる第３の電界効果トランジスタとを有する１ビットキ
ャリー形成回路を異なる上記一組の論理信号に対応して
複数有して構成されるキャリー形成回路と、上記キャリ
ー形成回路の最下位ビットの第２の電界効果トランジス
タのソースまたはドレインと上記バイポーラトランジス
タのエミッタとの間にソースまたはドレインが接続さ
れ、キャリー伝播のためのキャリー入力信号をゲートに
入力する第４の電界効果トランジスタを有して構成され
るキャリー伝播回路とからなり、上記キャリー形成回路
の最上位ビットの第２の電界効果トランジスタのソース
またはドレインと第３の電界効果トランジスタのソース
またはドレインとの接続部から出力される上記一方の論
理出力を上記バイポーラトランジスタのベースに入力す
ることを特徴とする半導体集積回路装置。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記１ビットキャリー形成回路の第３の電界効果トラン
ジスタのソースまたはドレインと上記バイポーラトラン
ジスタのエミッタとの間にソースとドレインが上記第３
の電界効果トランジスタに対して直列接続され、第１の
クロック信号をゲートに受けて制御される第４の電界効
果トランジスタと、 上記キャリー伝播回路の第４の電界効果トランジスタの
ソースまたはドレインと上記バイポーラトランジスタの
エミッタとの間にソースとドレインが上記第４の電界効
果トランジスタに対して直列接続され、上記第１のクロ
ック信号をゲートに受けて制御される第５の電界効果ト
ランジスタとを有することを特徴とする半導体集積回路
装置。 - 【請求項４】特許請求の範囲第１項から第３項のいずれ
か１項において、 上記電界効果トランジスタはＮ型電界効果トランジスタ
であり、上記バイポーラトランジスタはNPN型トランジ
スタであることを特徴とする半導体集積回路装置。 - 【請求項５】特許請求の範囲第１項から第４項のいずれ
か１項において、 上記バイポーラトランジスタのコレクタとベースとの間
には、ソースとドレインが接続され、ゲートに入力され
る第２のクロック信号によってオン・オフが制御され、
上記バイポーラトランジスタのターン・オンを速めるの
に上記ベースへのベース電流を増加して供給する第６の
電界効果トランジスタを有することを特徴とする半導体
集積回路装置。 - 【請求項６】特許請求の範囲第５項において、 上記第６の電界効果トランジスタは、Ｎ型電界効果トラ
ンジスタであることを特徴とする半導体集積回路装置。 - 【請求項７】特許請求の範囲第６項において、 上記第２のクロック信号は、上記第１のクロック信号を
反転したものであることを特徴とする半導体集積回路装
置。 - 【請求項８】特許請求の範囲第１項から第７項のいずれ
か１項において、 上記第１の電位と上記バイポーラトランジスタのコレク
タとの間に接続され、ゲートに入力されるモード信号に
よって制御され、半導体集積回路装置への電流の供給を
遮断する遮断手段を有することを特徴とする半導体集積
回路装置。 - 【請求項９】特許請求の範囲第８項において、 上記遮断手段は、電界効果トランジスタからなることを
特徴とする半導体集積回路装置。 - 【請求項１０】特許請求の範囲第９項において、 上記電界効果トランジスタは、Ｐ型電界効果トランジス
タであることを特徴とする半導体集積回路装置。 - 【請求項１１】特許請求の範囲第１項から第10項におい
て、 上記第１の電位と上記バイポーラトランジスタのコレク
タとの間には、上記出力信号のレベルをシフトするレベ
ルシフト手段を有することを特徴とする半導体集積回路
装置。 - 【請求項１２】特許請求の範囲第11項において、 上記レベルシフト手段は、抵抗素子からなることを特徴
とする半導体集積回路装置。 - 【請求項１３】出力信号を出力する出力部と、 所定の電位を有する第１の電位部と上記出力部に接続さ
れるコレクタと上記第１の電位部の電位とは異なる電位
を有する第２の電位部に接続されるエミッタとを有する
バイポーラトランジスタと、 上記第１の電源部と上記バイポーラトランジスタのコレ
クタとの間に接続された負荷手段と、 一組の論理信号の排他的論理和信号をゲートで受けて制
御される第２の電界効果トランジスタと上記第２の電界
効果トランジスタのソースまたはドレインと上記バイポ
ーラトランジスタのエミッタとの間にソースとドレイン
が接続され、上記一組の論理信号の論理積信号をゲート
で受けて制御される第３の電界効果トランジスタとを有
する１ビットキャリー形成回路を異なる上記一組の論理
信号に対応して複数有して構成されるキャリー形成回路
と、上記キャリー形成回路の最下位ビットの第２の電界
効果トランジスタのソースまたはドレインと上記バイポ
ーラトランジスタのエミッタとの間にソースまたはドレ
インが接続され、キャリー伝播のためのキャリー入力信
号をゲートに入力する第４の電界効果トランジスタを有
して構成されるキャリー伝播回路とからなり、上記キャ
リー形成回路の最上位ビットの第２の電界効果トランジ
スタのソースまたはドレインと第３の電界効果トランジ
スタのソースまたドレインとの接続部から出力される上
記バイポーラトランジスタのベースとエミッタ間の電位
差の小振幅で振幅する論理出力信号を上記バイポーラト
ランジスタのベースに出力する電界効果トランジスタ論
理回路と、 上記バイポーラトランジスタの上記コレクタと上記ベー
スとの間にドレインとソースが、上記第１の電位部にゲ
ートが接続され、上記バイポーラトランジスタのコレク
タ電位がベース電位より低くならないように電流路を形
成して上記バイポートラランジスタの飽和を防ぐ第１の
電界効果トランジスタとを有し、 上記バイポーラトランジスタのベースで小振幅の上記論
理出力信号を受け、上記ベース−エミッタ間の電位差以
上で上記第１の電位部と上記第２の電位部との電位差以
下の大振幅で振幅する出力信号を上記バイポーラトラン
ジスタのコレクタに出力することを特徴とするキャリー
伝播回路。 - 【請求項１４】特許請求の範囲第13項において、 上記１ビットキャリー形成回路の第３の電界効果トラン
ジスタのソースまたはドレインと上記バイポーラトラン
ジスタのエミッタとの間にソースとドレインが上記第３
の電界効果トランジスタに対して直列接続され、第１の
クロック信号をゲートに受けて制御される第５の電界効
果トランジスタと、 上記キャリー伝播回路の第４の電界効果トランジスタの
ソースまたはドレインと上記バイポーラトランジスタの
エミッタとの間にソースとドレインが上記第４の電界効
果トランジスタに対して直列接続され、上記第１のクロ
ック信号をゲートに受けて制御される第６の電界効果ト
ランジスタとを有することを特徴とするキャリー伝播回
路。 - 【請求項１５】特許請求の範囲第13項または第14項のい
ずれか１項において、 上記電界効果トランジスタはＮ型電界効果トランジスタ
であり、上記バイポーラトランジスタはNPN型トランジ
スタであることを特徴とするキャリー伝播回路。 - 【請求項１６】特許請求の範囲第13項から第15項のいず
れか１項において、 上記バイポーラトランジスタのコレクタとベースとの間
には、ソースとドレインが接続され、ゲートに入力され
る第２のクロック信号によってオン・オフが制御され、
上記バイポーラトランジスタのターン・オンを速めるの
に上記ベースへのベース電流を増加して供給する第７の
電界効果トランジスタを有することを特徴とするキャリ
ー伝播回路。 - 【請求項１７】特許請求の範囲第16項において、 上記第７の電界効果トランジスタは、Ｎ型電界効果トラ
ンジスタであることを特徴とするキャリー伝播回路。 - 【請求項１８】特許請求の範囲第17項において、 上記第２のクロック信号は、上記第１のクロック信号を
反転したものであることを特徴とするキャリー伝播回
路。 - 【請求項１９】特許請求の範囲第13項から第18項のいず
れか１項において、 上記第１の電位と上記バイポーラトランジスタのコレク
タとの間に接続され、ゲートに入力されるモード信号に
よって制御され、キャリー伝播回路への電流の供給を遮
断する遮断手段を有することを特徴とするキャリー伝播
回路。 - 【請求項２０】特許請求の範囲第19項において、 上記遮断手段は、電界効果トランジスタからなることを
特徴とするキャリー伝播回路。 - 【請求項２１】特許請求の範囲第20項において、 上記電界効果トランジスタは、Ｐ型電界効果トランジス
タであることを特徴とするキャリー伝播回路。 - 【請求項２２】特許請求の範囲第13項から第21項におい
て、 上記第１の電位と上記バイポーラトランジスタのコレク
タとの間には、上記出力信号のレベルをシフトするレベ
ルシフト手段を有することを特徴とするキャリー伝播回
路。 - 【請求項２３】特許請求の範囲第22項において、 上記レベルシフト手段は、抵抗素子からなることを特徴
とするキャリー伝播回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032691A JP2568996B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置及びキヤリ−伝播回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032691A JP2568996B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置及びキヤリ−伝播回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240886A Division JP2671660B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194529A JPS61194529A (ja) | 1986-08-28 |
| JP2568996B2 true JP2568996B2 (ja) | 1997-01-08 |
Family
ID=12365881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032691A Expired - Lifetime JP2568996B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置及びキヤリ−伝播回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568996B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
| JP2628194B2 (ja) * | 1988-07-28 | 1997-07-09 | 株式会社日立製作所 | データ処理装置 |
| KR100225594B1 (ko) * | 1991-03-29 | 1999-10-15 | 가나이 쯔도무 | 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646346U (ja) * | 1979-09-17 | 1981-04-25 | ||
| JPS56115037A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
-
1985
- 1985-02-22 JP JP60032691A patent/JP2568996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61194529A (ja) | 1986-08-28 |
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| EXPY | Cancellation because of completion of term |