JPS61194529A

JPS61194529A - キヤリ−伝播回路

Info

Publication number: JPS61194529A
Application number: JP60032691A
Authority: JP
Inventors: Masahiro Iwamura; 将弘岩村; Hideo Maejima; 前島　英雄; Takashi Hotta; 多加志堀田; Ikuo Masuda; 増田　郁郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-22
Filing date: 1985-02-22
Publication date: 1986-08-28
Anticipated expiration: 2012-01-08
Also published as: JP2568996B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はディジタル計算機などの演算処理に使用される
キャリー伝播回路に関する。

〔発明の背景〕

従来、この糧の回路に＃′ｉ第２図に示したようなＭＯ
Ｓスイッチを利用したキャリー伝播回路が多用されてい
る。

図において、ｌは下位ビットで発生したキャリーを上位
ビットに伝播するＭＯＳスイッチ、２はキャリー発生用
のＭＯＳスイッチであり、３はキャリー抑止用のＭＯＳ
スイッチである。この原理によるキャリー発生の論理式
は、Ｃ＋＝（Ａ＋ΦＢ＋）・Ｃ＋−ｔ　＋Ａ＋・Ｂｔすなわ
ち、ＡのＢ＝１のとき、　ＣＩ＝Ｃ＋−ｓにな夛、下位
ビットからのキャリーが上位ビットに伝播される。

また、Ａ＋’・：Ｂ１．＝１のとき、Ｃｔ　＝　１にな
シ、下位とテトのキャリーに無関係にキャリー″ｌ”　
　、が出力される。同様にＡｔ”Ｂｔ＝１のとき、ＣＩ
＝Ｏになり、下位ビットのキャリーに無関係にキャリー
″Ｏ”が出力される。

この原理を５応用した従来列が特開昭５９−。

・１００３２号と特開昭５９−７５３４３号公報に示さ
れているが、これらは、いずれも、キャリーの伝播する
バスの電圧振幅が電源から基準電位までの大損幅となる
ため、内部ノードの充放電時間が長くなル、高速化には
限界があ？た。　　・〔発明の目的〕　　　　　　　　
　　　　　　　、本発明の目的はこのような入点を除去
し・た高速苓ヤリー伝播−゛路を提供すること□にあ゛
る′。　　　　　　゛〔発明の概要〕　　　　　　　　
　　　゛本発明のキャリー伝播回路では従来のＭＯＳに
よるキャリー伝播回路とバイポーラトランジスタよるレ
ベル再成回路を組合わせることによシ、キャリーの伝播
するバスの低振幅化を図シ、これによシ高速のキャリー
伝播回路を実現する。

〔発明の実施クリ〕

第１図は本発明のキャリー伝播回路の実施例で′　ある
。図において１１−１４は１’Ｊ　ＩＪ　ＯＳであシ、
１．１と１２のドレインとソースがノードＮｌで、１２
と１３のドレインとソースがノードＮ２で、１３と１４
のドレインとソースがノードＮ３で共通接続され、ＮＭ
Ｏ８１１のソースはノードＮ。

１でＮＭＯ８２・０のドレインと共通接続される。また
、′ＮＭＯ８１４のドレインはノードＮ４で１四にトラ
ンジスタ５０のベースに接続される。Ｎｉ〜（Ｏ８１１
〜１４のゲートは、対応する一組の入力信号Ａ。

Ｂの排他的論理和出力に接続きれ、る。　　　　・／−
）”ＮｏとＧ　Ｎ　Ｄ間にはＮｔ％［０８２０と３０の
直列接続、ノード歯とＧＮＤ間にはＮ１すＯ８！−２ｔ
　４”３’ｔ　）直列、ｍ続、／　　ｈ’　Ｎ　２　ト
Ｇ　Ｎ　Ｄｒ！ＪＫ゛はＮＭＯ８２２’と３２の直列接
続、ノードＮ３とＧＮＤ間にはＮＭＯ８２３と３３の直
列接続、ノードＮ４とＧＮＤ間にはＮＭＯ８２４と３４
の直列接続がある。そして、Ｎｔｖ［０８２０のゲート
にはキャリー入力信号がＣＩＮが接続され、１もりＳ２
１〜２４の夫々のゲートには対応す名−組の入力信号Ａ
、Ｈの論理積出力に接続される。また、ＮＭＯ８３０〜
３４のゲートにはクロック信号りφｌが共通に接続され
る。ＮＰＮ　）９ンジスタ５０のコレクタは抵抗４３の
一端に、ベースはノードＮ４に、エミッタは接地ＧＮＤ
に接続される。

抵抗４３の他端はＮＭＯ８４１，４２とＰＭＯ８４σ・
のドレインに共通接続される。ＮＭＯ８４１゜４２のソ
ースはＮｐ′Ｎトラ゛ンジスタ５０のベースに接続され
、ＮＭＯ８４１のゲートはクロックφｌに、ＮＭＯ８４
２のゲートは電源Ｖｃｃに接続□される。ＰＭＯ８４０
のソースは電源ｖ’ｃｃに接続される。また、ＰＭＯ８
４０のゲニトばモード信号、９ノＭ□Ｏに接続される。

以上のような構成で４ビジトのパ斧ヤリー出力ｃｏｕｔ
はＮＰＮト’ランジメタ６４のコレクタから取出される
。次に、この回□路１の動作を代表的な二つのケースに
ついて説明する。

（１）　　φ１−１．φ１　＝Ｏａ　Ａｏ　〜に’ｓ　
＝’００００１Ｂ”ｏ　”Ｂｓ　＝　００００　　　　
”　　”このとき、１’ＪＭＯ８ｌ　ｌＮｌ　４　、　
ＮＭＯ８’２１〜２４はすべてオフである。従って、こ
のとき入力キャリ−ＣＩＮの如何にかかわらず、ノード
Ｎ４からＧＮＤへの電流バスは存在しない。このため、
ＰＭ・０８４０；　ＮＭＯ８４２を通ってＮＰＮ５０に
ベース電流が流れ（、Ｎ’Ｐ　Ｎ　５　Ｇはオンになる
。

従って、このとき、キャリー出力ｃｏｔｔｔは”０＃で
ある。　　　　　　　　　　、（２）　　φ１＝ｌｌφｔ　＝Ｏｒ　Ａｏ　＝Ａｓ　＝
ｌｌ　ｌ　ｌ　ｒＢ　ｏ　〜Ｂｒ　＝　００００　　　
　　・・このとき、ＮＭＯ８ｌ　１〜１４はすべてオン
、ＮＭＱ８２１〜２４はすべてオフである。この状態で
キャリー人力℃ｌＮ７ｂＸ″０”であれば前述のケー゛
・ス同様にノードＮ４からＧＮＤへの′電流バスは存在
°しないのでＮＰＮ５Ｇはオンでお９、キャリー出力Ｃ
Ｏｕ　ｔは６０□＃である。一方、Ｃ・ＩＮが１であれ
ばノードＮ４　、Ｎｓ’　、Ｎ２　、’Ｎｏ　を通、つ
てＧＮＤへの電流・バスが形成されるのでＮＰＮ５０へ
のベース電流がＧＮＤＮ式へバスされ、ＮＰＮ５０はオ
フになる。この結果、ＰＭＯ８４０、抵抗゛４３を通し
て負荷（図示されない）が充電され、キャリー出力ｃｏ
ｕｔが′ｌ”になる。

なお、ＮＭＯ８４１はクロック信号φｌがｕ　ｌｎのと
きＮＰＮ５０へのベース電流を増加してターン・オンを
速めるための付加手段であシ、抵抗４３はキャリー出力
Ｃｏｕｔのレベルを合わせるためのレベルシフト手段で
ある。また、ＰＭＯ８４０のゲートはモード信号Ｍｏに
接続されていて通常動作時はＭｏが１０″レベルでオン
になっているが非動作時はＭｏが　１　レベルでオフに
なって回路全体の電力を遮断するようになっている。

注目すべきことは、以上の（１）、　（２）の説明の動
作過程でキャリー信号が伝播するノードＮｏ−Ｎ４の電
圧はＮＰＮ５０のベース・エミッタ間接合電圧（約０．
９　Ｖ　）に抑えられ、従来のキャリー伝播回路に比べ
て１１５以下の低振幅で動作していることである。この
ため、キャリーの伝播バスに存在する寄生容量の充放電
時間が短かくなり、高速のキャリー伝播が達成できる。

また、レベル再生手段としてＮＩＶｉＯ８に比べて伝達
コンダクタンスｇｍの大きいバイポーラトランジスタを
組合せたため、ノードＮ４の低振幅信号を効果的に大振
幅の論理レベル信号として取り出すことができる。

本発明をチャネル長２．θμｍのＭＯ８）ランジスタと
エミッタサイズ２×５μｍ２．　ｆＴ　＝３．０ＧＨｚ
のＮＰＮ　）ランジスタを用いてコンピュータによるシ
ミュレーションを行った結果、３２ビツトで約６ｎＳの
キャリー伝播速度が得られ、従来の回路に比べて二倍以
上の高速動作を確認できた。

〔発明の効果〕

本発明によれば、多ピントのキャリー伝播を高速で行え
るのでディジタル計算機等の演算回路に適用した場合に
効果が犬である。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図はＭＯＳスイ
ッチを用いたキャリー伝播回路図である。１１−１４．２０〜２４．３０〜３４・・・Ｎ　ＭＯＳ
トランジスタ、４１〜４２・・・Ｎ１ν（Ｏ８）ランジ
スタ、４０・・・ＰＮＯ８，５０・・・ＮＰＮトランジ
スタ。

Claims

【特許請求の範囲】

１、入力ノード、出力ノード及び制御ノードをもち、前
記制御ノードが一組の論理信号の排他的論理和で制御さ
れる第一のＭＯＳスイッチと、前記出力ノードと基準電
位間に接続され、その制御ノードが一組の論理信号の論
理積で制御される第二のＭＯＳスイッチとを含む一ビッ
トキャリー形成回路をＮ個カスケード接続したＮビット
キャリー形成回路と、このＮビットキャリー形成回路の
最下位ビットの入力ノードと前記基準電位間に接続され
、その制御ノードがキャリー入力信号で制御される第三
のＭＯＳスイッチと、エミッタが基準電位に接続され、
ベースが前記Ｎビットキャリー形成回路の最上位ビット
の出力に接続され、コレクタと電源間に負荷素子が接続
され、前記コレクタと前記ベース間にバイアス電流供給
バスをもつバイポーラトランジスタを含み、このバイポ
ーラトランジスタのコレクタから出力を取出すように構
成したことを特徴とするキャリー伝播回路。