JPH0267819A - 高速スイツチング過程用半導体回路装置 - Google Patents

高速スイツチング過程用半導体回路装置

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JPH0267819A
JPH0267819A JP1183842A JP18384289A JPH0267819A JP H0267819 A JPH0267819 A JP H0267819A JP 1183842 A JP1183842 A JP 1183842A JP 18384289 A JP18384289 A JP 18384289A JP H0267819 A JPH0267819 A JP H0267819A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は少なくとも１つの入力側及び出力側並びにエミ
ッタ接地で作動されるバイポーラトランジスタを有し、
該トランゾ・スタのコレクタ電極とペース’を極との間
に一方向性半導体菓子が取付けられているＩＣ化半導体
回路装置に僕する。
デジタル回路技術ではバイポーラトランジスタは有利に
スイッチングのために使用される。
それの大きな急峻度に基づき当該バイポーラトランジス
タは小さな入力電圧変化量（偏移）のもとて大きな出力
電流変化量（偏移）を生じさせ得る。
バイポーラトランジスタのダイナミック特性は蓄積され
る電荷の変化にょシ定まる。飽和状態で作動されるトラ
ンジスタ（これはペースにて高い蓄積された電荷を有す
る）は緩慢化されたスイッチング特性を有する。従って
高速のスイッチング過程のためにはバイポーラトランジ
スタの飽和が回避されねばならない。
所謂ショットキートランジスタでは飽和は次のようにし
て回避される、すなわち、ペースコレクタ障壁層に並列
にショットキーダイオードが接続される（Ｒ，Ｍｕｅｌ
ｌｅｒ著″Ｂａｕｅｌｅｍｅｎｔｅ　ｄｅｒＨａｌｂｌ
ｅｉｔｅｒ−ＩＩｉｌｅｋｔｒｏｎｉｋ”、　　Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ。
第６版１９８７　、第２４９頁以降）、）ショットキー
ダイオ−Ｐはｐｎ接合部より遥かに小さなゲートスイッ
チング電圧を有するので、並列接続の際電流は専らショ
ットキーダイオードを流れ出るのでありバイポーラトラ
ンジスタのコレクタペース接合部を流れるのではない。
トランジスタにおけるｐｎ接合部と異なって、ショット
カーダイオードは次のような多数キャリヤ素子すなわち
流通方向の極性づけによっても何ら付加的電荷蓄積の起
らない多数キャリヤ菓子でアシ、従って並列接続のもと
てスイッチング速度が増大される。
ＩＣ回路技術ではショットキーダイオードの作成には付
加的作製プロセス過程が必要とされる。それＫより、作
成時間及び生産コストが増大する。ショットキーコンタ
クトの構造化のためには別のマスクが作成されねばなら
ない。当該プロセス中には付加的金属が導入されねばな
らない、何故ならば通常の集積プロセスにて使用される
アルミニウムはショットキーコンタクトには適しないか
らである。上記金属をほどこすにはフォトラック被着、
現像、ランクエツチング、金属エツチングが必要とされ
る。ウェルのドーピング度はショットキーコンタクトに
は低いものでなければならず、精確に制御されねばなら
ない。可及的に小さな構造の作成には高いドーピングが
必要とされるので、ショットキーダイオードを使用する
と構造の縮小化が妨げられる。
発明の目的 本発明の目的ないし課題とするところは、バイポーラト
ランジスタの飽和が確実に避けられＩＣ回路の作成の際
付加的プロセス過程を要しない、高速スイッチング過程
用半導体回路装置を提供することにある。
発明の構成 上記課題の解決のため本発明によれば上記一方向性半導
体素子はＦＢ２Ｔから成る。
引 本発明の有利な実施例ハ洟用請求項に示されている。
請求項２によれば一方向性半導体素子は２つのＦＥＴか
ら成る。上記Ｆ’ＥＴは次のように接続構成されている
、即ちバイポーラトランジスタ３の小さなコレクターエ
ミッタ電圧（例えば０．４■のもとて電流源よりから電
流がＦＥＴ　２を介して流出するようにし、それにより
ペース電流が低減されバイポーラトランジスタが飽和状
態におかれ得ないように接続構成されている。
ダイオードとして接続構成されている第１ＦＥＴの主要
役割は第２　ＦＥＴ　２にて一定の制御電圧が得られる
ようにすることにあるので、上記ＦＫＴは請求項乙によ
り一定の基準電圧源により直換され得る。この回路装置
の実施例により得られる利点は当該回路装置に比較的に
小さなチップ面積で事足りることである。
請求項４によればバイポーラトランジスタへの電流給電
が６つのＦＥＴ　（）ランジスタ）４〜６を介して行な
われる。それによりベース、コレクタ電流に対する定電
流源工ｔ）　、　Ｉｋへの要求が低減される。ＦＫＴ　
４〜６は動作電圧端子ＶＤＤＩに接続印加され得る。
請求項５のＩＣ半導体回路装置の有利な実施例では第２
のバイポーラトランジスタ７がトランジスタ３のコレク
タコンタクトと出力側との間に挿入接続される。この装
置構成は出力側に比較的高い電流を送出し得る。これが
必要となるのは、大きな容量を有する別の回路（例えば
チップ上の長い導体路）に当該出力信号により給電をし
ようとする際である。
請求項６によればハイブリッドトランジスタ回路は入力
側Ａ〜Ｆを有するロジックネットワークに対する読出ア
ンプとして用いられ、その際上記ロジックネットワーク
は例えばＦＥＴ　ｆ３〜１３により形成される。これら
トランジスタにおいて小さな電圧変化があっただけでも
う、当該装置構成をスイッチングさせるのに十分である
。小さな電圧変化の状態は迅速に到達するので、切換（
スイッチング）過程は著しく速やかに行なわれる。
当該回路装置のＦＥＴ　１及び２は請求項７によれば有
利にｎチャネルとして構成され、バイポーラトランジス
タ３はｎｐｎ　）ランジスタとして構成される。これに
より、半導体における電子の比較的高い可動性二ホール
のそれに比して二が考慮される。バイポーラトランジス
タ３への電流給電を制御するＦＥＴ　４　、５　、６は
一定のゲートン−スミ圧で作動され得るＫは相応にｐチ
ャネルとして構成されていなければならない。
請求項８によれば、バイポーラ及びＭＯＳ　）ランジス
タのモノリシック集積化を可能にするＢＩＯＭＯ８−技
術の公知手法により当該回路装置は構成される。
本発明の半導体回路装置は有利にバイポーラトランジス
タ及びＰＦｉＴにより高速デジタルスイッチング技術で
使用され得る。
ショットキーダイオードを要しないので、該回路装置の
作製の際付加的プロセス過程が省かれる。それにも拘ら
ず、バイポーラトランジスタの飽和が確実に回避され、
それにより高いスイッチング速度が確保される。
バイポーラトランジスタ３により定められる当該回路装
置の大きな急峻度に基づき、切換えにはたんに入力信号
の小さな電圧変化分ないし偏移しか必要でない。ベース
、エミッタ端子間のバイポーラトランジスタのダイオー
ド特性によりＯｖ〜０．７の領域への入力信号変化分な
いし偏移（変動）の自動的制限が行なわれる。出力側で
は当該回路装置は高い電流偏移（変動）を生じさせ得、
もって大きな容量を有する別の回路に給電し得る。ＦＥ
Ｔ　１及び２の装置構成はスタはたんに相互間で相対的
に同じ特性を有しさえすればよい。
半導体回路装置の６つの実施例が図示してあり、次に詳
述する。
実施例 第１図の回路装置はｎｐｎバイポーラトランジスタ３と
、２つのｎチャネルＦｌｌ：Ｔ　１　、２とから成る。
電流給電部はコレクタ電流源に対しては工にで、また、
ベース電流源に対してはよりで示されている。
ＦＥＴ　２はソース及びドレイン電極がバイポーラトラ
ンジスタ３のコレクタ、ベース電極に接続されている。
バイポーラトランジスタ３が遮断すると、ＦＥＴ２には
付加的ベース電流が流れ、その結果入力端子を流れる電
流全体がよりよシ大になる。そｔにひきつづいて入力側
が高抵抗になると、トランジスタ３は導通し始める。そ
の際コレクタ電圧は低下する。コレクターベース電圧が
ＦＥＴ　２の有効ゲート電圧よシ犬である間はベース電
流はほぼ一定に保持される。コレクターベース電圧が十
分低減していってコレクターベース電圧が反転する際、
電流の一部が、ＦＥＴ　２及びバイポーラトランジスタ
３のコンクターエミッタ区間を介して流れ始める。それ
によりトランジスタ３のベース電流がよりに減少するの
みならず、さらに−層小さくなる適宜選定すれば飽和は
完全に阻止され得る。ダイオードとして接続構成された
ＦＥＴ　ｌはＦＥＴ　２に対する一定のＭ制御電圧を送
出する。
第２図の半導体回路装置ではバイポーラトランジスタ３
のコレクタ電極とＦＥＴ　２のドレイン１を極との間に
付加的バイポーラトランジスタＴが挿入接続されている
。このトランジスタ７のエミッタ電流源はＩｅで示す。
この変化態様が有利であるのは例えば高い容量を駆動し
得るのに出力側から高い電流が送出されるべき場合であ
る。もとの回路のその他の特性は変らず維持される。
第３図では本発明の回路はＦＥＴ　８〜１３から構成さ
れたロジックネットワークに対する読出アンプとして構
成されている。入力側はＡ−Ｆで示されている。上記ロ
ジックネットワークは下記の関数を実現する。
（（（ＡＶＣ）△ＤＡＦＩＶＢ）ＡＦ トランジスタ１〜３の装置構成により、ロジックネット
ワークにおける電圧偏移（変動）がダイオード順方向動
作′イ圧（０，７Ｖ　）に制限され、それにより、高速
のスイッチング速度が達成される。
ｐチャネルＦＥＴ　４　、５　、５はバイポーラトラン
ジスタ３０ベース、コレクタ電流の調整に用いられる。
その際トランジスタ６によりコレクター、ベース電流の
和の線対値が定められ、トランジスタ４，５によっては
ベース電流に対するコレクタ電流の比が定められる。そ
れらトランジスタへの電圧給電は動作電圧ＶＤＤ　ｉを
介して行なわれ、当該電流給電の安定性は基準電流源工
ＲＥＦによって生ぜしめられる。
最適の飽和回避のためＦＥＴのチャネルに対して下記の
諸元仕様が求められた。
トランジスタ１ｕｎｄ２　　チャネル幅３０　μｍ。
チャネル長　２．５μｍ； トランジスタ４　　　　　チャネル幅２５　μｍ。
チャネル長　２．５μｍ： トランジスタ５　　　　　チャネル幅１５０μｍ。
チャネル長　２．５μｍ。
上記数値仕様は特別な実施例に対して成立ち、これに限
らるものでないことを付言する。他の数値関係によって
も最適に飽和の回避を行ない得る。
本発明の回路装置の作成にはバイポーラ及びＭＯＳ　）
ランジスタのモノリシック集積化を可能にするＢＩＯＭ
Ｏ８技術手法が特に適する。
発明の効果 本発明によれば、バイポーラトランジスタの飽和が確実
に避けられ、ＩＣ回路の作成の際付加的プロセス過程を
要しない、高速スイッチング過程用半導体回路装置を実
現できる。
【図面の簡単な説明】
第１図はバイポーラトランジスタの飽和の回避を行なう
回路装置の回路図、第２図は第２のバイポーラトランジ
スタの後置接続された回路装置の回路図、第６図はロジ
ックネットワーク用の読出アンプとして用いられる回路
装置の回路図である。 １．２・・・Ｆｌ！：Ｔ　（）ランジスタ）、３・・・
バイポーラトランジスタ、４，５．６・・・ｐチャネル
ＦｗＴ、７・・・付加的バイポーラトランジスタ、ＭＩ
Ｇ、２

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つの入力側及び出力側並びにエミッタ
    接地で作動されるバイポーラトランジスタを有し、該ト
    ランジスタのコレクタ電極とベース電極との間に一方向
    性半導体素子が取付けられているＩＣ半導体回路装置に おいて、上記一方向性半導体素子はＦＥＴから成ること
    を特徴とする高速スイッチング過程用半導体回路装置。 ２、２つのＦＥＴ（１、２）の両ソース電極（Ｓ）がバ
    イポーラトランジスタのベース電極に接続されており、
    更に、第１ＦＥＴ（１）のゲート電極及びドレイン電極
    は短絡状態におかれており、更に、導電的に第２ＦＥＴ
    （２）のゲート電極と接続されており、更に、第２ＦＥ
    Ｔのドレイン電極はバイポーラトランジスタのコレクタ
    電極と接続されている請求項１記載の装置。 ３、上記ＦＥＴ（１）は一定の基準電圧源により置換さ
    れている請求項２記載の装置。 ４、上記バイポーラトランジスタ（３）への電流給電が
    、ＦＥＴトランジスタ（４、５、９）を用いて制御され
    る請求項１から３までのうちいずれかに記載の装置。 ５、上記バイポーラトランジスタ（３）のコレクタ電極
    と出力側との間に別のバイポーラトランジスタ（７）が
    挿入接続されており、その際、そのベース電極は上記バ
    イポーラトランジスタ（３）のコレクタ電極に接続され
    それのエミッタ電極はＦＥＴ（２）のドレイン電極と接
    続されている請求項１から４までのうちいずれかに記載
    の装置。 ６、当該回路装置の入力側は複合ロジックネットワーク
    の出力側と接続されている請求項１から４までのうちい
    ずれかに記載の装置。 ７、ＦＥＴ（１）、（２）はｎチャネルトランジスタと
    して、またバイポーラトランジスタ （３）はｎｐｎトランジスタとして、またＦＥＴ（４、
    ５、６）はｐチャネルトランジスタとして構成されてい
    る請求項２、３又は５記載の装置。 ８、当該回路装置はＢＩＣＭＯＳ回路技術で構成されて
    いる請求項１から７までのうちいずれかに記載の装置。
JP1183842A 1988-07-20 1989-07-18 高速スイツチング過程用半導体回路装置 Expired - Lifetime JP2653408B2 (ja)

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