JPS62214660A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62214660A JPS62214660A JP61056984A JP5698486A JPS62214660A JP S62214660 A JPS62214660 A JP S62214660A JP 61056984 A JP61056984 A JP 61056984A JP 5698486 A JP5698486 A JP 5698486A JP S62214660 A JPS62214660 A JP S62214660A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/3432—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors
- H03F3/3435—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Nonlinear Science (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダーリントン構造を有する半導体装置に関す
るもので、ざらに詳しくは、スイッチング特性を高速化
するためのＰＮ接合ダイオードをベース・コレクタ間に
附属させたグーリン１−ントランジスタ（Ｄａｒｌｉｎ
ａｔｏｎ ｊｒａｎｓｉｓｔｅｒ ）で、特にスイッ
チングトランジスタ及びパワートランジスタモジュール
製品等に適用される。
るもので、ざらに詳しくは、スイッチング特性を高速化
するためのＰＮ接合ダイオードをベース・コレクタ間に
附属させたグーリン１−ントランジスタ（Ｄａｒｌｉｎ
ａｔｏｎ ｊｒａｎｓｉｓｔｅｒ ）で、特にスイッ
チングトランジスタ及びパワートランジスタモジュール
製品等に適用される。
（従来技術）
グーリン１−シトランジスタは複数の１−ランジスタを
いわゆるダーリントン接続したもので、総合の電流増幅
率は、各トランジスタの電流増幅率の積となるので、非
常に大きな値となる。 従って大電流を開閉するスイッ
チング素子としてこのトランジスタを使用すれば、ドラ
イブ電流を適当に小さくでき、例えば大電力用トランジ
スタ等に好適である。 この場合、ダーリントントラン
ジスタのスイッチング特性の高速化は重要な問題である
。 トランジスタのスイッチング時間は種々の部分から
構成されるが、特に蓄積時間（入力パルスが終ってから
出力パルスが変化を始めるまでの時間） Ｃ５ｔａと
工時時間（出力パルスが変化を始めてから終るまでの時
間） ｔｆとの和から成るスイッチングオフ時間（ｔ
ｌｌｒｎ−Ｏｆｆ ｊｆｌｌ１８） ｔｏｆｆが重
要である。 ｔ ＯｆＦを短縮するには、オン状態で
ベース領域とコレクタ領域に蓄積される過剰少数キャリ
アＴを適性値とすると共にオフ時に速かにこれを消滅さ
せることが必要である。
いわゆるダーリントン接続したもので、総合の電流増幅
率は、各トランジスタの電流増幅率の積となるので、非
常に大きな値となる。 従って大電流を開閉するスイッ
チング素子としてこのトランジスタを使用すれば、ドラ
イブ電流を適当に小さくでき、例えば大電力用トランジ
スタ等に好適である。 この場合、ダーリントントラン
ジスタのスイッチング特性の高速化は重要な問題である
。 トランジスタのスイッチング時間は種々の部分から
構成されるが、特に蓄積時間（入力パルスが終ってから
出力パルスが変化を始めるまでの時間） Ｃ５ｔａと
工時時間（出力パルスが変化を始めてから終るまでの時
間） ｔｆとの和から成るスイッチングオフ時間（ｔ
ｌｌｒｎ−Ｏｆｆ ｊｆｌｌ１８） ｔｏｆｆが重
要である。 ｔ ＯｆＦを短縮するには、オン状態で
ベース領域とコレクタ領域に蓄積される過剰少数キャリ
アＴを適性値とすると共にオフ時に速かにこれを消滅さ
せることが必要である。
従来トランジスタのスイッチング特性の高速化のために
一般によく使用されている技術は、半導体チップのベー
ス領域に金、白金等のライフタイムギラーを拡散したり
、或いは電子線照射を行ったりして、その領域のキャリ
アのライフタイムを短くして高速化する方法である。
しかしこの方法によると、ベース領域のライフタイムが
短くなるため、直流電流増幅率ｈＥεとコレクタ電流Ｉ
ｃとのりニアリティー（１ｉｎｅａｒｉｔｙ ）が劣化
したり、コレクタ・エミッタ間飽和電圧Ｖ ＣＥ （’
Ｊ ａυが大きくなるという犠牲を余儀なくされる（な
おｈＦＥ対■１コ特性において、動作点のｈＦＥを下げ
ることなく ＩＩＦＥのピーク値を下げる、つまりｈ□
を平坦にすることによってｔ。ｆｆを改善することをｈ
ＦＦのり二７リティーをよくするという）。 このため
、所定の特性を得るには前記劣化量を見込み、チップサ
イズを大きくすることが必要となり、製造コスト的には
割高になり又チップ特性においてもバラツキが大きい。
一般によく使用されている技術は、半導体チップのベー
ス領域に金、白金等のライフタイムギラーを拡散したり
、或いは電子線照射を行ったりして、その領域のキャリ
アのライフタイムを短くして高速化する方法である。
しかしこの方法によると、ベース領域のライフタイムが
短くなるため、直流電流増幅率ｈＥεとコレクタ電流Ｉ
ｃとのりニアリティー（１ｉｎｅａｒｉｔｙ ）が劣化
したり、コレクタ・エミッタ間飽和電圧Ｖ ＣＥ （’
Ｊ ａυが大きくなるという犠牲を余儀なくされる（な
おｈＦＥ対■１コ特性において、動作点のｈＦＥを下げ
ることなく ＩＩＦＥのピーク値を下げる、つまりｈ□
を平坦にすることによってｔ。ｆｆを改善することをｈ
ＦＦのり二７リティーをよくするという）。 このため
、所定の特性を得るには前記劣化量を見込み、チップサ
イズを大きくすることが必要となり、製造コスト的には
割高になり又チップ特性においてもバラツキが大きい。
次にモジュール製品の従来例について述べる。
第１２図は、３段ダーリントントランジスタの大電力モ
ジュール製品の等何回路を示す。 入力端子Ｂとコレク
タ端子Ｃとの間にダイオードＤａを、又入力端子Ｂと最
前段トランジスタのベース端子Ｂ１との間に双方向に２
個のダイオードＤｂ及びり。をそれぞれ結線して、スイ
ッチングオフ時間ｊｏｆｆの短縮をはかったものである
。 この構成により、入力端子Ｂと最前段トランジスタ
のエミッタ端子Ｅｌ（次段トランジスタのベース端子Ｂ
２と同電位）との順方向電圧は、前記Ｂ−Ｃ間のダイオ
ードＤａの順方向電圧よりも余分に大きくすることがで
きる。 トランジスタのオン状態における端子Ｂから流
入するベース電流は、これにより、その一部が［３−０
間のダイオードチップに分流するので、トランジスタの
ベース端子Ｂ１より流入する電流は減少し、トランジス
タは過飽和状態が防止され、ｔ（Ｗｆを短縮することが
できる。
ジュール製品の等何回路を示す。 入力端子Ｂとコレク
タ端子Ｃとの間にダイオードＤａを、又入力端子Ｂと最
前段トランジスタのベース端子Ｂ１との間に双方向に２
個のダイオードＤｂ及びり。をそれぞれ結線して、スイ
ッチングオフ時間ｊｏｆｆの短縮をはかったものである
。 この構成により、入力端子Ｂと最前段トランジスタ
のエミッタ端子Ｅｌ（次段トランジスタのベース端子Ｂ
２と同電位）との順方向電圧は、前記Ｂ−Ｃ間のダイオ
ードＤａの順方向電圧よりも余分に大きくすることがで
きる。 トランジスタのオン状態における端子Ｂから流
入するベース電流は、これにより、その一部が［３−０
間のダイオードチップに分流するので、トランジスタの
ベース端子Ｂ１より流入する電流は減少し、トランジス
タは過飽和状態が防止され、ｔ（Ｗｆを短縮することが
できる。
しかし、この方法の欠点はＢ−ＢＩＤに挿入したダイオ
ードＤｂの順方向ビルトイン（ｂｕｉｌｄ ｉｎ）電圧
弁（約０．６Ｖ ）だけＶ ＣＥ ＜ｓ ａｔ＋の立上
りは悪くなり、実装回路の電力損失は多くなる。 他方
、半導体装置製造工程においても、余分に３個のダイオ
ードチップを要し、且つ双方向に結Ｆｉｌｖるダイオー
ドＤｂ及びり。については、厳しい特性一致が要求され
る。 又チップ数が増加する分、デツプマウント、チッ
プボンディング等組立工数は増え、製造コスト高となっ
ている。 そして、スイッチング特性改良により得られ
る電力損失の減少は、Ｖ ＣＥ （ＩＩ ａｔ＋増加等
による電力損失増大と相殺され、製品の割高に見合う実
使用上の利点が少ない。
ードＤｂの順方向ビルトイン（ｂｕｉｌｄ ｉｎ）電圧
弁（約０．６Ｖ ）だけＶ ＣＥ ＜ｓ ａｔ＋の立上
りは悪くなり、実装回路の電力損失は多くなる。 他方
、半導体装置製造工程においても、余分に３個のダイオ
ードチップを要し、且つ双方向に結Ｆｉｌｖるダイオー
ドＤｂ及びり。については、厳しい特性一致が要求され
る。 又チップ数が増加する分、デツプマウント、チッ
プボンディング等組立工数は増え、製造コスト高となっ
ている。 そして、スイッチング特性改良により得られ
る電力損失の減少は、Ｖ ＣＥ （ＩＩ ａｔ＋増加等
による電力損失増大と相殺され、製品の割高に見合う実
使用上の利点が少ない。
（発明が解決しようとする問題点）
現在スイッチング半導体装置において、高耐圧、高電流
利得、高速化が市場の強い要求（ニーズｎｅｅｄｓ ）
となっているが、前記３特性は半導体設計上相反する特
性であり、従来技術で製造されている製品では十分市場
のニーズを満足させるに到っていない。 例えば前記の
ようにベースの少数キャリアの寿命を短くして ｔ。ｆ
ｆを改良すれば、ｈε１リニアリティー等の特性が劣化
し、或いは第１２図に示すモジュール回路のように３個
のダイオードを余分に使用して ｔ。ｆｆを改良しても
、■ｃε（ｓ ａｔ＞増加及び製造コスト高等の欠点が
生ずる。
利得、高速化が市場の強い要求（ニーズｎｅｅｄｓ ）
となっているが、前記３特性は半導体設計上相反する特
性であり、従来技術で製造されている製品では十分市場
のニーズを満足させるに到っていない。 例えば前記の
ようにベースの少数キャリアの寿命を短くして ｔ。ｆ
ｆを改良すれば、ｈε１リニアリティー等の特性が劣化
し、或いは第１２図に示すモジュール回路のように３個
のダイオードを余分に使用して ｔ。ｆｆを改良しても
、■ｃε（ｓ ａｔ＞増加及び製造コスト高等の欠点が
生ずる。
本発明の目的は、トランジスタの特性（例えば耐圧、ｈ
□リニアリティー、Ｖ ＣＥ ＜ｓ ａυ等）を犠牲に
することなくスイッチング特性の高速化（主としてｔ。
□リニアリティー、Ｖ ＣＥ ＜ｓ ａυ等）を犠牲に
することなくスイッチング特性の高速化（主としてｔ。
ｒｒ短縮）を成しとげ、且つ小型で安価な半導体装置を
提供することである。
提供することである。
［発明の構成］
（問題を解決するための手段）
本発明は、ダーリントン構造を有する半導体装置におい
て、各段トランジスタ（以下、説明の便宜上、ＮＰＮ型
トランジスタを例にとる）のうち少なくとも１つの特定
トランジスタのＰ型ベース層とＮ型コレクタ層との間に
、この特定トランジスタのベース・エミッタ間の順方向
電圧以下の順方向電圧を有するＶ４４属ＰＮ接合ダイオ
ードを、ダイオードのＰ型層をトランジスタのＰ型ベー
ス層と、又ダイオードのＮ型層をトランジスタのＮ型コ
レクタ層と極性が同じになるように、電気的に並列接続
して成ることを特徴とする半導体装置である。
て、各段トランジスタ（以下、説明の便宜上、ＮＰＮ型
トランジスタを例にとる）のうち少なくとも１つの特定
トランジスタのＰ型ベース層とＮ型コレクタ層との間に
、この特定トランジスタのベース・エミッタ間の順方向
電圧以下の順方向電圧を有するＶ４４属ＰＮ接合ダイオ
ードを、ダイオードのＰ型層をトランジスタのＰ型ベー
ス層と、又ダイオードのＮ型層をトランジスタのＮ型コ
レクタ層と極性が同じになるように、電気的に並列接続
して成ることを特徴とする半導体装置である。
なお、前記の特定トランジスタのベース・エミッタ間の
順方向電圧は、コレクタを開放した状態で所定ベース電
流を順方向に流した時のベース・エミッタ間の電圧であ
り、附属ＰＮ接合ダイオードの順方向電圧は、前記所定
ベース電流値と等しい値のダイオード電流を流した場合
のダイオードのアノード・カソード間の電圧である。
所定ベース電流は、試行により決定されるが、例えば該
ダーリントン構造の半導体装置として保証すべき直流電
流増幅率ｈＦＥと、このｈＦＥ値を測定するときのコレ
クタ電流Ｉｃ （通常最大定格電流値）に対し、Ｉｓ
＝ Ｉｃ ／ ｔｌｐｔＸ （１〜２ ）により計算
される１Ｂのα倍（１〉α〉０）のαＩ８値を所定ベー
ス電流とし、αを試行により求める。
順方向電圧は、コレクタを開放した状態で所定ベース電
流を順方向に流した時のベース・エミッタ間の電圧であ
り、附属ＰＮ接合ダイオードの順方向電圧は、前記所定
ベース電流値と等しい値のダイオード電流を流した場合
のダイオードのアノード・カソード間の電圧である。
所定ベース電流は、試行により決定されるが、例えば該
ダーリントン構造の半導体装置として保証すべき直流電
流増幅率ｈＦＥと、このｈＦＥ値を測定するときのコレ
クタ電流Ｉｃ （通常最大定格電流値）に対し、Ｉｓ
＝ Ｉｃ ／ ｔｌｐｔＸ （１〜２ ）により計算
される１Ｂのα倍（１〉α〉０）のαＩ８値を所定ベー
ス電流とし、αを試行により求める。
（作用）
前記のように附属ＰＮ接合ダイオードを挿入することに
より、スイッチングオフ時間ｔ。ｆｆが短縮されること
を試行により発見した。 このダイオ−ドの作用は、試
行結果より次のように推定される。 即ちトランジスタ
がオン状態（飽和状態）のとき、ベース・コレクタ接合
はその近傍に蓄積されるキャリアのため順バイアスされ
る。 この順バイアス電圧はベース・エミッタ間の順方
向電圧以下である。 附属ダイオードの順方向電圧はベ
ース・エミッタ間の順方向電圧以下であり且つベース・
コレクタ接合と同じ極性に接続されているので、この順
バイアス電圧で動作し、入力ベース電流の一部はダイオ
ードに分流し、トランジスタのベース電流は減少する。
より、スイッチングオフ時間ｔ。ｆｆが短縮されること
を試行により発見した。 このダイオ−ドの作用は、試
行結果より次のように推定される。 即ちトランジスタ
がオン状態（飽和状態）のとき、ベース・コレクタ接合
はその近傍に蓄積されるキャリアのため順バイアスされ
る。 この順バイアス電圧はベース・エミッタ間の順方
向電圧以下である。 附属ダイオードの順方向電圧はベ
ース・エミッタ間の順方向電圧以下であり且つベース・
コレクタ接合と同じ極性に接続されているので、この順
バイアス電圧で動作し、入力ベース電流の一部はダイオ
ードに分流し、トランジスタのベース電流は減少する。
換言すればベース・コレクタ接合の順バイアス電圧は
ほぼ附属ダイオードの順方向電圧値に固定される。 こ
のためトランジスタの過飽和状態は防止され、蓄積キャ
リアδ１は適当（直となる。 ダイオードの作用は、ト
ランジスタのオン状態における蓄積キャリア量を適当値
に抑えるため、蓄積１ヤリア消滅の時間も速くなり、ｔ
ＯＦｆ減少の効果が１１られるものと思われる。
ほぼ附属ダイオードの順方向電圧値に固定される。 こ
のためトランジスタの過飽和状態は防止され、蓄積キャ
リアδ１は適当（直となる。 ダイオードの作用は、ト
ランジスタのオン状態における蓄積キャリア量を適当値
に抑えるため、蓄積１ヤリア消滅の時間も速くなり、ｔ
ＯＦｆ減少の効果が１１られるものと思われる。
以上の手段によれば、従来例のような著しい特性低下は
認められヂ、高速で高電流利（９のトランジスタを１ｑ
ることができる。 又本発明を適用すれば、各段トラン
ジスタとｌ！＋４属接合ダイオードとを１つの半導体基
板に集積することが可能で、更に半導体装置の小型安価
化が実現できる。
認められヂ、高速で高電流利（９のトランジスタを１ｑ
ることができる。 又本発明を適用すれば、各段トラン
ジスタとｌ！＋４属接合ダイオードとを１つの半導体基
板に集積することが可能で、更に半導体装置の小型安価
化が実現できる。
［実施例コ
まず本発明に到った各種の実験例を示す。
第９図に実験に使用した３段ダーリントン構造の半導体
装置の等価回路を示す。 符号ＴＲＩ。
装置の等価回路を示す。 符号ＴＲＩ。
ＴＲ２及びＴＲ３は、それぞれ最前段、２段目及び最終
段のそれぞれのトランジスタを表し、ＴＲ１，ＴＲ２及
びＴＲ３のエミツタ面積比は、はぼ１：３：９の比率の
ものを使用した。 Ｄｌ。
段のそれぞれのトランジスタを表し、ＴＲ１，ＴＲ２及
びＴＲ３のエミツタ面積比は、はぼ１：３：９の比率の
ものを使用した。 Ｄｌ。
Ｄ２及びＤ３はＲ前段、２段目及び最終段の各トランジ
スタのベース端子とコレクタ端子との間に接続される附
属ＰＮ接合ダイオードで、種々のアノード面積を有する
ダイオードを準備し、実験条件に応じてｍｌり換え又は
無接続とした。 入力端子Ｂには、従来の３段ダーリン
トン素子として保証ηべき総合直流電流増幅率ｈＦＥに
対し±Ｉａ＝Ｉｃ／ＬｔＸ＜１〜２）の入力電流を流し
た。
スタのベース端子とコレクタ端子との間に接続される附
属ＰＮ接合ダイオードで、種々のアノード面積を有する
ダイオードを準備し、実験条件に応じてｍｌり換え又は
無接続とした。 入力端子Ｂには、従来の３段ダーリン
トン素子として保証ηべき総合直流電流増幅率ｈＦＥに
対し±Ｉａ＝Ｉｃ／ＬｔＸ＜１〜２）の入力電流を流し
た。
但し、コレクタ電流１．：は出力端子Ｃを流れる電流で
、前記保証ｈＦＥを測定するときの電流値であって、通
常最大定格電流値となっている。 測定する特性は、３
段ダーリントン素子としてのスイッチングオフ時間ｔｃ
ｆｆ（ターンオフ時間ともいう）及び前記ｈＦＥ等とし
た。 なおあらかじめトランジスタＴＲ１，ＴＲ２及び
ＴＲ３のベース・エミッタ間（コレクタ開放）にベース
電流■８／２（α＝ １／２ ）を流し、そのときの
それぞれの順方向電圧Ｔ［１・Ｖ！、、ｙ、ＴＲ２・■
舒及びＴＲ３・Ｖ ８ＥＦを測定する（以下、ｎ段目の
トランジスタのベース・エミッタ間の順方向電圧をＴＲ
ｎ ・ＶＢＥＦと略記する）。 文種々のアノード面積
を有するダイオードに対して〜ｂ Ｉ ａ ／ ２に等
しいダイオード電流を流し、それぞれの順方向電圧Ｄ・
ＶＦを測定しておく（以下ｎ段目に挿入する附属ダイオ
ードの順方向電圧値をＤｎ−ｖＦと略記する）。
、前記保証ｈＦＥを測定するときの電流値であって、通
常最大定格電流値となっている。 測定する特性は、３
段ダーリントン素子としてのスイッチングオフ時間ｔｃ
ｆｆ（ターンオフ時間ともいう）及び前記ｈＦＥ等とし
た。 なおあらかじめトランジスタＴＲ１，ＴＲ２及び
ＴＲ３のベース・エミッタ間（コレクタ開放）にベース
電流■８／２（α＝ １／２ ）を流し、そのときの
それぞれの順方向電圧Ｔ［１・Ｖ！、、ｙ、ＴＲ２・■
舒及びＴＲ３・Ｖ ８ＥＦを測定する（以下、ｎ段目の
トランジスタのベース・エミッタ間の順方向電圧をＴＲ
ｎ ・ＶＢＥＦと略記する）。 文種々のアノード面積
を有するダイオードに対して〜ｂ Ｉ ａ ／ ２に等
しいダイオード電流を流し、それぞれの順方向電圧Ｄ・
ＶＦを測定しておく（以下ｎ段目に挿入する附属ダイオ
ードの順方向電圧値をＤｎ−ｖＦと略記する）。
実験例（ａ ）。 最前段のみに附属ダイオードＤ１を
接続した場合で、種々の順方向電圧を有するダイオード
を挿入し、それぞれの場合における前記ｔ。ｆｆ値を測
定した。 その結果、ダイオードの順方向電圧Ｄ１・Ｖ
Ｆと最前段トランジスタＴＲ１のベース・エミッタ間の
順方向電圧ＴＲ１・ＶＢＥＦと、前記ｔ。ｆｆ値に大き
な相関があることが判明した。 その結果を第１０図に
示す。 横軸はダイオードの順方向電圧Ｄ１・■「を示
し、縦軸は附属ダイオードを接続しない従来の３段ダー
リントントランジスタのｔ。ｆｆの値を１としたときの
相対的なｔｏｆｆ値を示す。 又横軸の■、ないしＶ５
の値は、各段トランジスタのＶＩＩＥＦ値で表すと、近
似的ニＶ 、＝ Ｔ Ｒ３・ＶＢＩＴ、Ｖ２＝ＴＲ２−
ＶＢＥＦ、 Ｖ３＝ＴＲ１・Ｖ８ＥＦＳＶ４＝ＴＲ１・
ＶＩＩＥＦ＋ＴＲ２・■暗、Ｖ、＝ＴＲ１・Ｖ＋＋ＥＦ
＋ＴＲ２・ＶＰＥＦ＋ＴＲ３・ＶＢＥＦである。 この
実験結果を曲線ａ１で示ず。 ＴＲ１・ＶＢＥＦ≧Ｄ１
・ＶＦのとぎ、初めてこの３段ダーリントントランジス
タの【。ｆｆ減少変化が認められ、Ｄｌ・ＶＦが更に小
さくなるに従い 【。ｆｆは著しく減少する。
接続した場合で、種々の順方向電圧を有するダイオード
を挿入し、それぞれの場合における前記ｔ。ｆｆ値を測
定した。 その結果、ダイオードの順方向電圧Ｄ１・Ｖ
Ｆと最前段トランジスタＴＲ１のベース・エミッタ間の
順方向電圧ＴＲ１・ＶＢＥＦと、前記ｔ。ｆｆ値に大き
な相関があることが判明した。 その結果を第１０図に
示す。 横軸はダイオードの順方向電圧Ｄ１・■「を示
し、縦軸は附属ダイオードを接続しない従来の３段ダー
リントントランジスタのｔ。ｆｆの値を１としたときの
相対的なｔｏｆｆ値を示す。 又横軸の■、ないしＶ５
の値は、各段トランジスタのＶＩＩＥＦ値で表すと、近
似的ニＶ 、＝ Ｔ Ｒ３・ＶＢＩＴ、Ｖ２＝ＴＲ２−
ＶＢＥＦ、 Ｖ３＝ＴＲ１・Ｖ８ＥＦＳＶ４＝ＴＲ１・
ＶＩＩＥＦ＋ＴＲ２・■暗、Ｖ、＝ＴＲ１・Ｖ＋＋ＥＦ
＋ＴＲ２・ＶＰＥＦ＋ＴＲ３・ＶＢＥＦである。 この
実験結果を曲線ａ１で示ず。 ＴＲ１・ＶＢＥＦ≧Ｄ１
・ＶＦのとぎ、初めてこの３段ダーリントントランジス
タの【。ｆｆ減少変化が認められ、Ｄｌ・ＶＦが更に小
さくなるに従い 【。ｆｆは著しく減少する。
しかし、あまりＤｌ・ＶＦを小さくすると、必然的にダ
イオードチップを大きくせねばならず、トランジスタの
オン・オフ時に、このダイオードのＰＮ接合容硲を流れ
る過渡電流（ＣＸ ｄＶ／ｄｔ電流）が増大し、該ダイ
オード破壊の多発を招いた。
イオードチップを大きくせねばならず、トランジスタの
オン・オフ時に、このダイオードのＰＮ接合容硲を流れ
る過渡電流（ＣＸ ｄＶ／ｄｔ電流）が増大し、該ダイ
オード破壊の多発を招いた。
他方、端子Ｂからの入力ベース電流■８の一部分はＴＲ
１に入らず、このＤｌに分流することにより３段ダーリ
ントントランジスタのＬｐの低下及びＶ ＣＥ （Ｓ
ａυの増加が認められた。 ｈＦＥ対Ｄ１・ＶＦ及び
破壊率対Ｄ１・Ｖｐの関係を第１１図に示す。 横軸は
、Ｄｌ・ｖＦ／ＴＲ１・■８ＥＦ×１００％の値を示し
、縦軸は、Ｄｌを接続しないり、εの値を１００％とし
たときの供試３段ダーリントントランジスタのｈＦＥの
相対値及びダイオードの破壊率（％）を示す。 曲線ａ
２は相対ＩＩ ＦＥ値とＤｌ・ＶＦとの関係を、又曲線
ａ３は破壊率とＤｌ・ＶＦとの関係を示すが、これによ
りＤｌ・Ｖ「はＴＲＩ・Ｖ ８ＥＦの８０ないし１００
％値がＲ適であることが判明した。
１に入らず、このＤｌに分流することにより３段ダーリ
ントントランジスタのＬｐの低下及びＶ ＣＥ （Ｓ
ａυの増加が認められた。 ｈＦＥ対Ｄ１・ＶＦ及び
破壊率対Ｄ１・Ｖｐの関係を第１１図に示す。 横軸は
、Ｄｌ・ｖＦ／ＴＲ１・■８ＥＦ×１００％の値を示し
、縦軸は、Ｄｌを接続しないり、εの値を１００％とし
たときの供試３段ダーリントントランジスタのｈＦＥの
相対値及びダイオードの破壊率（％）を示す。 曲線ａ
２は相対ＩＩ ＦＥ値とＤｌ・ＶＦとの関係を、又曲線
ａ３は破壊率とＤｌ・ＶＦとの関係を示すが、これによ
りＤｌ・Ｖ「はＴＲＩ・Ｖ ８ＥＦの８０ないし１００
％値がＲ適であることが判明した。
実験例（ｂ）。 附属ダイオードを２段目トランジスタ
のベース・コレクタ間（［３２−０２）のみに接続し、
実験例（ａ ）と同様の実験を行った。
のベース・コレクタ間（［３２−０２）のみに接続し、
実験例（ａ ）と同様の実験を行った。
ｔ ＯｆｆとＢ２・ＶＦとの関係を第１０図の曲線ｂ１
で、又、相対ｈ「ε値及び破壊率とＢ２・Ｖ、との関係
を、第１１図の曲線ｂ２及びｂ３で示す。 ＴＲ２・Ｖ
ＢＥＦ≧Ｄ２・ＶＦの条件に合ったダイオードＤ２を接
続すると、実験例（ａ ）の結果と同様、供試３段ダー
リントントランジスタの ｔｌ）ｆｆの減少は認められ
た（曲線ｂ１参照）。 しかし実験例（ａ ）に比較す
ると、ｔｏｗ減少Φは小さく、他方ＴＲ２・ＶＢＥＦよ
りＢ２・ＶＦを小さくするためには人容金のダイオード
Ｄ２が必要となり、ｈ２．が低下し、ダイオードＤ２の
破壊率も悪くなった（曲線ｂ２゜ｂ３参照）。 この回
路条件では、Ｂ２・ｖＦの効果ある条件はＴＲ２・ＶＢ
ＥＦ値の９０〜１００％の値である。
で、又、相対ｈ「ε値及び破壊率とＢ２・Ｖ、との関係
を、第１１図の曲線ｂ２及びｂ３で示す。 ＴＲ２・Ｖ
ＢＥＦ≧Ｄ２・ＶＦの条件に合ったダイオードＤ２を接
続すると、実験例（ａ ）の結果と同様、供試３段ダー
リントントランジスタの ｔｌ）ｆｆの減少は認められ
た（曲線ｂ１参照）。 しかし実験例（ａ ）に比較す
ると、ｔｏｗ減少Φは小さく、他方ＴＲ２・ＶＢＥＦよ
りＢ２・ＶＦを小さくするためには人容金のダイオード
Ｄ２が必要となり、ｈ２．が低下し、ダイオードＤ２の
破壊率も悪くなった（曲線ｂ２゜ｂ３参照）。 この回
路条件では、Ｂ２・ｖＦの効果ある条件はＴＲ２・ＶＢ
ＥＦ値の９０〜１００％の値である。
実験例（Ｃ）。 附属ダイオードを最終段トランジスタ
のベース・コレクタ間（８３−０３）のみに接続し、前
記実験例（ａ ＞、（ｂ ’）と同様の実験を行った。
のベース・コレクタ間（８３−０３）のみに接続し、前
記実験例（ａ ＞、（ｂ ’）と同様の実験を行った。
供試３段ダーリントントランジスタのｔｏｆｆ減少効
果は認められるが、実験例（ｂ ）より更に大チップの
ダイオードＤ３が必要となり、本来の製品コストの低減
とは相反する。 又、ダイオードＤ３とトランジスタＴ
Ｒ３の素子破壊が著しく多発し、この３段ダーリントン
トランジス、りの保証する順方向及び逆方向のそれぞれ
の安全動作領域を著しく狭めて、実用には不適合であっ
た。
果は認められるが、実験例（ｂ ）より更に大チップの
ダイオードＤ３が必要となり、本来の製品コストの低減
とは相反する。 又、ダイオードＤ３とトランジスタＴ
Ｒ３の素子破壊が著しく多発し、この３段ダーリントン
トランジス、りの保証する順方向及び逆方向のそれぞれ
の安全動作領域を著しく狭めて、実用には不適合であっ
た。
実験例（ｄ ）。 附属ダイオードを最前段及び２段目
のベース・コレクタ間（８１−Ｃ１及びＢ２−Ｃ２間）
にそれぞれ同時接続をした場合について同様の実験を行
った。 実験例（ａ ）、（ｂ ）から予想できる通り
、相乗効果でｔ。ｆｆ減少は実験例（ａ）、（ｂ）の結
果より更に大きがった。 しかし附属ダイオードＩ）１
、Ｂ２として大小２個のチップが必要となり、商品企画
上では、特性向上による効果との兼ね合いとなる。 し
かしダイオードＤ１、Ｂ２が３段ダーリントントランジ
スタチップ内に内蔵された場合、或いは低電圧の２段ダ
ーリントントランジスタに適用される場合等では、前記
欠点も緩和され有力な手法技術である。
のベース・コレクタ間（８１−Ｃ１及びＢ２−Ｃ２間）
にそれぞれ同時接続をした場合について同様の実験を行
った。 実験例（ａ ）、（ｂ ）から予想できる通り
、相乗効果でｔ。ｆｆ減少は実験例（ａ）、（ｂ）の結
果より更に大きがった。 しかし附属ダイオードＩ）１
、Ｂ２として大小２個のチップが必要となり、商品企画
上では、特性向上による効果との兼ね合いとなる。 し
かしダイオードＤ１、Ｂ２が３段ダーリントントランジ
スタチップ内に内蔵された場合、或いは低電圧の２段ダ
ーリントントランジスタに適用される場合等では、前記
欠点も緩和され有力な手法技術である。
次に前記実験結果に塁づぎ作成した本発明の半導体装置
の実施例について以下説明する。 第１図は、本発明の
第１の実施例である３段ダーリントントランジスタの等
何回路を示す。 最前段トランジスタＴＲ１のベース・
コレクタ間のみ附属ダイオードＤ１を接続したもので、
同図において破線で囲まれた３段ダーリントントランジ
スタ部分は１５ｘ １５＋１１１の１チツプの半導体基
板とし、１２００Ｖ ／ ５０Ａ定格の半導体素子を作
成した。 その時、最前段トランジスタＴＲ１のＴＲ１
・ＶＢＥＦ値は、１日−０，５Ａで０．８〜０．８２（
Ｖ）を示した。 よってベース・コレクタ間に接続する
附属ダイオードＤ１は、３，５ｘ ３．５ｍｍ２のチッ
プで、ダイオード電流０．５へのときＤｌ・ＶＦ ＝
０．７０〜０．６８ （Ｖ）（ＴＲ１・Ｖ ＢＥＦの
約８５％）を示すダイオードを使用する。 前記３段ダ
ーリントントランジスタチップと前記ダイオードチップ
とを同一配線基板にマウント、ボンディングし、組立て
た製品を測定した。
の実施例について以下説明する。 第１図は、本発明の
第１の実施例である３段ダーリントントランジスタの等
何回路を示す。 最前段トランジスタＴＲ１のベース・
コレクタ間のみ附属ダイオードＤ１を接続したもので、
同図において破線で囲まれた３段ダーリントントランジ
スタ部分は１５ｘ １５＋１１１の１チツプの半導体基
板とし、１２００Ｖ ／ ５０Ａ定格の半導体素子を作
成した。 その時、最前段トランジスタＴＲ１のＴＲ１
・ＶＢＥＦ値は、１日−０，５Ａで０．８〜０．８２（
Ｖ）を示した。 よってベース・コレクタ間に接続する
附属ダイオードＤ１は、３，５ｘ ３．５ｍｍ２のチッ
プで、ダイオード電流０．５へのときＤｌ・ＶＦ ＝
０．７０〜０．６８ （Ｖ）（ＴＲ１・Ｖ ＢＥＦの
約８５％）を示すダイオードを使用する。 前記３段ダ
ーリントントランジスタチップと前記ダイオードチップ
とを同一配線基板にマウント、ボンディングし、組立て
た製品を測定した。
この製品のｔ。げは１５μｓであり、Ｄｌを接続しない
前記３段ダーリントントランジスタだけの時の【。ｎ２
０μｓと比較すると、本発明製品は５μｓも高速化する
ことができた。 又本発明製品とＤｌを接続しない製品
とについてその他の特性を比較しても、ｈＦＥリニアリ
ティー、Ｖ ＣＥ （Ｓ ａｔ＋対１対峙０特性いては
変化なく、Ｖ ＣＥ （Ｓ ａｔ＞対Ｉ８特性について
は５０（ｎ＋Ｖ）程度上っているが無視できる値差であ
った。 むろん、３段ダーリントントランジスタそのも
のの順り向及び逆方向の安全動作領域についても実質的
な差は認められなかった。 又比較のため第１２図に示
す構成の従来の３段ダーリントントランジスタを製作し
た。 この３段ダーリントントランジスタは１５ｘ １
５ｍｍ２の同一ロットチップ、最前段トランジスタのベ
ースとコレクタ間に挿入するダイオードＤａも前記ダイ
オードＤ１の３．５ｘ ３，５ｍｍ２の同一ロットチッ
プを使用、入力端子Ｂとベース端子Ｂ１との間に挿入す
る２個の双方向ダイオードＤｂ 、Ｄｏは、２ｘ２ｍｍ
２のチップを使用した。 この従来の３段ダーリントン
トランジスタのｔＯｆｆは、同−条件測定下で１４．８
μｓであり、本発明製品と比較して０．２μｓの差しか
ない。 又本発明製品に比し、Ｖ ＋□、Ｅ（Ｓ ａｔ
＞立上り特性が０．６ （Ｖ ）悪化してしティるのは
従来通りであった。
前記３段ダーリントントランジスタだけの時の【。ｎ２
０μｓと比較すると、本発明製品は５μｓも高速化する
ことができた。 又本発明製品とＤｌを接続しない製品
とについてその他の特性を比較しても、ｈＦＥリニアリ
ティー、Ｖ ＣＥ （Ｓ ａｔ＋対１対峙０特性いては
変化なく、Ｖ ＣＥ （Ｓ ａｔ＞対Ｉ８特性について
は５０（ｎ＋Ｖ）程度上っているが無視できる値差であ
った。 むろん、３段ダーリントントランジスタそのも
のの順り向及び逆方向の安全動作領域についても実質的
な差は認められなかった。 又比較のため第１２図に示
す構成の従来の３段ダーリントントランジスタを製作し
た。 この３段ダーリントントランジスタは１５ｘ １
５ｍｍ２の同一ロットチップ、最前段トランジスタのベ
ースとコレクタ間に挿入するダイオードＤａも前記ダイ
オードＤ１の３．５ｘ ３，５ｍｍ２の同一ロットチッ
プを使用、入力端子Ｂとベース端子Ｂ１との間に挿入す
る２個の双方向ダイオードＤｂ 、Ｄｏは、２ｘ２ｍｍ
２のチップを使用した。 この従来の３段ダーリントン
トランジスタのｔＯｆｆは、同−条件測定下で１４．８
μｓであり、本発明製品と比較して０．２μｓの差しか
ない。 又本発明製品に比し、Ｖ ＋□、Ｅ（Ｓ ａｔ
＞立上り特性が０．６ （Ｖ ）悪化してしティるのは
従来通りであった。
次の第２の実施例は、第１の実施例における附属ダイオ
ードＤ１を、３段ダーリントントランジスタチップに内
蔵したものである。 第２図はこのトランジスタチップ
の模式的な断面図であり、第３図は最前段トランジスタ
ＴＲ１の平面概略図である。 又この３段ダーリントン
トランジスタの等価回路は第１図と同じである。
ードＤ１を、３段ダーリントントランジスタチップに内
蔵したものである。 第２図はこのトランジスタチップ
の模式的な断面図であり、第３図は最前段トランジスタ
ＴＲ１の平面概略図である。 又この３段ダーリントン
トランジスタの等価回路は第１図と同じである。
第２図において、１は最前段トランジスタＴＲ１でＮ＋
＋エミッタ層１ａ、Ｐ型ベース層１ ｂ及びＮ型コレク
タ層１Ｃから成る。 、？−は２段［」トランジスタＴ
Ｒ２でＮ＋型型板ミツ９層２ａＰ型代−ス層２ｂ及びＮ
型コレクタＷ２ｃから成る。 β−は最終段トランジス
タＴＲ３でＮ＋型エミッタ層３ａ 、Ｐ型ベースＦＷ３
ｂ及びＮ型コレクタｌｆｆ１３ ｃより成る。 最前段
トランジスタＴＲ１のエミツタ層１ａはＡＩ配線（電極
）１２を介して次段トランジスタＴＲ２のベースｌ１２
ｂと電気的に接続され、ＴＲ２のエミツタ層２ａは次段
のトランジスタＴＲ３のベースＷ３ｂにＡ１配線（電極
）２２を介して電気的に接続され、いわゆるダーリント
ン構造となっている。 １Ｌは附属ダイオードＤ１でＰ
型アノード層１ｄａ及びＮ型カソード層１ｄｋから成り
、Ｐ型ＭＩｌｄａはＴＲ１のベース１Ｈ１ｂの一部分と
なっている。 又各段トランジスタのコレクタｆ１１ｃ
、２ｃ 、３ｃ及び附属ダイオードＤ１のカソードＦ
ｍ １ ｄｋは１つのＮ型半導体府を形成し電気的に互
いに接続されている。
＋エミッタ層１ａ、Ｐ型ベース層１ ｂ及びＮ型コレク
タ層１Ｃから成る。 、？−は２段［」トランジスタＴ
Ｒ２でＮ＋型型板ミツ９層２ａＰ型代−ス層２ｂ及びＮ
型コレクタＷ２ｃから成る。 β−は最終段トランジス
タＴＲ３でＮ＋型エミッタ層３ａ 、Ｐ型ベースＦＷ３
ｂ及びＮ型コレクタｌｆｆ１３ ｃより成る。 最前段
トランジスタＴＲ１のエミツタ層１ａはＡＩ配線（電極
）１２を介して次段トランジスタＴＲ２のベースｌ１２
ｂと電気的に接続され、ＴＲ２のエミツタ層２ａは次段
のトランジスタＴＲ３のベースＷ３ｂにＡ１配線（電極
）２２を介して電気的に接続され、いわゆるダーリント
ン構造となっている。 １Ｌは附属ダイオードＤ１でＰ
型アノード層１ｄａ及びＮ型カソード層１ｄｋから成り
、Ｐ型ＭＩｌｄａはＴＲ１のベース１Ｈ１ｂの一部分と
なっている。 又各段トランジスタのコレクタｆ１１ｃ
、２ｃ 、３ｃ及び附属ダイオードＤ１のカソードＦ
ｍ １ ｄｋは１つのＮ型半導体府を形成し電気的に互
いに接続されている。
附属ダイオードＤ１のＰ型層は直接及びＡ１配線（電極
）１１を介してＴＲ１のベース層１ｂと電気的に接続さ
れている。 これによりＤｌはＴＲ１のベース・コレク
タ間に極性が同一になるよう電気的に並列接続される。
）１１を介してＴＲ１のベース層１ｂと電気的に接続さ
れている。 これによりＤｌはＴＲ１のベース・コレク
タ間に極性が同一になるよう電気的に並列接続される。
なお１０は肋間絶縁被膜、１３はＴＲ１のベース・コ
レクタ接合面又はＯｌの接合面、１４はＤｌのアノード
コンタクト孔、１６はＴＲ１のベースコンタクト孔、１
７はＴＲ１のエミッタコンタクト孔、１８はＴＲ１のエ
ミッタ・ベース接合面である。
レクタ接合面又はＯｌの接合面、１４はＤｌのアノード
コンタクト孔、１６はＴＲ１のベースコンタクト孔、１
７はＴＲ１のエミッタコンタクト孔、１８はＴＲ１のエ
ミッタ・ベース接合面である。
第３図の平面概略図は半導体チップを垂直方向から透視
した図で、各部分の輪郭のみを線で示し、その符号は便
宜上第２図で使用した各部分の符号を使用した。 例え
ば、破線１１はＴＲ１のベースＡ１配線端線（Ｄｌのア
ノードＡＩ配線と共通）、破１１２はＴＲＩのエミッタ
Ａ１配線端線（ＴＲ２のベースＡ１配線と共通）、実線
１５はＤｌの補足アノードコンタクト孔をそれぞれ示す
。
した図で、各部分の輪郭のみを線で示し、その符号は便
宜上第２図で使用した各部分の符号を使用した。 例え
ば、破線１１はＴＲ１のベースＡ１配線端線（Ｄｌのア
ノードＡＩ配線と共通）、破１１２はＴＲＩのエミッタ
Ａ１配線端線（ＴＲ２のベースＡ１配線と共通）、実線
１５はＤｌの補足アノードコンタクト孔をそれぞれ示す
。
但し１９は例外で、ＴＲ１のベースＩＷ１ｂとＴＲ２の
ベース層２ｂとを接続するベース抵抗部Ｒａ、である。
ベース層２ｂとを接続するベース抵抗部Ｒａ、である。
又層間絶縁被膜１０はＡ１配線と基板面との間に介在
し、各コンタクト孔部分を除き全面に被覆されるので特
に示していない。 またＴＲ２，ＴＲ３の平面概略図は
、後述の第３実施例の第６図及び第７図に準じたもので
記述を省略する。
し、各コンタクト孔部分を除き全面に被覆されるので特
に示していない。 またＴＲ２，ＴＲ３の平面概略図は
、後述の第３実施例の第６図及び第７図に準じたもので
記述を省略する。
各段トランジスタのエミッタ面積は、はぼ１：３：９に
設計され、各段トランジスタのＶｌｌＥＦはあまり大き
くならないよう、エミッタをメツシュ構造とした。 こ
れにより従来のくし形エミッタに比較しベースコンタク
ト孔を小さくできる。 通常電流値の大ぎい領域におけ
るダイオード又はトランジスタのベース・エミッタ間の
順方向電圧は、内部抵抗によるオーミックな電圧降下分
が支配的となる。 従って（ＡＩボンディング長抵抗Ｒ
Ａ＋ＡＩ蒸着配線長抵抗Ｒａ ＋ＡＩ電極コンタクト抵
抗Ｒｃ ＋ｐ型層拡散内部抵抗Ｒｏ ＋Ｎ型層拡散内部
抵抗ＲＥ）の抵抗値によって順方向電圧を調整できる。
設計され、各段トランジスタのＶｌｌＥＦはあまり大き
くならないよう、エミッタをメツシュ構造とした。 こ
れにより従来のくし形エミッタに比較しベースコンタク
ト孔を小さくできる。 通常電流値の大ぎい領域におけ
るダイオード又はトランジスタのベース・エミッタ間の
順方向電圧は、内部抵抗によるオーミックな電圧降下分
が支配的となる。 従って（ＡＩボンディング長抵抗Ｒ
Ａ＋ＡＩ蒸着配線長抵抗Ｒａ ＋ＡＩ電極コンタクト抵
抗Ｒｃ ＋ｐ型層拡散内部抵抗Ｒｏ ＋Ｎ型層拡散内部
抵抗ＲＥ）の抵抗値によって順方向電圧を調整できる。
ＲＡないしＲＥの値を変更し、ＴＲ１・Ｖ ＢＥＦ≧
Ｄ１・ＶＦとすることは可能である。 附属ダイオード
Ｄ１はトランジスタＴＲＩのベースへ１ポンディングパ
ッド直下のＰ型ベース層を使用し、まず抵抗Ｒｅ値を最
少にした。
Ｄ１・ＶＦとすることは可能である。 附属ダイオード
Ｄ１はトランジスタＴＲＩのベースへ１ポンディングパ
ッド直下のＰ型ベース層を使用し、まず抵抗Ｒｅ値を最
少にした。
この時附属ダイオードｒ）１のアノードコンタク１一孔
１４は特定トランジスタＴＲ１のベース・エミッタ接合
部から５０μｍ以上離し、エミツタ層１ａからベース層
１ｂに注入された少数キャリアが消滅する拡散距閤以上
離すことが重要である（第２図及び第３図に示す！＋
、Ｉ２＞５０μｍ）。 なぜならそれ以内にアノードコ
ンタクト孔１４を近接させるとダイオードのアノード電
極としてではなく、トランジスタＴＲ１のベース電極と
しておいてしまうことが試作過程で判明したためである
。
１４は特定トランジスタＴＲ１のベース・エミッタ接合
部から５０μｍ以上離し、エミツタ層１ａからベース層
１ｂに注入された少数キャリアが消滅する拡散距閤以上
離すことが重要である（第２図及び第３図に示す！＋
、Ｉ２＞５０μｍ）。 なぜならそれ以内にアノードコ
ンタクト孔１４を近接させるとダイオードのアノード電
極としてではなく、トランジスタＴＲ１のベース電極と
しておいてしまうことが試作過程で判明したためである
。
又１−ランジスタＴＲ１のベースコンタクト孔１６の総
面積をダイオードＤ１のアノードコンタクト孔１４の総
面積の１／１０ないし １／８以下とすることにより、
接合面積の小さなダイオードを補足することも可能であ
る。
面積をダイオードＤ１のアノードコンタクト孔１４の総
面積の１／１０ないし １／８以下とすることにより、
接合面積の小さなダイオードを補足することも可能であ
る。
なお８日及びＲｅの調節だけでは（ＴＲ１・Ｖ、ｔ、
Ｄ１・ＶＦ）の直着がわずかな場合には、附属ダイオー
ドのアノードコンタクト孔１４直下のＰ型アノード層１
ｄａの拡散深さをあらかじめトランジスタＴＲ１のベー
ス層１ｂの拡散深さよりも１０〜２０μｍ程度深くする
ことによって解決できた。 又トランジスタＴＲ１のエ
ミッタ・ベース接合部１８より５０μｍ以上離れたトラ
ンジスタとして動作しないＰ型ベース層１ｂ上にベース
コンタクト孔とは別個に設けた補足アノードコンタクト
孔１５も附属ダイオードＤ１のアノードコンタクト孔と
同様のＶｓ能を持つ。 この１ｌ１１屈ダイオード内蔵
の３段ダーリントントランジスタを実施例１と同じ条件
で【。ｆｆを測定し、ｊｃＦｆが１６．５μｓと好結果
が得られた。 又、他特性の低下も無かった。
Ｄ１・ＶＦ）の直着がわずかな場合には、附属ダイオー
ドのアノードコンタクト孔１４直下のＰ型アノード層１
ｄａの拡散深さをあらかじめトランジスタＴＲ１のベー
ス層１ｂの拡散深さよりも１０〜２０μｍ程度深くする
ことによって解決できた。 又トランジスタＴＲ１のエ
ミッタ・ベース接合部１８より５０μｍ以上離れたトラ
ンジスタとして動作しないＰ型ベース層１ｂ上にベース
コンタクト孔とは別個に設けた補足アノードコンタクト
孔１５も附属ダイオードＤ１のアノードコンタクト孔と
同様のＶｓ能を持つ。 この１ｌ１１屈ダイオード内蔵
の３段ダーリントントランジスタを実施例１と同じ条件
で【。ｆｆを測定し、ｊｃＦｆが１６．５μｓと好結果
が得られた。 又、他特性の低下も無かった。
次に第３の実施例として、附属ダイオードＤ１及びＤ２
を内蔵した１チツプの３段ダーリントントランジスタに
ついて説明する。 第４図ないし第８図はこれを説明す
るための図面で、前述の図面と同一符号は同一部分又は
相当部分を表す。
を内蔵した１チツプの３段ダーリントントランジスタに
ついて説明する。 第４図ないし第８図はこれを説明す
るための図面で、前述の図面と同一符号は同一部分又は
相当部分を表す。
第４図はこのトランジスタの等価回路で破線で囲まれた
部分は同一半導体基板内に形成される。
部分は同一半導体基板内に形成される。
第５図はＡ１配線及び居間絶縁被膜を除いた基板の露出
表面の平面図で、侵述の拡大平面部分の位置を示すだめ
のものである。 この図中の実線で囲まれた領域は不純
物拡散層の露出表面で、実線はこれら不純物拡散層！層
の接合面端線を示す。 斜線を施した部分はＰ型ベース
層内にメツシュ状のＮ′′型エミッタ層が形成されてい
るメツシュ構造部である。 第６図は、第５図の四辺形
、１５Ｍ５Ｍ６Ｌ６で囲まれたＴＲ１及びＤ１領域とＴ
Ｒ２及びＤ２領域との部分拡大透視平面図で、実施例２
の第３図に対応した乙のである。 又第７図は第５図の
四辺形１１ＭＩＭ４Ｌ４の中間部の四辺形１２ Ｍ ２
Ｍ ３１３部分を切り欠いた部分拡大透視平面図であ
る。 第６図及び第７図において、破線はＡ１配線の端
線を示すもので、１１はＴＲＩのベース電極及びＤ１の
アノード電極、１２はＴＲ１のエミッタ電極、ＴＲ２の
ベース電極及びＤ２のアノード電極、２２はＴＲ２のエ
ミッタ電極、ＴＲ３のベース電極、３２はＴＲ３のエミ
ッタ電極のそれぞれのＡ１配線の端線を示す。
表面の平面図で、侵述の拡大平面部分の位置を示すだめ
のものである。 この図中の実線で囲まれた領域は不純
物拡散層の露出表面で、実線はこれら不純物拡散層！層
の接合面端線を示す。 斜線を施した部分はＰ型ベース
層内にメツシュ状のＮ′′型エミッタ層が形成されてい
るメツシュ構造部である。 第６図は、第５図の四辺形
、１５Ｍ５Ｍ６Ｌ６で囲まれたＴＲ１及びＤ１領域とＴ
Ｒ２及びＤ２領域との部分拡大透視平面図で、実施例２
の第３図に対応した乙のである。 又第７図は第５図の
四辺形１１ＭＩＭ４Ｌ４の中間部の四辺形１２ Ｍ ２
Ｍ ３１３部分を切り欠いた部分拡大透視平面図であ
る。 第６図及び第７図において、破線はＡ１配線の端
線を示すもので、１１はＴＲＩのベース電極及びＤ１の
アノード電極、１２はＴＲ１のエミッタ電極、ＴＲ２の
ベース電極及びＤ２のアノード電極、２２はＴＲ２のエ
ミッタ電極、ＴＲ３のベース電極、３２はＴＲ３のエミ
ッタ電極のそれぞれのＡ１配線の端線を示す。
１３．２３．３３はそれぞれＴＲ１，Ｔ１１２゜ＴＲ３
のベース・コレクタ接合面又はＤ１．０２の接合面の端
線を示す、 １４．２４はそれぞれＤ１．Ｄ２めアノー
ドコンタクト孔、１５．２５はそれぞれＤ１．Ｄ２の補
足アノードコンタクト孔、１６．２６．３６はそれぞれ
ＴＲ１，ＴＲ２゜ＴＲ３のベースコンタク１−礼、１７
．２７．３７はそれぞれＴＲ１，ＴＲ２，ＴＲ３のエミ
ッタコンタクト孔、１８，２８．３８はそれぞれＴＲ１
゜ＴＲ２，ＴＲ３のベース・エミッタ接合面の端線、１
９．２９．３９はそれぞれＲａｔ 、 Ｒ［１２、Ｒ８
３（第４図参照）である。 又２２ａ、３２ａはそれぞ
れＲ８３のベースコンタクト孔、エミッタコンタクト孔
である。 Ｄｌ又はＤ２のアノードコンタクト孔１４．
２４及びＤｌ又はＤ２の補足アノードコンタクト孔１５
．２５は、それぞれＴＲＩ。
のベース・コレクタ接合面又はＤ１．０２の接合面の端
線を示す、 １４．２４はそれぞれＤ１．Ｄ２めアノー
ドコンタクト孔、１５．２５はそれぞれＤ１．Ｄ２の補
足アノードコンタクト孔、１６．２６．３６はそれぞれ
ＴＲ１，ＴＲ２゜ＴＲ３のベースコンタク１−礼、１７
．２７．３７はそれぞれＴＲ１，ＴＲ２，ＴＲ３のエミ
ッタコンタクト孔、１８，２８．３８はそれぞれＴＲ１
゜ＴＲ２，ＴＲ３のベース・エミッタ接合面の端線、１
９．２９．３９はそれぞれＲａｔ 、 Ｒ［１２、Ｒ８
３（第４図参照）である。 又２２ａ、３２ａはそれぞ
れＲ８３のベースコンタクト孔、エミッタコンタクト孔
である。 Ｄｌ又はＤ２のアノードコンタクト孔１４．
２４及びＤｌ又はＤ２の補足アノードコンタクト孔１５
．２５は、それぞれＴＲＩ。
ＴＲ２のベースコンタクト電極として動作しないように
ＴＲ１，ＴＲ２のベース・エミッタ接合部より７０μｍ
離している。 ＴＲ１・ＶＢＥＦ≧Ｄ１・ｖ「及びＴＲ
２・Ｖ８ＥＦ≧Ｄ２・■ＦとするためＤｌ及びＤ２のそ
れぞれの総アノードコンタクト孔面積は、ＴＲ１及びＴ
Ｒ２のそれぞれの総ベースコンタクト孔面積よりも非常
に大きくしている。
ＴＲ１，ＴＲ２のベース・エミッタ接合部より７０μｍ
離している。 ＴＲ１・ＶＢＥＦ≧Ｄ１・ｖ「及びＴＲ
２・Ｖ８ＥＦ≧Ｄ２・■ＦとするためＤｌ及びＤ２のそ
れぞれの総アノードコンタクト孔面積は、ＴＲ１及びＴ
Ｒ２のそれぞれの総ベースコンタクト孔面積よりも非常
に大きくしている。
第８図は、第６図に示すＸ、Ｘ２及びＸ １２×３の線
分を含んで基板に垂直な面で切断した部分断面図である
。 同図において、ｌ、及び１２はそれぞれＤｌのアノ
ードコンタクト孔１４及び補足アノ−トコタクト孔１５
からＴＲＩのベース・エミッタ接合部１８までの距阿１
で、１．．１２＞５０μｍとする必要がある。
分を含んで基板に垂直な面で切断した部分断面図である
。 同図において、ｌ、及び１２はそれぞれＤｌのアノ
ードコンタクト孔１４及び補足アノ−トコタクト孔１５
からＴＲＩのベース・エミッタ接合部１８までの距阿１
で、１．．１２＞５０μｍとする必要がある。
以上、３段ダーリントントランジスタの実施例について
説明したが、本発明は、２段ダーリントン構造及び４段
以上のダーリントン構造のトランジスタについても適用
可能で同等の効果が得られる。
説明したが、本発明は、２段ダーリントン構造及び４段
以上のダーリントン構造のトランジスタについても適用
可能で同等の効果が得られる。
［発明の効果］
本発明のダーリントン構造の半導体装置においては、特
定トランジスタのＶ８ＥＦより小さい順方向電圧ＶＦの
ダイオードを附属させることにより、耐圧、ｈＦＥリニ
アリティー、■、２ε（ｓ ａｔ＞専のトランジスタの
主要特性を低下させることなく、スイッチングオフ時ｆ
！！Ｉ ｔ６（（を短縮することができる。
定トランジスタのＶ８ＥＦより小さい順方向電圧ＶＦの
ダイオードを附属させることにより、耐圧、ｈＦＥリニ
アリティー、■、２ε（ｓ ａｔ＞専のトランジスタの
主要特性を低下させることなく、スイッチングオフ時ｆ
！！Ｉ ｔ６（（を短縮することができる。
又この回路構成は簡単で、従来の半導体装置に比し使用
チップ数と組立工程は削減され装置の信頼性は向上する
。 特に附属ダイオードとトランジスタとの１チツプ化
が可能となり、小型で安価な半導体装置を供給できる。
チップ数と組立工程は削減され装置の信頼性は向上する
。 特に附属ダイオードとトランジスタとの１チツプ化
が可能となり、小型で安価な半導体装置を供給できる。
第１図は本発明の第１の実施例の半導体装置の等価回路
図、第２図は本発明の第２の実施例の半導体装置の断面
図、第３図は第２図の半導体装置の部分平面概略図、第
４図は本発明の第３の実施例の半導体装との等価回路図
、第５図は第３実施例の半導体装置の基板の露出表面の
平面概略図、第６図及び第７図は第３実施例の半導体装
置の部分拡大平面図、第８図は第３実施例の部分断面図
、第９図は本発明に到った実験用半導体装置の等価回路
図、第１０図及び第１１図は１）を記実験結果を示す特
性図、第１２図は従来の半導体装置の等価回路図である
。 Ｌ・・・最前段トランジスタ（特定トランジスタ）ＴＲ
１、Ｌ・・・２段目トランジスタＴＲ２、１・・・最終
段トランジスタＴＲ３、１ｄ・・・附属ＰＮ接合ダイオ
ードＤ１、１ａ 、 ２ａ 、 ３ａ −・・各段トラ
ンジスタのエミツタ層、 １ｂ、２ｂ、３ｂ・・・各
段トランジスタのベース層、 ｉｃ、２ｃ。 ３Ｃ・・・各段トランジスタのコレクタ層、 １ ｄａ
。 １旧（・・・附属ＰＮ接合ダイオードＤ１のＰ型層、Ｎ
型層、 １１・・・ＴＲ１のベースとＤｌのアノードの
Ａ１配線（電極）又はその端線、 １２・・・ＴＲ１の
エミッタ、ＴＲ２のベース及びＤ２のアノードのＡ１配
線（電極）又はその端線、 １３゜２３．３３・・・そ
れぞれＴＲ１，ＴＲ２，ＴＲ３のベース・コレクタ接合
面或いはＤｉ、Ｄ２の接合面又はこれら接合面の端線、
１４．２４・・・附属ダイオードＤ１．Ｄ２のアノー
ドコンタクト孔、１５．２５・・・附属ダイオードＤｉ
、Ｄ２の補足アノードコンタクト孔、 １６．２６．３
６・・・ＴＲ１，ＴＲ２，ＴＲ３のベースコンタクト孔
、１７．２７．３７・・・ＴＲＩ、丁Ｒ２，ＴＲ３のエ
ミッタコンタクト孔、 １８．２８．３８・・・ＴＲ１
，ＴＲ２，ＴＲ３のベース・エミッタ接合面父はその端
線、 １９．２９．３９・・・それぞれＲｕ＋ ＋ Ｒ
８２＋ Ｒ８３、２２・・・ＴＲ２のエミッタ及び１゛
Ｒ３のベースのＡ１配＄１（ｉｆ極）又はその端線、
３２・・・ＴＲ３のエミッタのへ１配線（電極）又はそ
の端線。 第１ 図 第２図 第３図 第４［！！ 第５図 第８図 ヒ 第９図 第１０図 第１１図
図、第２図は本発明の第２の実施例の半導体装置の断面
図、第３図は第２図の半導体装置の部分平面概略図、第
４図は本発明の第３の実施例の半導体装との等価回路図
、第５図は第３実施例の半導体装置の基板の露出表面の
平面概略図、第６図及び第７図は第３実施例の半導体装
置の部分拡大平面図、第８図は第３実施例の部分断面図
、第９図は本発明に到った実験用半導体装置の等価回路
図、第１０図及び第１１図は１）を記実験結果を示す特
性図、第１２図は従来の半導体装置の等価回路図である
。 Ｌ・・・最前段トランジスタ（特定トランジスタ）ＴＲ
１、Ｌ・・・２段目トランジスタＴＲ２、１・・・最終
段トランジスタＴＲ３、１ｄ・・・附属ＰＮ接合ダイオ
ードＤ１、１ａ 、 ２ａ 、 ３ａ −・・各段トラ
ンジスタのエミツタ層、 １ｂ、２ｂ、３ｂ・・・各
段トランジスタのベース層、 ｉｃ、２ｃ。 ３Ｃ・・・各段トランジスタのコレクタ層、 １ ｄａ
。 １旧（・・・附属ＰＮ接合ダイオードＤ１のＰ型層、Ｎ
型層、 １１・・・ＴＲ１のベースとＤｌのアノードの
Ａ１配線（電極）又はその端線、 １２・・・ＴＲ１の
エミッタ、ＴＲ２のベース及びＤ２のアノードのＡ１配
線（電極）又はその端線、 １３゜２３．３３・・・そ
れぞれＴＲ１，ＴＲ２，ＴＲ３のベース・コレクタ接合
面或いはＤｉ、Ｄ２の接合面又はこれら接合面の端線、
１４．２４・・・附属ダイオードＤ１．Ｄ２のアノー
ドコンタクト孔、１５．２５・・・附属ダイオードＤｉ
、Ｄ２の補足アノードコンタクト孔、 １６．２６．３
６・・・ＴＲ１，ＴＲ２，ＴＲ３のベースコンタクト孔
、１７．２７．３７・・・ＴＲＩ、丁Ｒ２，ＴＲ３のエ
ミッタコンタクト孔、 １８．２８．３８・・・ＴＲ１
，ＴＲ２，ＴＲ３のベース・エミッタ接合面父はその端
線、 １９．２９．３９・・・それぞれＲｕ＋ ＋ Ｒ
８２＋ Ｒ８３、２２・・・ＴＲ２のエミッタ及び１゛
Ｒ３のベースのＡ１配＄１（ｉｆ極）又はその端線、
３２・・・ＴＲ３のエミッタのへ１配線（電極）又はそ
の端線。 第１ 図 第２図 第３図 第４［！！ 第５図 第８図 ヒ 第９図 第１０図 第１１図
Claims (1)
- 【特許請求の範囲】 １ 前段トランジスタのエミッタ層が次段トランジスタ
のベース層に電気的に接続されることが次々と連続的に
繰り返され且つ各段のトランジスタのコレクタ層は電気
的に同電位に接続されるダーリントン構造を有する半導
体装置において、各段トランジスタのうち少なくとも１
つの特定トランジスタのベース層とコレクタ層との間に
、該特定トランジスタのベース・エミッタ間の順方向電
圧を越えない順方向電圧を有する附属ＰＮ接合ダイオー
ドを、その極性が該特定トランジスタのベース層とコレ
クタ層とにより形成されるＰＮ接合の極性と同じになる
よう電気的に並列接続して成ることを特徴とする半導体
装置。 ２ 最終段のトランジスタを除く各段トランジスタのう
ち少なくとも１つの特定トランジスタのベース層とコレ
クタ層との間に附属ＰＮ接合ダイオードを接続して成る
特許請求の範囲第１項記載の半導体装置。 ３ ２段ダーリントン構造の半導体装置において、最前
段の特定トランジスタのベース層とコレクタ層との間に
附属ＰＮ接合ダイオードを接続して成る特許請求の範囲
第２項記載の半導体装置。 ４ ２段ダーリントン構造の半導体装置において、最前
段及び次段の各特定トランジスタのベース層とコレクタ
層との間に、それぞれ附属ＰＮ接合ダイオードを接続し
て成る特許請求の範囲第１項記載の半導体装置。 ５ ３段ダーリントン構造の半導体装置において、最前
段の特定トランジスタのみに、そのベース層とコレクタ
層との間に附属ＰＮ接合ダイオードを接続して成る特許
請求の範囲第２項記載の半導体装置。 ６ ３段ダーリントン構造の半導体装置において、最前
段及び次段の各特定トランジスタのベース層とコレクタ
層との間にそれぞれ附属ＰＮ接合ダイオードを接続して
成る特許請求の範囲第２項記載の半導体装置。 ７ 各段トランジスタと附属ＰＮ接合ダイオードとが異
なる半導体基板から成る特許請求の範囲第１項ないし第
６項のいずれかに記載の半導体装置。 ８ （Ａ）各段トランジスタと附属ＰＮ接合ダイオード
は１つの半導体基板内に形成され、 （Ｂ）各段トランジスタのコレクタ層と附属ＰＮ接合ダ
イオードの１つの半導体層とは同一導電型の１つの半導
体層を形成し、 （Ｃ）特定トランジスタのベース層の一部分を附属ＰＮ
接合ダイオードの他の１つの半導体層として動作させる
ため、該ベース層上の一部分に特定トランジスタのベー
スコンタクト孔の外に附属ＰＮ接合ダイオードのコンタ
クト孔を少なくとも１つ設け、且つこの附属ダイオード
のコンクト孔から特定トランジスタのベース・エミッタ
接合部までの距離を該ベース層の少数キャリアの拡散距
離よりも長くすることを、特徴とする特許請求の範囲第
１項ないし第６項のいずれかに記載の半導体装置。 ９ 附属ＰＮ接合ダイオードのコンタクト孔から特定ト
ランジスタのベース・エミッタ接合部までの距離が５０
μｍ以上である特許請求の範囲第８項記載の半導体装置
。 １０ 附属ＰＮ接合ダイオードのコンタクト孔によつて
露出する少なくとも１つのベース層部分のベース拡散深
さをこの特定トランジスタのベース層の他の部分のベー
ス拡散深さより深くしていることを特徴とする特許請求
の範囲第８項又は第９項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056984A JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
| US07/013,793 US4769560A (en) | 1986-03-17 | 1987-02-12 | Semiconductor device having darlington-connected transistor circuit |
| EP87103476A EP0237933B1 (en) | 1986-03-17 | 1987-03-11 | Semiconductor device having darlington-connected transistor circuit |
| DE8787103476T DE3779153D1 (de) | 1986-03-17 | 1987-03-11 | Halbleitervorrichtung mit einer darlington-transistorschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056984A JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214660A true JPS62214660A (ja) | 1987-09-21 |
| JPH047097B2 JPH047097B2 (ja) | 1992-02-07 |
Family
ID=13042763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056984A Granted JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4769560A (ja) |
| EP (1) | EP0237933B1 (ja) |
| JP (1) | JPS62214660A (ja) |
| DE (1) | DE3779153D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265461A (ja) * | 1986-12-15 | 1988-11-01 | Fuji Electric Co Ltd | 半導体装置 |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| JP3315851B2 (ja) * | 1995-12-19 | 2002-08-19 | シャープ株式会社 | 広帯域増幅回路を用いる高速通信素子 |
| US6549061B2 (en) * | 2001-05-18 | 2003-04-15 | International Business Machines Corporation | Electrostatic discharge power clamp circuit |
| JP2003338620A (ja) * | 2002-05-22 | 2003-11-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US9478537B2 (en) * | 2009-07-15 | 2016-10-25 | Cree, Inc. | High-gain wide bandgap darlington transistors and related methods of fabrication |
| US9728580B2 (en) * | 2013-05-13 | 2017-08-08 | Infineon Technologies Ag | Power transistor with integrated temperature sensor element, power transistor circuit, method for operating a power transistor, and method for operating a power transistor circuit |
| CN113381590A (zh) * | 2020-03-09 | 2021-09-10 | 辉芒微电子（深圳）有限公司 | 含多级npn晶体管的驱动电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3534281A (en) * | 1969-02-03 | 1970-10-13 | Gen Electric | Soft saturating transistor amplifier |
| IN141922B (ja) * | 1974-08-19 | 1977-05-07 | Rca Corp | |
| JPS53118356A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Darlington circuit containing clamping diode |
| JPS5559767A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Semiconductor device, method of fabricating the same and application thereof |
| FR2458904A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Circuit integre monolithique equivalent a un transistor associe a trois diodes anti-saturation |
| GB2100513B (en) * | 1981-06-04 | 1985-06-19 | Texas Instruments Ltd | Darlington transistor circuit |
-
1986
- 1986-03-17 JP JP61056984A patent/JPS62214660A/ja active Granted
-
1987
- 1987-02-12 US US07/013,793 patent/US4769560A/en not_active Expired - Lifetime
- 1987-03-11 DE DE8787103476T patent/DE3779153D1/de not_active Expired - Lifetime
- 1987-03-11 EP EP87103476A patent/EP0237933B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4769560A (en) | 1988-09-06 |
| EP0237933A3 (en) | 1989-02-08 |
| DE3779153D1 (de) | 1992-06-25 |
| JPH047097B2 (ja) | 1992-02-07 |
| EP0237933A2 (en) | 1987-09-23 |
| EP0237933B1 (en) | 1992-05-20 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |