JPH01152659A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01152659A JPH01152659A JP31177487A JP31177487A JPH01152659A JP H01152659 A JPH01152659 A JP H01152659A JP 31177487 A JP31177487 A JP 31177487A JP 31177487 A JP31177487 A JP 31177487A JP H01152659 A JPH01152659 A JP H01152659A
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- 230000004888 barrier function Effects 0.000 claims abstract description 14
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- 230000003071 parasitic effect Effects 0.000 abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 18
- 239000000969 carrier Substances 0.000 abstract description 10
- 230000033001 locomotion Effects 0.000 abstract 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路に関し、特に寄生動作を抑
制した半導体集積回路に関するものである。
制した半導体集積回路に関するものである。
［従来の技術］
第２図は、定電圧出力を得るためのこの種の半導体集積
回路の概略構成図である。
回路の概略構成図である。
図において、半導体集積回路によって構成する定電圧回
路の入力端子１，２間には、出力端子３゜４間に接続さ
れる所定の回路へ所定の定電圧を出力するために、多量
の電流が流される。定電圧回路部には、複数、例えばダ
イオードＤ、、 Ｄ２ｓ Ｄ３が直列接続されている。
路の入力端子１，２間には、出力端子３゜４間に接続さ
れる所定の回路へ所定の定電圧を出力するために、多量
の電流が流される。定電圧回路部には、複数、例えばダ
イオードＤ、、 Ｄ２ｓ Ｄ３が直列接続されている。
これらのダイオードＤ１゜Ｄ２．Ｄ３には、この半導体
集積回路の目的を達成するために次のことが要求されて
いる。
集積回路の目的を達成するために次のことが要求されて
いる。
■ダイオードＤ１．Ｄ２．Ｄ３をゼナー電圧等の温度補
償用として用いること。
償用として用いること。
■定電圧を得る場合に、ダイオードＤ１．Ｄ２゜Ｄ３の
順方向降下電圧特性を利用して精度良く電圧を調整する
こと。
順方向降下電圧特性を利用して精度良く電圧を調整する
こと。
上記の要求を満たすために、従来では第３図に示すよう
な構造の半導体集積回路を製作していた。
な構造の半導体集積回路を製作していた。
この半導体集積回路の構造の概略を述べる。
第３図において、Ｐ導電型半導体基板１１の表面には、
複数のＮ＋型埋込拡散領域１２が選択的に配置されてい
る。
複数のＮ＋型埋込拡散領域１２が選択的に配置されてい
る。
前記半導体基板１１上には、Ｎ型エピタキシャル領域１
３が形成され、このエピタキシャル領域１３を貫通して
Ｐ導電型半導体基板１１にまで達するＰ＋分離拡散領域
１４が形成されている。
３が形成され、このエピタキシャル領域１３を貫通して
Ｐ導電型半導体基板１１にまで達するＰ＋分離拡散領域
１４が形成されている。
１５はＮ型エピタキシャル領域１３内に選択的に拡散さ
れたＰ型ベース領域、１６はＰ型ベース領域１５内に選
択的に拡散されたＮ＋型エミッタ拡散領域、１７はＮ＋
型埋込拡散領域１２まで貫通したＮ＋型コレクタ拡散領
域である。
れたＰ型ベース領域、１６はＰ型ベース領域１５内に選
択的に拡散されたＮ＋型エミッタ拡散領域、１７はＮ＋
型埋込拡散領域１２まで貫通したＮ＋型コレクタ拡散領
域である。
１８はシリコン酸化膜であり、このシリコン酸化膜１８
の前記Ｐ型ベース領域１５およびＮ＋型エミッタ拡散領
域１６の位置には、所定の窓明けが施され、金属アルミ
ニューム配線１９により３つのダイオードが直列に、か
つ、ベース・コレクタ短絡型に接続された構造となって
いる。
の前記Ｐ型ベース領域１５およびＮ＋型エミッタ拡散領
域１６の位置には、所定の窓明けが施され、金属アルミ
ニューム配線１９により３つのダイオードが直列に、か
つ、ベース・コレクタ短絡型に接続された構造となって
いる。
上記のように構成された半導体集積回路において、その
３つの直列接続されたダイオードの合成された順方向降
下電圧によって、第２図のＺＤ。
３つの直列接続されたダイオードの合成された順方向降
下電圧によって、第２図のＺＤ。
で示すように、次段に設けられるゼナーダイオードの温
度補償や、精度良い電圧調整を行なっている。これらの
作用は、単独のダイオードの場合においても同様である
。
度補償や、精度良い電圧調整を行なっている。これらの
作用は、単独のダイオードの場合においても同様である
。
しかしながら、上記の半導体集積回路におけるダイオー
ド構造では、一般に第４図の等他回路図に示すように、
点線のような寄生素子、すなわち寄生ＰＮＰ）ランジス
タＱ＋ｔ Ｑ２．Ｑ３が存在することになる。
ド構造では、一般に第４図の等他回路図に示すように、
点線のような寄生素子、すなわち寄生ＰＮＰ）ランジス
タＱ＋ｔ Ｑ２．Ｑ３が存在することになる。
この寄生ＰＮＰ ）ランジスタＱｌ、Ｑ２．Ｑ３が動作
すると、そのＰＮＰ ）ランジスタＱｚｔ Ｑ２１Ｑ３
のコレクタ電流がＰ導電型半導体基板１１ヘバイパスし
てしまうことになり、次段のゼナーダイオードの温度補
償や精度良い電圧調整が果たせなくなる。
すると、そのＰＮＰ ）ランジスタＱｚｔ Ｑ２１Ｑ３
のコレクタ電流がＰ導電型半導体基板１１ヘバイパスし
てしまうことになり、次段のゼナーダイオードの温度補
償や精度良い電圧調整が果たせなくなる。
一方、できるだけ寄生動作を抑制するために、金属アル
ミニューム配線１９によりベース・コレクタ短絡型とし
、そのベース・コレクタのＰ−Ｎ接合を同電位にして少
数キャリアがベースからコレクタへ注入されないように
考慮されている。
ミニューム配線１９によりベース・コレクタ短絡型とし
、そのベース・コレクタのＰ−Ｎ接合を同電位にして少
数キャリアがベースからコレクタへ注入されないように
考慮されている。
しかし、表面のベース・コレクタ短絡だけでは、そのＰ
−Ｎ接合が全域にわたって同電位にならず、場所により
第４図に示すような寄生抵抗Ｒ，，Ｒ２Ｒ３が生じ、そ
のため寄生ＰＮＰ ）ランジスタＱ 、ｐＱ２．Ｑ３が
動作し前記のようにＰ導電型半導体基板１１への寄生バ
イパス電流を完全に抑制することが困難であった。
−Ｎ接合が全域にわたって同電位にならず、場所により
第４図に示すような寄生抵抗Ｒ，，Ｒ２Ｒ３が生じ、そ
のため寄生ＰＮＰ ）ランジスタＱ 、ｐＱ２．Ｑ３が
動作し前記のようにＰ導電型半導体基板１１への寄生バ
イパス電流を完全に抑制することが困難であった。
［発明が解決しようとする問題点］
従来の構造では、上記のように寄生素子の存在により、
半導体基板への寄生バイパス電流を完全には抑制できず
、そのために次段に配置されるゼナーダイオード等の温
度補償や精度良い電圧調整が難しいという問題点があっ
た。また、上記従来の構造ではＮ＋型コレクタ拡散領域
をＮ＋埋込拡散領域まで貫通させるため、その分、製造
工程の増加や複雑化を招来させるなどの問題点もあった
。
半導体基板への寄生バイパス電流を完全には抑制できず
、そのために次段に配置されるゼナーダイオード等の温
度補償や精度良い電圧調整が難しいという問題点があっ
た。また、上記従来の構造ではＮ＋型コレクタ拡散領域
をＮ＋埋込拡散領域まで貫通させるため、その分、製造
工程の増加や複雑化を招来させるなどの問題点もあった
。
［発明の目的コ
この発明は、上記のような問題点を解決するためになさ
れたもので、半導体基板と、ダイオードを構成する領域
間での寄生動作を抑制し、精度良い温度補償と、電圧調
整機能を得るとともに、製造工程を増加、複雑化を招来
させることなく標準的な工程で製造することが可能な半
導体集積回路を提供することを目的とする。
れたもので、半導体基板と、ダイオードを構成する領域
間での寄生動作を抑制し、精度良い温度補償と、電圧調
整機能を得るとともに、製造工程を増加、複雑化を招来
させることなく標準的な工程で製造することが可能な半
導体集積回路を提供することを目的とする。
［問題点を解決するための手段］
この発明の半導体集積回路は、Ｐ導電型半導体基板上に
Ｎ型エピタキシャル領域を設け、このＮ型エピタキシャ
ル領域の表面からＰ導電型半導体基板上に達するＰ＋型
分離拡散領域を複数、等間隔に形成し、このＰ＋型分離
拡散領域で包囲された領域内に、それぞれショットキ・
バリア・ダイオードを形成し、そのショットキ・バリア
・ダイオードを直列接続構造としたものである。
Ｎ型エピタキシャル領域を設け、このＮ型エピタキシャ
ル領域の表面からＰ導電型半導体基板上に達するＰ＋型
分離拡散領域を複数、等間隔に形成し、このＰ＋型分離
拡散領域で包囲された領域内に、それぞれショットキ・
バリア・ダイオードを形成し、そのショットキ・バリア
・ダイオードを直列接続構造としたものである。
［作用］
この発明の半導体集積回路においては、ショットキ・バ
リア・ダイオードを順バイアスした場合、当該ダイオー
ドはユニポーラ素子として作用し、従って、電流を担う
キャリアは多数キャリアである電子となる。このため、
Ｎ型エピタキシャル領域には、少数キャリアは殆ど注入
されず、従ってＰ＋分離拡散領域によりＮ型エピタキシ
ャル領域が包囲されたとしても寄生ＰＮＰ）ランジスタ
は存在せず、その寄生動作がないので、Ｐ導電型半導体
基板への寄生バイパス電流は抑制されるものである。
リア・ダイオードを順バイアスした場合、当該ダイオー
ドはユニポーラ素子として作用し、従って、電流を担う
キャリアは多数キャリアである電子となる。このため、
Ｎ型エピタキシャル領域には、少数キャリアは殆ど注入
されず、従ってＰ＋分離拡散領域によりＮ型エピタキシ
ャル領域が包囲されたとしても寄生ＰＮＰ）ランジスタ
は存在せず、その寄生動作がないので、Ｐ導電型半導体
基板への寄生バイパス電流は抑制されるものである。
［実施例］
以下に、この発明の一実施例について説明する。
第１図は、この発明の半導体集積回路の概略構成図であ
る。
る。
図において、Ｐ導電型半導体基板１１に選択拡散により
Ｎ＋埋込拡散領域１２を設け、その上にＮ＋エピタキシ
ャセル域１３を形成する。この時の濃度は、高耐圧のＰ
Ｎ接合を形成する場合の濃度と同程度のもので、例えば
１０′５個／ｃｍ３近傍で良い。
Ｎ＋埋込拡散領域１２を設け、その上にＮ＋エピタキシ
ャセル域１３を形成する。この時の濃度は、高耐圧のＰ
Ｎ接合を形成する場合の濃度と同程度のもので、例えば
１０′５個／ｃｍ３近傍で良い。
次に、上記のＮ＋エピタキシャセル域１３上にシリコン
酸化膜１８を設け、選択拡散を行なうために所定の窓明
けを行なう。
酸化膜１８を設け、選択拡散を行なうために所定の窓明
けを行なう。
すなわち、その窓明は部を介して所定の選択拡散を行な
い、Ｎ＋エピタキシャセル域１３を貫通してＰ導電型半
導体基板１１に至る高濃度Ｐ＋分離拡散領域１４を形成
する。
い、Ｎ＋エピタキシャセル域１３を貫通してＰ導電型半
導体基板１１に至る高濃度Ｐ＋分離拡散領域１４を形成
する。
その後、同じく選択拡散によりＮ＋型エミッタ拡散領域
１６を形成し、次いで、ショットキ・バリア・ダイオー
ドおよびオーミックコンタクトを形成するために、シリ
コン酸化膜１８に所定の窓明けを行なう。そして、かか
る部分に金属アルミニュームを蒸着し、所定の形状の配
線エツチングを行ない、金属アルミニューム配線１９を
得る。
１６を形成し、次いで、ショットキ・バリア・ダイオー
ドおよびオーミックコンタクトを形成するために、シリ
コン酸化膜１８に所定の窓明けを行なう。そして、かか
る部分に金属アルミニュームを蒸着し、所定の形状の配
線エツチングを行ない、金属アルミニューム配線１９を
得る。
その後、熱処理を施してショットキ・バリア・ダイオー
ド２１とオミツクコンタクト２２とを同時に形成し、そ
れぞれの部分がアノード電極およびカソード電極となる
所望のダイオードを得る。この場合、ショットキ・バリ
ア・ダイオード２１の障壁形成用金属としては、特別の
ものを用いることなく上記の配線用に用いた金属アルミ
ニュームで良く、また、複数のショットキ・バリア・ダ
イオード２１を直列に接続する場合には、それぞれのア
ノード電極およびカソード電極を結ぶ配線パターンとす
れば良い。
ド２１とオミツクコンタクト２２とを同時に形成し、そ
れぞれの部分がアノード電極およびカソード電極となる
所望のダイオードを得る。この場合、ショットキ・バリ
ア・ダイオード２１の障壁形成用金属としては、特別の
ものを用いることなく上記の配線用に用いた金属アルミ
ニュームで良く、また、複数のショットキ・バリア・ダ
イオード２１を直列に接続する場合には、それぞれのア
ノード電極およびカソード電極を結ぶ配線パターンとす
れば良い。
上記の構成において、ショットキ・バリア・ダイオード
２１を順バイアスすると、この時、そのダイオード２１
はユニポーラ素子となり、電流を担うキャリアは、多数
キャリアである電子となる。
２１を順バイアスすると、この時、そのダイオード２１
はユニポーラ素子となり、電流を担うキャリアは、多数
キャリアである電子となる。
このため、Ｎ型エピタキシャル領域１３には、少数キャ
リアは殆ど注入されず、従って、Ｐ＋−型分離拡散領域
１４によりＮ型エピタキシャル領域１３が包囲されたと
しても寄生ＰＮＰ ）ランジスタは存在しないことにな
る。
リアは殆ど注入されず、従って、Ｐ＋−型分離拡散領域
１４によりＮ型エピタキシャル領域１３が包囲されたと
しても寄生ＰＮＰ ）ランジスタは存在しないことにな
る。
以上の結果、従来のように寄生動作はせず、Ｐ導電型半
導体基板１１へのバイパス電流は有効に阻止されること
になり、ダイオードによる所望通りの順方向降下電圧を
利用した温度補償および電圧調整機能を得ることができ
る。
導体基板１１へのバイパス電流は有効に阻止されること
になり、ダイオードによる所望通りの順方向降下電圧を
利用した温度補償および電圧調整機能を得ることができ
る。
また、第３図に示した従来の構造のように高濃度Ｎ＋型
コレクタ拡散領域１７をＮ＋埋込拡散領域１２まで貫通
する構造を採らないので、複雑な工程はなく、標準的な
半導体集積回路の製造工程で製作することができる。
コレクタ拡散領域１７をＮ＋埋込拡散領域１２まで貫通
する構造を採らないので、複雑な工程はなく、標準的な
半導体集積回路の製造工程で製作することができる。
［発明の効果］
この発明によれば以上のように構成したので、概略以下
のような効果を奏する。
のような効果を奏する。
（１）ショットキ・バリア・ダイオードの形成により、
順方向動作で半導体基板との間の寄生動作が抑制できる
。
順方向動作で半導体基板との間の寄生動作が抑制できる
。
（２）寄生動作がないので、ダイオードの順方向降下電
圧を利用したゼナー電圧等に対する精度良い温度補償お
よび電圧調整機能が得られる。
圧を利用したゼナー電圧等に対する精度良い温度補償お
よび電圧調整機能が得られる。
（３）特別に製造工程数を増加させることなく、しかも
工程の複雑化を招来させることな〈従来の標準的な半導
体集積回路の製造工程で製造するこ、とが可能である。
工程の複雑化を招来させることな〈従来の標準的な半導
体集積回路の製造工程で製造するこ、とが可能である。
第１図は、この発明の一実施例を示す半導体集積回路の
概略構成図、第２図は、この種の半導体集積回路におけ
るダイオード構造の等価回路図、第３図は、従来のこの
種の半導体集積回路の概略構成図、第４図は、その等価
回路図である。 １１・・・Ｐ導電型半導体基板 １２・・・Ｎ＋埋込拡散領域 １３・・・Ｎ型エピタキシャル領域 １４・・・Ｐ＋分離拡散領域 １５・・・Ｐ型ベース領域 １６・・・Ｎ＋型エミッタ拡散領域 １７・・・Ｎ＋型コレクタ拡散領域 １８・・・シリコン酸化膜 １９・・・金属アルミニューム配線 ２１・・・ショットキ・バリア・ダイオード２２・・・
オーミックコンタクト
概略構成図、第２図は、この種の半導体集積回路におけ
るダイオード構造の等価回路図、第３図は、従来のこの
種の半導体集積回路の概略構成図、第４図は、その等価
回路図である。 １１・・・Ｐ導電型半導体基板 １２・・・Ｎ＋埋込拡散領域 １３・・・Ｎ型エピタキシャル領域 １４・・・Ｐ＋分離拡散領域 １５・・・Ｐ型ベース領域 １６・・・Ｎ＋型エミッタ拡散領域 １７・・・Ｎ＋型コレクタ拡散領域 １８・・・シリコン酸化膜 １９・・・金属アルミニューム配線 ２１・・・ショットキ・バリア・ダイオード２２・・・
オーミックコンタクト
Claims (1)
- ２個以上のダイオードが直列接続され、これらのダイ
オードの順方向電圧降下特性を利用した電子回路を内蔵
する半導体集積回路において、前記ダイオードをショッ
トキ・バリア・ダイオードとしたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31177487A JPH01152659A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31177487A JPH01152659A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01152659A true JPH01152659A (ja) | 1989-06-15 |
Family
ID=18021310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31177487A Pending JPH01152659A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01152659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338964A (en) * | 1992-03-26 | 1994-08-16 | Sgs-Thomson Microelectronics S.A. | Integrated circuit comprising a protection diode array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449038A (en) * | 1977-08-31 | 1979-04-18 | Siemens Ag | Integrated semiconductor memory cell and method of producing same |
| JPS62221217A (ja) * | 1986-03-24 | 1987-09-29 | Matsushita Electronics Corp | 半導体集積回路装置 |
-
1987
- 1987-12-09 JP JP31177487A patent/JPH01152659A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449038A (en) * | 1977-08-31 | 1979-04-18 | Siemens Ag | Integrated semiconductor memory cell and method of producing same |
| JPS62221217A (ja) * | 1986-03-24 | 1987-09-29 | Matsushita Electronics Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338964A (en) * | 1992-03-26 | 1994-08-16 | Sgs-Thomson Microelectronics S.A. | Integrated circuit comprising a protection diode array |
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