JP2005026392A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。そして、前記ベース接続層４と前記アノード層３とを同一工程で形成する。
【選択図】 図１
【解決手段】半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。そして、前記ベース接続層４と前記アノード層３とを同一工程で形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、静電破壊の対策が必要とされる高周波向けバイポーラトランジスタを含む半導体装置および半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、バイポーラトランジスタに対する静電破壊対策の技術に関しては、以下のような技術が考えられる。
【０００３】
例えば、通信用途などのバイポーラトランジスタにおいて、多数のエミッタ電極が相互に平行に配置され、これらのエミッタ電極を１つのエミッタパッドに共通接続することで、大電力の動作を可能にしたようなものがある。このように、多数のエミッタ電極を有する場合には、接合容量や配線抵抗などが大きくなるため、特に対策を行わなくとも静電破壊耐圧はある程度のレベルを保つことができた。また、静電破壊耐圧のレベルが十分でない場合にも、エミッタ電極などの面積を増やすことで、十分なレベルまで引き上げることが可能であった。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなバイポーラトランジスタに対する静電破壊対策の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
例えば、チューナなどを用途とするパイポーラトランジスタでは、雷サージなどによる静電破壊に対して対策を施す必要がある。通常、このようなバイポーラトランジスタでは、従来技術で述べたようにエミッタ面積を広げるなどで静電破壊対策が行なわれる。
【０００６】
しかしながら、この手法では、接合容量が増え、コレクタ出力容量が増加し、これにより高周波特性および低電流領域での特性が劣化する事態が予想される。また、低電流タイプのトランジスタのようなものでは、エミッタ面積を広げること自体が困難となり得る。近年の高速化、低電力化に伴い、これらの問題は益々重要度を増しており、静電破壊対策を容易に行える手法が求められている。
【０００７】
そこで、本発明の目的は、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置は、半導体基板上に複数並べて形成されたバイポーラトランジスタと、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極とコレクタ電極を両電極とするダイオードとを有し、前記ダイオードは、少なくとも、前記複数並べて形成されたバイポーラトランジスタの終端の位置に形成されているものである。この構成によって、簡素なレイアウトで、効果的な静電破壊対策が可能になる。
【００１１】
そして、前記半導体装置の前記複数並べて形成されたバイポーラトランジスタは、例えば、第１導電型のエミッタ層およびコレクタ層と、第２導電型のベース層を有し、前記半導体装置の前記ダイオードは、例えば、前記第１導電型の第１半導体層と、前記第２導電型の第２半導体層を有するものである。そして、この構成においては、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極は、前記第２導電型の第２半導体層に接続され、前記複数並べて形成されたバイポーラトランジスタのコレクタ電極は、前記第１導電型の第１半導体層に接続される。
【００１２】
また、本発明による半導体装置は、バイポーラトランジスタと、前記バイポーラトランジスタのエミッタ端子とコレクタ端子の間に、直列に接続された２つのダイオードとを含み、前記２つのダイオードは、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されるものである。この構成によると、静電破壊対策によるコレクタ接合容量の増加をより少なくすることなどが可能になる。
【００１３】
また、本発明による半導体装置の製造方法は、バイポーラトランジスタのコレクタ層の一部で、ダイオードの第１半導体層の一部となる第１導電型の半導体基板の裏面に、第１電極を形成する工程と、前記半導体基板上に、第１導電型の不純物を含み、前記コレクタ層の他の一部で、なおかつ前記第１半導体層の他の一部となるエピタキシャル層を形成する工程と、前記エピタキシャル層に、前記第１導電型とは異なる第２導電型の不純物を導入して、前記バイポーラトランジスタのベース接続層と前記ダイオードの第２半導体層を形成する工程と、前記エピタキシャル層に、前記第２導電型の不純物を導入して、前記ベース接続層よりも相対的に不純物濃度が低い前記バイポーラトランジスタのベース拡散層を形成する工程と、前記ベース拡散層に、前記第１導電型の不純物を導入してエミッタ拡散層を形成する工程と、前記エミッタ拡散層に接続する第２電極と、前記第２半導体層に接続する第３電極を形成し、前記第２電極と前記第３電極とを接続する工程とを含むものである。この製造方法によって、十分な静電破壊耐圧を備えた半導体装置を容易に形成可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。図１に示す半導体装置は、例えば、一つのｎｐｎ型バイポーラトランジスタＢｉｐ１と、２つのｐｎ接合ダイオードＤ１から構成されている。
【００１６】
すなわち、ｎ型（第１導電型）の半導体基板１上に、ｎ型で相対的に低濃度のエピタキシャル層２を有し、このエピタキシャル層２に、２つのｐｎ接合ダイオードＤ１におけるｐ型（第２導電型）のアノード層（第２半導体層）３と、ｎｐｎ型バイポーラトランジスタＢｉｐ１における２つのｐ型のベース接続層４を有している。さらに、前記２つのベース接続層４の間には、ｐ型で相対的に低濃度のベース拡散層５が設けられ、このベース拡散層５には、ｎ型のエミッタ拡散層６が設けられている。
【００１７】
そして、絶縁膜１５の開口部において、前記エミッタ拡散層６はシリコン多結晶膜７を経由してエミッタ電極（第２電極）８に接続され、前記べース接続層４はベース電極９に、前記アノード層３はアノード電極（第３電極）１０に接続される。また、配線によって、前記エミッタ電極８と前記アノード電極１０は、エミッタ端子１１に接続され、ベース電極９は、ベース端子１２に接続される。さらに、半導体基板１の裏面には、コレクタ電極（第１電極）１３が設けられ、この電極は図１には明示していないがコレクタ端子１４に接続される。
【００１８】
このような構成の半導体装置において、前記エミッタ拡散層６と、前記ベース拡散層５およびベース接続層４と、前記エピタキシャル層２ならびに前記半導体基板１からなるコレクタ層とで縦方向のｎｐｎ型バイポーラトランジスタＢｉｐ１が形成され、前記アノード層３と、前記エピタキシャル層２ならびに前記半導体基板１からなるカソード層（第１半導体層）とで縦方向のｐｎ接合ダイオードＤ１が形成される。つまり、この構成を回路で表現すると図２のようになる。
【００１９】
図２は、本発明の一実施の形態の半導体装置において、図１の構成を等価的に表す回路図である。図２では、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ端子１１とコレクタ端子１４との間に、エミッタ端子１１側をアノード、コレクタ端子１４側をカソードとするｐｎ接合ダイオードＤ１が接続されている。なお、図１では、ｐｎ接合ダイオードＤ１は２つ設けているが、図２では、それらを纏めて１個のｐｎ接合ダイオードＤ１としている。
【００２０】
この図２の回路構成において、本発明の前提となる従来のバイポーラトランジスタにおいては、例えば、ｐｎ接合ダイオードＤ１を有しないものであった。このため、コレクタ端子１４を基準電位として、エミッタ端子１１に正方向の静電圧（サージ電圧）が加わった場合、エミッタ端子１１からコレクタ端子１４に向かってサージ電流が流れ、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ−ベース間およびベース−コレクタ間の接合部などに破壊が生じる場合が有り得た。一方、図２に示すようなｐｎ接合ダイオードＤ１を設けると、このサージ電流に対し、エミッタ端子１１−コレクタ端子１４間で順方向のバイパスを行うことが可能になるため、前記接合部に流れる電流を低減することができる。
【００２１】
したがって、図１に示す半導体装置を用いることで、静電破壊耐圧のレベルを向上させることができる。なお、図１では、１個のバイポーラトランジスタを有する例で説明を行ったが、通信用途のバイポーラトランジスタなどでは、例えば、図３のように複数個のバイポーラトランジスタを有する構成となる。
【００２２】
図３は、本発明の一実施の形態の半導体装置において、図１に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。図３に示す半導体装置は、図１のｎｐｎ型バイポーラトランジスタＢｉｐ１を、ベース接続層４を共通で用いながら例えば３個並べて形成し（Ｂｉｐ１×３）、それらの並びの終端の位置に図１と同じｐｎ接合ダイオードＤ１を有する構成となっている。
【００２３】
そして、これらのｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ電極８およびベース電極９は、それぞれ共通にエミッタ端子１１およびベース端子１２に配線され、さらに、ｐｎ接合ダイオードＤ１のアノード電極１０がエミッタ端子１１に接続されている。なお、その他の構成については、図１と同様であるため説明を省略する。ここで、図３に示したような半導体装置を平面で見ると、例えば、図４のような構成となっている。
【００２４】
図４は、本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。図４に示す半導体装置は、例えば、互いに共通接続されているエミッタ電極８およびアノード電極１０と、これらの電極を引き出したエミッタ端子１１と、ベース電極９と、ベース電極９を引き出したベース端子１２と、保護膜１６と、スクライブ領域１７などから構成されている。前記保護膜１６は、前記エミッタ端子とベース端子を除く領域に設けられ、また、図４の下面（半導体基板の裏面）にはコレクタ電極１３が設けられている。
【００２５】
そして、前記エミッタ電極８とベース電極９は、共に櫛歯状の形状を有しており、図４では、この櫛歯状のエミッタ電極８とベース電極９を互いに挿入し合うことで、図３に示したようにｎｐｎ型バイポーラトランジスタＢｉｐ１が複数並べて形成される。なお、図３では、バイポーラトランジスタを３個並べたものを示したが、図４では２６個並べたものを示している。
【００２６】
さらに、図４では、これら複数並べられ形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１×２６の終端の位置にｐｎ接合ダイオードＤ１が設けられている。ここで、この終端の位置に設けられたｐｎ接合ダイオードＤ１による利点について、従来と比較しながら説明する。
【００２７】
まず、図４を例として、本発明の前提となる従来の半導体装置においては、ｐｎ接合ダイオードが設けられておらず、エミッタ面積を広げることで対策を行っていた。例えば、従来の半導体装置において、エミッタ面積を増加させた際の効果の一例を図５に示す。図５は、本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、（ａ）はエミッタ面積と静電破壊耐圧との関係、（ｂ）はエミッタ面積とコレクタ出力容量との関係を示すものである。
【００２８】
図５（ａ）では、Ａ〜Ｃのエミッタ面積時のエミッタ−コレクタ間の静電破壊耐圧を示し、図５（ｂ）では、前記Ａ〜Ｃのエミッタ面積時のコレクタ出力容量（Ｃｏｂ）を示している。前記Ａ〜Ｃは、エミッタ長（μｍ）×エミッタ幅（μｍ）×エミッタ本数でエミッタ面積を算出しており、Ａは、例えば０．９×２５×２６＝５８５μｍ２、Ｂは、例えば０．９×２５×３０＝６７５μｍ２、Ｃは、例えば０．９×２５×３６＝８１０μｍ２としている。
【００２９】
すると、図５（ａ）において、エミッタ−コレクタ間の静電破壊耐圧は、Ａの場合で２７０Ｖ、Ｂの場合で３００Ｖ、Ｃの場合で３２０Ｖとなり、ＡからＣにおいて、エミッタ面積を１．４倍にすることで静電破壊耐圧が１．２倍に向上している。しかしながら、図５（ｂ）において、コレクタ出力容量は、Ａの場合で１．１４ｐＦ、Ｂの場合で１．２７ｐＦ、Ｃの場合で１．４７ｐＦとなり、ＡからＣにおいて、エミッタ面積を１．４倍にすることでコレクタ出力容量が１．３倍に増加してしまう。これによって、高周波特性が悪化する事態が考えられる。
【００３０】
一方、図４に示すように、終端の位置にｐｎ接合ダイオードＤ１が設けられている場合での効果の一例を図６に示す。図６は、本発明の一実施の形態の半導体装置において、ｐｎ接合ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【００３１】
図６では、前記図５におけるＡのエミッタ面積５８５μｍ２で、さらに図４のように終端にｐｎ接合ダイオードＤ１を有する場合のコレクタ出力容量と静電破壊耐圧の値を示したもので、それに加えて従来との比較のため、前記図５で説明したｐｎ接合ダイオードＤ１を有さずにＡ，Ｂ，Ｃとエミッタ面積を拡大させた際のコレクタ出力容量および静電破壊耐圧の値も併せて示している。なお、図６において、ｐｎ接合ダイオードＤ１を有する場合に、Ａ１，Ａ２，Ａ３のプロット点が存在するが、Ａ１はｐｎ接合ダイオードＤ１の拡散層（図３などでのアノード層３）の面積が１９９μｍ２の場合、Ａ２は前記面積が２３４μｍ２の場合、Ａ３は前記面積が２９３μｍ２の場合を示している。
【００３２】
図６によると、コレクタ出力容量とエミッタ−コレクタ間の静電破壊耐圧の値は、Ａ１の場合で１．１６ｐＦならびに９２５Ｖ、Ａ２の場合で１．１７ｐＦならびに９７５Ｖ、Ａ３の場合で１．３２ｐＦならびに１０５０Ｖとなっている。ここで、ｐｎ接合ダイオードＤ１を有しエミッタ面積５８５μｍ２のＡ１値と、従来でのｐｎ接合ダイオードＤ１を有さずエミッタ面積５８５μｍ２のＡの値とを比較すると、ｐｎ接合ダイオードＤ１を有することで、静電破壊耐圧が３．４倍（２７０Ｖ→９２５Ｖ）に向上するのに対し、コレクタ容量は１．０２倍（１．１４ｐＦ→１．１６ｐＦ）となり、２％の増加で済んでいる。
【００３３】
このように、終端の位置にｐｎ接合ダイオードＤ１を設けることで、コレクタ出力容量を殆ど増加させずに、エミッタ−コレクタ間の静電破壊耐圧を大きく向上させることが可能になる。また、ｐｎ接合ダイオードＤ１を終端の位置とするのは、（１）レイアウト構成を簡素にするため、（２）サージ電流が端部に集中するのを緩和するためなどである。
【００３４】
前記（１）に関しては、複数並べて形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１は、図３の断面図に示すように、ベース接続層４とベース拡散層５を交互に連続して連ねることで形成されるため、終端の位置に入れることでレイアウト構成を最も簡素にできる。
【００３５】
前記（２）に関しては、通常、前記終端の位置の傍らには、半導体基板の端や、素子分離に伴う絶縁層などが位置する。このような箇所では、半導体基板の横方向へのサージ電流の流れが止められ、サージ電流の集中を招く場合が考えられる。したがって、このような箇所にダイオードを挿入することで、サージ電流の集中を緩和することが可能になる。
【００３６】
なお、前記図４のように終端の位置ではなく、または終端の位置だけではなく複数並べて形成されたバイポーラトランジスタの中心部にダイオードを挿入することも有効と言える。この一例を図７に示す。図７は、本発明の一実施の形態の半導体装置において、図４とは異なるダイオードの挿入位置の一例を示す上面図である。
【００３７】
図７では、前記図４での複数（２６個）並べて形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１を２等分し、その分割箇所に１個のｐｎ接合ダイオードＤ１を挿入した例である。また、この中心部への挿入に加えて、さらに、図４と同様な２箇所の終端の位置に挿入してもよい。このような構成によっても、エミッタ−コレクタ間の静電破壊耐圧は十分なレベルを保つことができ、レイアウトもある程度簡素にすることが可能となる。
【００３８】
つぎに、図１に示した半導体装置の製造方法の一例を、図８〜図１３により説明する。なお、ここでは図１を例とするが、図３などに示した半導体装置に関しても同様の製造工程にて形成可能である。図８〜図１３は、本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順に示す要部断面図である。
【００３９】
まず、図８において、ｎ型のシリコン単結晶からなる半導体基板１を用意する。次いで、相対的に低濃度のｎ型のエピタキシャル層２を半導体基板１上に成長後、表面酸化により絶縁膜１５を形成する。また、半導体基板１の裏面に、電極（第１電極）１３を形成する。
【００４０】
次に、図９において、エピタキシャル層２に、ｐ型不純物をイオン注入し、ｎｐｎ型バイポーラトランジスタＢｉｐ１のベース接続層４と、ｐｎ接合ダイオードＤ１のアノード層３を同時に形成する。
【００４１】
次に、図１０において、エピタキシャル層２に、相対的に低濃度のｐ型不純物をイオン注入し、ベース拡散層５を形成する。
【００４２】
次に、図１１において、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で絶縁膜を堆積し、絶縁膜１５の厚みを増やした後、レジストパターンをマスクとしたエッチングによって絶縁膜１５を加工し、後にｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ拡散層６が形成されるベース拡散層５の表面を露出させる。次いで、ＣＶＤ法でシリコン多結晶膜７を堆積した後、このシリコン多結晶膜７にｎ型不純物をイオン注入する。
【００４３】
次に、図１２において、レジストパターンをマスクとしたエッチングによってシリコン多結晶膜７を加工する。次いで、アニールを行い、シリコン多結晶膜７よりベース拡散層５に対してｎ型不純物を拡散させることで、エミッタ拡散層６を形成する。
【００４４】
次に、図１３において、レジストパターンをマスクとしたエッチングによって絶縁膜１５を加工し、ベース接続層４の表面とアノード層３の表面を露出させる。
【００４５】
その後、半導体基板１上に金属膜を堆積し、次いでレジストパターンをマスクとしたエッチングによって金属膜を加工し、シリコン多結晶膜７を経由してエミッタ拡散層６に接するエミッタ電極８と、ベース接続層４に接するベース電極９と、アノード層３に接するアノード電極１０を形成する。次いで、配線工程によって、エミッタ電極１１とアノード電極１０を接続する。
【００４６】
このような半導体装置の製造工程において、高周波特性を向上させるため、拡散層の浅接合化によって、エミッタ−コレクタ間の容量と抵抗の低減を図っている。特に、図１１〜図１２で説明したように、エミッタ拡散層６は、シリコン多結晶膜７にイオン注入を行い、アニールによってベース拡散層５内へ拡散させることによって形成するため、浅接合が可能となる。
【００４７】
また、ベース拡散層５は、低容量化、再結合電流防止のため不純物濃度が低くかつ浅い接合が求められるが、そうすると、ベース電極９とのオーミックコンタクト不足またはベース抵抗の増加を招くおそれがある。このため、不純物濃度が高いベース接続層４を設け、ベース電極９とのコンタクト特性の向上及びベース抵抗の低減をおこなっている。
【００４８】
そして、静電破壊対策としてｐｎ接合ダイオードＤ１を形成しているが、図９で説明したように、ベース接続層４と同時にアノード層３を形成することで、バイポーラプロセス工程に対し新たに工程を追加しなくてもよい。このため、容易なプロセスで静電破壊対策が可能となる。
【００４９】
また、このような製造方法以外に、ベース拡散層に対してもシリコン多結晶膜からの拡散を用いる製造方法も考えられ、これによるとベースの浅接合が可能になり、より高周波特性に有利となる。
【００５０】
ここで、ｐｎ接合ダイオードＤ１の接合容量に起因するコレクタ接合容量の増加を更に低減する半導体装置の一例として、図１４に示すような構成が考えられる。図１４は、本発明の一実施の形態の半導体装置において、コレクタ接合容量の増加をより低減する構成の一例を示す断面図である。図１４に示す半導体装置は、例えば、図１と同じ構成のｎｐｎ型バイポーラトランジスタＢｉｐ１と、その両脇に、図１でのｐｎ接合ダイオードＤ１を変形した構成であるｐ型の第３半導体層１８と、その中にｎ型の第４半導体層１９を有したものとなっている。
【００５１】
すなわち、この半導体装置は、等価的に図１５に示すような回路図となる。図１５は、本発明の一実施の形態の半導体装置において、図１４の構成を等価的に表す回路図である。図１５に示す半導体装置は、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ端子１１とコレクタ端子１４の間に、２個のダイオードＤ２，Ｄ３が直列に接続された構成となっている。そして、図１４における、ｎ型の第４半導体層１９とｐ型の第３半導体層１８とが図１５のダイオードＤ２に対応し、ｐ型の第３半導体層１８とエピタキシャル層２および半導体基板１とが図１５のダイオードＤ３に対応する。
【００５２】
図１５において、２個のダイオードＤ２，Ｄ３は、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されている。すなわち、直列に接続された２個のダイオードのうち、エミッタ端子側に位置するダイオードＤ２のエミッタ端子側がｎ型（カソード）であるならば、コレクタ端子側に位置するダイオードＤ３のコレクタ端子側もｎ型（カソード）となるように２個のダイオードが接続される。
【００５３】
また、図１５では、ｎｐｎ型のバイポーラトランジスタを例としているため、エミッタ端子１１側に位置するダイオードＤ２のエミッタ端子側がｎ型（カソード）となっているが、ｐｎｐ型のバイポーラトランジスタの場合は、エミッタ端子１１側に位置するダイオードＤ２のエミッタ端子１１側はｐ型（アノード）となる。
【００５４】
ここで、図１４のような構成において、コレクタ端子１４を基準にエミッタ端子１１に正のサージ電圧を加えると、ｎ型の第４半導体層１９からｐ型の第３半導体層１８に向かってダイオードＤ２のトンネルによりサージ電流を流し、そのサージ電流を、ｐ型の第３半導体層１８からｎ型の半導体基板１に向けてダイオードＤ３の順方向でコレクタ電極１３に逃がす。これによって、サージ電流をバイパスすることができる。そして、２つのｐｎ接合ダイオードＤ２，Ｄ３を直列に接続した構成となっているため、その合成容量が小さくなり、よってコレクタ接合容量を低減することが可能になる。
【００５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
例えば、図４における複数並べて形成されたバイポーラトランジスタの終端に位置するダイオードや図１５に示したダイオードなどは、ｐｎ接合ダイオードに限らず、ショットキーダイオードなどにしてもよい。また、例えば、これまでの本発明の一実施の形態の説明で用いてきたｎｐｎ型バイポーラトランジスタは、ｐｎｐ型バイポーラトランジスタなどにしてもよい。
【００５７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５８】
（１）バイポーラトランジスタのエミッタ−コレクタ間にダイオードを設けることで、コレクタ接合容量の増加を抑制しつつ、静電破壊耐圧を大きく向上させることができる。
【００５９】
（２）ダイオードを、複数並べて形成されたバイポーラトランジスタの終端部に設けることで、とりわけレイアウト構成が簡素となり、また静電破壊対策の面でも効果的な位置となる。
【００６０】
（３）バイポーラトランジスタの製造工程に対して、特に新たな工程の追加を必要とせずに、ダイオードの形成が可能となる。
【００６１】
（４）バイポーラトランジスタのエミッタ−コレクタ間に、直列に接続された２個のダイオードを設けることで、コレクタ接合容量の増加をより抑制しつつ、静電破壊耐圧を向上させることができる。
【００６２】
（５）前記（１）〜（４）により、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。
【図２】本発明の一実施の形態の半導体装置において、図１の構成を等価的に表す回路図である。
【図３】本発明の一実施の形態の半導体装置において、図１に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。
【図４】本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。
【図５】本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、（ａ）はエミッタ面積と静電破壊耐圧との関係、（ｂ）はエミッタ面積とコレクタ出力容量との関係を示すものである。
【図６】本発明の一実施の形態の半導体装置において、ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【図７】本発明の一実施の形態の半導体装置において、図４とは異なるダイオードの挿入位置の一例を示す上面図である。
【図８】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順に示す要部断面図である。
【図９】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図８に続く）に示す要部断面図である。
【図１０】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図９に続く）に示す要部断面図である。
【図１１】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１０に続く）に示す要部断面図である。
【図１２】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１１に続く）に示す要部断面図である。
【図１３】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１２に続く）に示す要部断面図である。
【図１４】本発明の一実施の形態の半導体装置において、コレクタ接合容量をより低減する構成の一例を示す断面図である。
【図１５】本発明の一実施の形態の半導体装置において、図１４の構成を等価的に表す回路図である。
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３ アノード層
４ ベース接続層
５ ベース拡散層
６ エミッタ拡散層
７ シリコン多結晶膜
８ エミッタ電極
９ ベース電極
１０ アノード電極
１１ エミッタ端子
１２ ベース端子
１３ コレクタ電極
１４ コレクタ端子
１５ 絶縁膜
１６ 保護膜
１７ スクライブ領域
１８ 第３半導体層
１９ 第４半導体層
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、静電破壊の対策が必要とされる高周波向けバイポーラトランジスタを含む半導体装置および半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、バイポーラトランジスタに対する静電破壊対策の技術に関しては、以下のような技術が考えられる。
【０００３】
例えば、通信用途などのバイポーラトランジスタにおいて、多数のエミッタ電極が相互に平行に配置され、これらのエミッタ電極を１つのエミッタパッドに共通接続することで、大電力の動作を可能にしたようなものがある。このように、多数のエミッタ電極を有する場合には、接合容量や配線抵抗などが大きくなるため、特に対策を行わなくとも静電破壊耐圧はある程度のレベルを保つことができた。また、静電破壊耐圧のレベルが十分でない場合にも、エミッタ電極などの面積を増やすことで、十分なレベルまで引き上げることが可能であった。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなバイポーラトランジスタに対する静電破壊対策の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
例えば、チューナなどを用途とするパイポーラトランジスタでは、雷サージなどによる静電破壊に対して対策を施す必要がある。通常、このようなバイポーラトランジスタでは、従来技術で述べたようにエミッタ面積を広げるなどで静電破壊対策が行なわれる。
【０００６】
しかしながら、この手法では、接合容量が増え、コレクタ出力容量が増加し、これにより高周波特性および低電流領域での特性が劣化する事態が予想される。また、低電流タイプのトランジスタのようなものでは、エミッタ面積を広げること自体が困難となり得る。近年の高速化、低電力化に伴い、これらの問題は益々重要度を増しており、静電破壊対策を容易に行える手法が求められている。
【０００７】
そこで、本発明の目的は、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置は、半導体基板上に複数並べて形成されたバイポーラトランジスタと、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極とコレクタ電極を両電極とするダイオードとを有し、前記ダイオードは、少なくとも、前記複数並べて形成されたバイポーラトランジスタの終端の位置に形成されているものである。この構成によって、簡素なレイアウトで、効果的な静電破壊対策が可能になる。
【００１１】
そして、前記半導体装置の前記複数並べて形成されたバイポーラトランジスタは、例えば、第１導電型のエミッタ層およびコレクタ層と、第２導電型のベース層を有し、前記半導体装置の前記ダイオードは、例えば、前記第１導電型の第１半導体層と、前記第２導電型の第２半導体層を有するものである。そして、この構成においては、前記複数並べて形成されたバイポーラトランジスタのエミッタ電極は、前記第２導電型の第２半導体層に接続され、前記複数並べて形成されたバイポーラトランジスタのコレクタ電極は、前記第１導電型の第１半導体層に接続される。
【００１２】
また、本発明による半導体装置は、バイポーラトランジスタと、前記バイポーラトランジスタのエミッタ端子とコレクタ端子の間に、直列に接続された２つのダイオードとを含み、前記２つのダイオードは、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されるものである。この構成によると、静電破壊対策によるコレクタ接合容量の増加をより少なくすることなどが可能になる。
【００１３】
また、本発明による半導体装置の製造方法は、バイポーラトランジスタのコレクタ層の一部で、ダイオードの第１半導体層の一部となる第１導電型の半導体基板の裏面に、第１電極を形成する工程と、前記半導体基板上に、第１導電型の不純物を含み、前記コレクタ層の他の一部で、なおかつ前記第１半導体層の他の一部となるエピタキシャル層を形成する工程と、前記エピタキシャル層に、前記第１導電型とは異なる第２導電型の不純物を導入して、前記バイポーラトランジスタのベース接続層と前記ダイオードの第２半導体層を形成する工程と、前記エピタキシャル層に、前記第２導電型の不純物を導入して、前記ベース接続層よりも相対的に不純物濃度が低い前記バイポーラトランジスタのベース拡散層を形成する工程と、前記ベース拡散層に、前記第１導電型の不純物を導入してエミッタ拡散層を形成する工程と、前記エミッタ拡散層に接続する第２電極と、前記第２半導体層に接続する第３電極を形成し、前記第２電極と前記第３電極とを接続する工程とを含むものである。この製造方法によって、十分な静電破壊耐圧を備えた半導体装置を容易に形成可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。図１に示す半導体装置は、例えば、一つのｎｐｎ型バイポーラトランジスタＢｉｐ１と、２つのｐｎ接合ダイオードＤ１から構成されている。
【００１６】
すなわち、ｎ型（第１導電型）の半導体基板１上に、ｎ型で相対的に低濃度のエピタキシャル層２を有し、このエピタキシャル層２に、２つのｐｎ接合ダイオードＤ１におけるｐ型（第２導電型）のアノード層（第２半導体層）３と、ｎｐｎ型バイポーラトランジスタＢｉｐ１における２つのｐ型のベース接続層４を有している。さらに、前記２つのベース接続層４の間には、ｐ型で相対的に低濃度のベース拡散層５が設けられ、このベース拡散層５には、ｎ型のエミッタ拡散層６が設けられている。
【００１７】
そして、絶縁膜１５の開口部において、前記エミッタ拡散層６はシリコン多結晶膜７を経由してエミッタ電極（第２電極）８に接続され、前記べース接続層４はベース電極９に、前記アノード層３はアノード電極（第３電極）１０に接続される。また、配線によって、前記エミッタ電極８と前記アノード電極１０は、エミッタ端子１１に接続され、ベース電極９は、ベース端子１２に接続される。さらに、半導体基板１の裏面には、コレクタ電極（第１電極）１３が設けられ、この電極は図１には明示していないがコレクタ端子１４に接続される。
【００１８】
このような構成の半導体装置において、前記エミッタ拡散層６と、前記ベース拡散層５およびベース接続層４と、前記エピタキシャル層２ならびに前記半導体基板１からなるコレクタ層とで縦方向のｎｐｎ型バイポーラトランジスタＢｉｐ１が形成され、前記アノード層３と、前記エピタキシャル層２ならびに前記半導体基板１からなるカソード層（第１半導体層）とで縦方向のｐｎ接合ダイオードＤ１が形成される。つまり、この構成を回路で表現すると図２のようになる。
【００１９】
図２は、本発明の一実施の形態の半導体装置において、図１の構成を等価的に表す回路図である。図２では、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ端子１１とコレクタ端子１４との間に、エミッタ端子１１側をアノード、コレクタ端子１４側をカソードとするｐｎ接合ダイオードＤ１が接続されている。なお、図１では、ｐｎ接合ダイオードＤ１は２つ設けているが、図２では、それらを纏めて１個のｐｎ接合ダイオードＤ１としている。
【００２０】
この図２の回路構成において、本発明の前提となる従来のバイポーラトランジスタにおいては、例えば、ｐｎ接合ダイオードＤ１を有しないものであった。このため、コレクタ端子１４を基準電位として、エミッタ端子１１に正方向の静電圧（サージ電圧）が加わった場合、エミッタ端子１１からコレクタ端子１４に向かってサージ電流が流れ、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ−ベース間およびベース−コレクタ間の接合部などに破壊が生じる場合が有り得た。一方、図２に示すようなｐｎ接合ダイオードＤ１を設けると、このサージ電流に対し、エミッタ端子１１−コレクタ端子１４間で順方向のバイパスを行うことが可能になるため、前記接合部に流れる電流を低減することができる。
【００２１】
したがって、図１に示す半導体装置を用いることで、静電破壊耐圧のレベルを向上させることができる。なお、図１では、１個のバイポーラトランジスタを有する例で説明を行ったが、通信用途のバイポーラトランジスタなどでは、例えば、図３のように複数個のバイポーラトランジスタを有する構成となる。
【００２２】
図３は、本発明の一実施の形態の半導体装置において、図１に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。図３に示す半導体装置は、図１のｎｐｎ型バイポーラトランジスタＢｉｐ１を、ベース接続層４を共通で用いながら例えば３個並べて形成し（Ｂｉｐ１×３）、それらの並びの終端の位置に図１と同じｐｎ接合ダイオードＤ１を有する構成となっている。
【００２３】
そして、これらのｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ電極８およびベース電極９は、それぞれ共通にエミッタ端子１１およびベース端子１２に配線され、さらに、ｐｎ接合ダイオードＤ１のアノード電極１０がエミッタ端子１１に接続されている。なお、その他の構成については、図１と同様であるため説明を省略する。ここで、図３に示したような半導体装置を平面で見ると、例えば、図４のような構成となっている。
【００２４】
図４は、本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。図４に示す半導体装置は、例えば、互いに共通接続されているエミッタ電極８およびアノード電極１０と、これらの電極を引き出したエミッタ端子１１と、ベース電極９と、ベース電極９を引き出したベース端子１２と、保護膜１６と、スクライブ領域１７などから構成されている。前記保護膜１６は、前記エミッタ端子とベース端子を除く領域に設けられ、また、図４の下面（半導体基板の裏面）にはコレクタ電極１３が設けられている。
【００２５】
そして、前記エミッタ電極８とベース電極９は、共に櫛歯状の形状を有しており、図４では、この櫛歯状のエミッタ電極８とベース電極９を互いに挿入し合うことで、図３に示したようにｎｐｎ型バイポーラトランジスタＢｉｐ１が複数並べて形成される。なお、図３では、バイポーラトランジスタを３個並べたものを示したが、図４では２６個並べたものを示している。
【００２６】
さらに、図４では、これら複数並べられ形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１×２６の終端の位置にｐｎ接合ダイオードＤ１が設けられている。ここで、この終端の位置に設けられたｐｎ接合ダイオードＤ１による利点について、従来と比較しながら説明する。
【００２７】
まず、図４を例として、本発明の前提となる従来の半導体装置においては、ｐｎ接合ダイオードが設けられておらず、エミッタ面積を広げることで対策を行っていた。例えば、従来の半導体装置において、エミッタ面積を増加させた際の効果の一例を図５に示す。図５は、本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、（ａ）はエミッタ面積と静電破壊耐圧との関係、（ｂ）はエミッタ面積とコレクタ出力容量との関係を示すものである。
【００２８】
図５（ａ）では、Ａ〜Ｃのエミッタ面積時のエミッタ−コレクタ間の静電破壊耐圧を示し、図５（ｂ）では、前記Ａ〜Ｃのエミッタ面積時のコレクタ出力容量（Ｃｏｂ）を示している。前記Ａ〜Ｃは、エミッタ長（μｍ）×エミッタ幅（μｍ）×エミッタ本数でエミッタ面積を算出しており、Ａは、例えば０．９×２５×２６＝５８５μｍ２、Ｂは、例えば０．９×２５×３０＝６７５μｍ２、Ｃは、例えば０．９×２５×３６＝８１０μｍ２としている。
【００２９】
すると、図５（ａ）において、エミッタ−コレクタ間の静電破壊耐圧は、Ａの場合で２７０Ｖ、Ｂの場合で３００Ｖ、Ｃの場合で３２０Ｖとなり、ＡからＣにおいて、エミッタ面積を１．４倍にすることで静電破壊耐圧が１．２倍に向上している。しかしながら、図５（ｂ）において、コレクタ出力容量は、Ａの場合で１．１４ｐＦ、Ｂの場合で１．２７ｐＦ、Ｃの場合で１．４７ｐＦとなり、ＡからＣにおいて、エミッタ面積を１．４倍にすることでコレクタ出力容量が１．３倍に増加してしまう。これによって、高周波特性が悪化する事態が考えられる。
【００３０】
一方、図４に示すように、終端の位置にｐｎ接合ダイオードＤ１が設けられている場合での効果の一例を図６に示す。図６は、本発明の一実施の形態の半導体装置において、ｐｎ接合ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【００３１】
図６では、前記図５におけるＡのエミッタ面積５８５μｍ２で、さらに図４のように終端にｐｎ接合ダイオードＤ１を有する場合のコレクタ出力容量と静電破壊耐圧の値を示したもので、それに加えて従来との比較のため、前記図５で説明したｐｎ接合ダイオードＤ１を有さずにＡ，Ｂ，Ｃとエミッタ面積を拡大させた際のコレクタ出力容量および静電破壊耐圧の値も併せて示している。なお、図６において、ｐｎ接合ダイオードＤ１を有する場合に、Ａ１，Ａ２，Ａ３のプロット点が存在するが、Ａ１はｐｎ接合ダイオードＤ１の拡散層（図３などでのアノード層３）の面積が１９９μｍ２の場合、Ａ２は前記面積が２３４μｍ２の場合、Ａ３は前記面積が２９３μｍ２の場合を示している。
【００３２】
図６によると、コレクタ出力容量とエミッタ−コレクタ間の静電破壊耐圧の値は、Ａ１の場合で１．１６ｐＦならびに９２５Ｖ、Ａ２の場合で１．１７ｐＦならびに９７５Ｖ、Ａ３の場合で１．３２ｐＦならびに１０５０Ｖとなっている。ここで、ｐｎ接合ダイオードＤ１を有しエミッタ面積５８５μｍ２のＡ１値と、従来でのｐｎ接合ダイオードＤ１を有さずエミッタ面積５８５μｍ２のＡの値とを比較すると、ｐｎ接合ダイオードＤ１を有することで、静電破壊耐圧が３．４倍（２７０Ｖ→９２５Ｖ）に向上するのに対し、コレクタ容量は１．０２倍（１．１４ｐＦ→１．１６ｐＦ）となり、２％の増加で済んでいる。
【００３３】
このように、終端の位置にｐｎ接合ダイオードＤ１を設けることで、コレクタ出力容量を殆ど増加させずに、エミッタ−コレクタ間の静電破壊耐圧を大きく向上させることが可能になる。また、ｐｎ接合ダイオードＤ１を終端の位置とするのは、（１）レイアウト構成を簡素にするため、（２）サージ電流が端部に集中するのを緩和するためなどである。
【００３４】
前記（１）に関しては、複数並べて形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１は、図３の断面図に示すように、ベース接続層４とベース拡散層５を交互に連続して連ねることで形成されるため、終端の位置に入れることでレイアウト構成を最も簡素にできる。
【００３５】
前記（２）に関しては、通常、前記終端の位置の傍らには、半導体基板の端や、素子分離に伴う絶縁層などが位置する。このような箇所では、半導体基板の横方向へのサージ電流の流れが止められ、サージ電流の集中を招く場合が考えられる。したがって、このような箇所にダイオードを挿入することで、サージ電流の集中を緩和することが可能になる。
【００３６】
なお、前記図４のように終端の位置ではなく、または終端の位置だけではなく複数並べて形成されたバイポーラトランジスタの中心部にダイオードを挿入することも有効と言える。この一例を図７に示す。図７は、本発明の一実施の形態の半導体装置において、図４とは異なるダイオードの挿入位置の一例を示す上面図である。
【００３７】
図７では、前記図４での複数（２６個）並べて形成されたｎｐｎ型バイポーラトランジスタＢｉｐ１を２等分し、その分割箇所に１個のｐｎ接合ダイオードＤ１を挿入した例である。また、この中心部への挿入に加えて、さらに、図４と同様な２箇所の終端の位置に挿入してもよい。このような構成によっても、エミッタ−コレクタ間の静電破壊耐圧は十分なレベルを保つことができ、レイアウトもある程度簡素にすることが可能となる。
【００３８】
つぎに、図１に示した半導体装置の製造方法の一例を、図８〜図１３により説明する。なお、ここでは図１を例とするが、図３などに示した半導体装置に関しても同様の製造工程にて形成可能である。図８〜図１３は、本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順に示す要部断面図である。
【００３９】
まず、図８において、ｎ型のシリコン単結晶からなる半導体基板１を用意する。次いで、相対的に低濃度のｎ型のエピタキシャル層２を半導体基板１上に成長後、表面酸化により絶縁膜１５を形成する。また、半導体基板１の裏面に、電極（第１電極）１３を形成する。
【００４０】
次に、図９において、エピタキシャル層２に、ｐ型不純物をイオン注入し、ｎｐｎ型バイポーラトランジスタＢｉｐ１のベース接続層４と、ｐｎ接合ダイオードＤ１のアノード層３を同時に形成する。
【００４１】
次に、図１０において、エピタキシャル層２に、相対的に低濃度のｐ型不純物をイオン注入し、ベース拡散層５を形成する。
【００４２】
次に、図１１において、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で絶縁膜を堆積し、絶縁膜１５の厚みを増やした後、レジストパターンをマスクとしたエッチングによって絶縁膜１５を加工し、後にｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ拡散層６が形成されるベース拡散層５の表面を露出させる。次いで、ＣＶＤ法でシリコン多結晶膜７を堆積した後、このシリコン多結晶膜７にｎ型不純物をイオン注入する。
【００４３】
次に、図１２において、レジストパターンをマスクとしたエッチングによってシリコン多結晶膜７を加工する。次いで、アニールを行い、シリコン多結晶膜７よりベース拡散層５に対してｎ型不純物を拡散させることで、エミッタ拡散層６を形成する。
【００４４】
次に、図１３において、レジストパターンをマスクとしたエッチングによって絶縁膜１５を加工し、ベース接続層４の表面とアノード層３の表面を露出させる。
【００４５】
その後、半導体基板１上に金属膜を堆積し、次いでレジストパターンをマスクとしたエッチングによって金属膜を加工し、シリコン多結晶膜７を経由してエミッタ拡散層６に接するエミッタ電極８と、ベース接続層４に接するベース電極９と、アノード層３に接するアノード電極１０を形成する。次いで、配線工程によって、エミッタ電極１１とアノード電極１０を接続する。
【００４６】
このような半導体装置の製造工程において、高周波特性を向上させるため、拡散層の浅接合化によって、エミッタ−コレクタ間の容量と抵抗の低減を図っている。特に、図１１〜図１２で説明したように、エミッタ拡散層６は、シリコン多結晶膜７にイオン注入を行い、アニールによってベース拡散層５内へ拡散させることによって形成するため、浅接合が可能となる。
【００４７】
また、ベース拡散層５は、低容量化、再結合電流防止のため不純物濃度が低くかつ浅い接合が求められるが、そうすると、ベース電極９とのオーミックコンタクト不足またはベース抵抗の増加を招くおそれがある。このため、不純物濃度が高いベース接続層４を設け、ベース電極９とのコンタクト特性の向上及びベース抵抗の低減をおこなっている。
【００４８】
そして、静電破壊対策としてｐｎ接合ダイオードＤ１を形成しているが、図９で説明したように、ベース接続層４と同時にアノード層３を形成することで、バイポーラプロセス工程に対し新たに工程を追加しなくてもよい。このため、容易なプロセスで静電破壊対策が可能となる。
【００４９】
また、このような製造方法以外に、ベース拡散層に対してもシリコン多結晶膜からの拡散を用いる製造方法も考えられ、これによるとベースの浅接合が可能になり、より高周波特性に有利となる。
【００５０】
ここで、ｐｎ接合ダイオードＤ１の接合容量に起因するコレクタ接合容量の増加を更に低減する半導体装置の一例として、図１４に示すような構成が考えられる。図１４は、本発明の一実施の形態の半導体装置において、コレクタ接合容量の増加をより低減する構成の一例を示す断面図である。図１４に示す半導体装置は、例えば、図１と同じ構成のｎｐｎ型バイポーラトランジスタＢｉｐ１と、その両脇に、図１でのｐｎ接合ダイオードＤ１を変形した構成であるｐ型の第３半導体層１８と、その中にｎ型の第４半導体層１９を有したものとなっている。
【００５１】
すなわち、この半導体装置は、等価的に図１５に示すような回路図となる。図１５は、本発明の一実施の形態の半導体装置において、図１４の構成を等価的に表す回路図である。図１５に示す半導体装置は、ｎｐｎ型バイポーラトランジスタＢｉｐ１のエミッタ端子１１とコレクタ端子１４の間に、２個のダイオードＤ２，Ｄ３が直列に接続された構成となっている。そして、図１４における、ｎ型の第４半導体層１９とｐ型の第３半導体層１８とが図１５のダイオードＤ２に対応し、ｐ型の第３半導体層１８とエピタキシャル層２および半導体基板１とが図１５のダイオードＤ３に対応する。
【００５２】
図１５において、２個のダイオードＤ２，Ｄ３は、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されている。すなわち、直列に接続された２個のダイオードのうち、エミッタ端子側に位置するダイオードＤ２のエミッタ端子側がｎ型（カソード）であるならば、コレクタ端子側に位置するダイオードＤ３のコレクタ端子側もｎ型（カソード）となるように２個のダイオードが接続される。
【００５３】
また、図１５では、ｎｐｎ型のバイポーラトランジスタを例としているため、エミッタ端子１１側に位置するダイオードＤ２のエミッタ端子側がｎ型（カソード）となっているが、ｐｎｐ型のバイポーラトランジスタの場合は、エミッタ端子１１側に位置するダイオードＤ２のエミッタ端子１１側はｐ型（アノード）となる。
【００５４】
ここで、図１４のような構成において、コレクタ端子１４を基準にエミッタ端子１１に正のサージ電圧を加えると、ｎ型の第４半導体層１９からｐ型の第３半導体層１８に向かってダイオードＤ２のトンネルによりサージ電流を流し、そのサージ電流を、ｐ型の第３半導体層１８からｎ型の半導体基板１に向けてダイオードＤ３の順方向でコレクタ電極１３に逃がす。これによって、サージ電流をバイパスすることができる。そして、２つのｐｎ接合ダイオードＤ２，Ｄ３を直列に接続した構成となっているため、その合成容量が小さくなり、よってコレクタ接合容量を低減することが可能になる。
【００５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
例えば、図４における複数並べて形成されたバイポーラトランジスタの終端に位置するダイオードや図１５に示したダイオードなどは、ｐｎ接合ダイオードに限らず、ショットキーダイオードなどにしてもよい。また、例えば、これまでの本発明の一実施の形態の説明で用いてきたｎｐｎ型バイポーラトランジスタは、ｐｎｐ型バイポーラトランジスタなどにしてもよい。
【００５７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５８】
（１）バイポーラトランジスタのエミッタ−コレクタ間にダイオードを設けることで、コレクタ接合容量の増加を抑制しつつ、静電破壊耐圧を大きく向上させることができる。
【００５９】
（２）ダイオードを、複数並べて形成されたバイポーラトランジスタの終端部に設けることで、とりわけレイアウト構成が簡素となり、また静電破壊対策の面でも効果的な位置となる。
【００６０】
（３）バイポーラトランジスタの製造工程に対して、特に新たな工程の追加を必要とせずに、ダイオードの形成が可能となる。
【００６１】
（４）バイポーラトランジスタのエミッタ−コレクタ間に、直列に接続された２個のダイオードを設けることで、コレクタ接合容量の増加をより抑制しつつ、静電破壊耐圧を向上させることができる。
【００６２】
（５）前記（１）〜（４）により、良好な高周波特性と高い静電破壊耐圧を備え、容易なプロセスで形成可能な半導体装置およびその半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、その構成の一例を示す断面図である。
【図２】本発明の一実施の形態の半導体装置において、図１の構成を等価的に表す回路図である。
【図３】本発明の一実施の形態の半導体装置において、図１に対して複数個のバイポーラトランジスタを有する場合の構成の一例を示す断面図である。
【図４】本発明の一実施の形態の半導体装置において、その構成の一例を示す上面図である。
【図５】本発明の前提となる従来の半導体装置において、エミッタ面積とエミッタ−コレクタ間の静電破壊耐圧およびコレクタ出力容量との関係の一例を示すグラフであり、（ａ）はエミッタ面積と静電破壊耐圧との関係、（ｂ）はエミッタ面積とコレクタ出力容量との関係を示すものである。
【図６】本発明の一実施の形態の半導体装置において、ダイオードを有することによるコレクタ出力容量の変化とエミッタ−コレクタ間の静電破壊耐圧の変化の一例を示すグラフである。
【図７】本発明の一実施の形態の半導体装置において、図４とは異なるダイオードの挿入位置の一例を示す上面図である。
【図８】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順に示す要部断面図である。
【図９】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図８に続く）に示す要部断面図である。
【図１０】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図９に続く）に示す要部断面図である。
【図１１】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１０に続く）に示す要部断面図である。
【図１２】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１１に続く）に示す要部断面図である。
【図１３】本発明の一実施の形態の半導体装置の製造方法において、図１に示した半導体装置の製造工程を工程順（図１２に続く）に示す要部断面図である。
【図１４】本発明の一実施の形態の半導体装置において、コレクタ接合容量をより低減する構成の一例を示す断面図である。
【図１５】本発明の一実施の形態の半導体装置において、図１４の構成を等価的に表す回路図である。
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３ アノード層
４ ベース接続層
５ ベース拡散層
６ エミッタ拡散層
７ シリコン多結晶膜
８ エミッタ電極
９ ベース電極
１０ アノード電極
１１ エミッタ端子
１２ ベース端子
１３ コレクタ電極
１４ コレクタ端子
１５ 絶縁膜
１６ 保護膜
１７ スクライブ領域
１８ 第３半導体層
１９ 第４半導体層
Claims (5)
- 半導体基板上に複数並べて形成されたバイポーラトランジスタと、
前記複数並べて形成されたバイポーラトランジスタのエミッタ電極とコレクタ電極を両電極とするダイオードとを有し、
前記ダイオードは、前記複数並べて形成されたバイポーラトランジスタの終端の位置に形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記複数並べて形成されたバイポーラトランジスタは、第１導電型のエミッタ層およびコレクタ層と、第２導電型のベース層を有し、
前記ダイオードは、前記第１導電型の第１半導体層と、前記第２導電型の第２半導体層を有し、
前記複数並べて形成されたバイポーラトランジスタのエミッタ電極に、前記第２導電型の第２半導体層が接続され、前記複数並べて形成されたバイポーラトランジスタのコレクタ電極に、前記第１導電型の第１半導体層が接続されていることを特徴とする半導体装置。 - バイポーラトランジスタと、
前記バイポーラトランジスタのエミッタ端子とコレクタ端子の間に、直列に接続された２個のダイオードとを含み、
前記２個のダイオードは、前記エミッタ端子側に位置する一方のダイオードの前記エミッタ端子側の導電型と、前記コレクタ端子側に位置する他方のダイオードの前記コレクタ端子側の導電型が同一となる極性方向に接続されていることを特徴とする半導体装置。 - バイポーラトランジスタのコレクタ層の一部で、ダイオードの第１半導体層の一部となる第１導電型の半導体基板と、
前記半導体基板の裏面に形成された第１電極と、
前記半導体基板上に形成され、第１導電型の不純物を含み、前記コレクタ層の他の一部で、前記第１半導体層の他の一部となるエピタキシャル層と、
前記エピタキシャル層に形成され、前記第１導電型とは異なる第２導電型の不純物を含む前記バイポーラトランジスタのベース接続層と、
前記エピタキシャル層に形成され、前記第２導電型の不純物を含む前記ダイオードの第２半導体層と、
前記エピタキシャル層に形成され、前記ベース接続層よりも相対的に不純物濃度が低い前記第２導電型の不純物を含む前記バイポーラトランジスタのベース拡散層と、
前記ベース拡散層に形成され、前記第１導電型の不純物を含むエミッタ拡散層と、
前記エミッタ拡散層に接続された第２電極と、
前記第２半導体層に接続された第３電極と、
前記第２電極と前記第３電極とを接続する配線とを含むことを特徴とする半導体装置。 - バイポーラトランジスタのコレクタ層の一部で、ダイオードの第１半導体層の一部となる第１導電型の半導体基板の裏面に、第１電極を形成する工程と、
前記半導体基板上に、第１導電型の不純物を含み、前記コレクタ層の他の一部で、前記第１半導体層の他の一部となるエピタキシャル層を形成する工程と、
前記エピタキシャル層に、前記第１導電型とは異なる第２導電型の不純物を導入して、前記バイポーラトランジスタのベース接続層と前記ダイオードの第２半導体層を形成する工程と、
前記エピタキシャル層に、前記第２導電型の不純物を導入して、前記ベース接続層よりも相対的に不純物濃度が低い前記バイポーラトランジスタのベース拡散層を形成する工程と、
前記ベース拡散層に、前記第１導電型の不純物を導入してエミッタ拡散層を形成する工程と、
前記エミッタ拡散層に接続する第２電極と、前記第２半導体層に接続する第３電極を形成し、前記第２電極と前記第３電極とを接続する工程とを含むことを特徴とする半導体装置の製造方法。
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