KR101137308B1 - 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법 - Google Patents

서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전력 모스트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 기판상에 성장된 에피텍셜층에 내측이 외측보다 더 깊게 형성된 단차 웰을 형성하고 그 단차 웰 내부에 도핑층을 형성함으로써 트랜지스터의 턴온시 게이트 저항을 줄여서 전력소모를 현저히 감소시킴과 아울러, 게이트 산화막 상부에 과도한 전압이 인가되는 것을 방지할 수 있는 과도전압 억제 다이오드(TVS 다이오드)를 형성하여 서지 전압에 의한 손상을 방지할 수 있게 한 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법에 관한 것이다.
전력 모스트랜지스터, TVS, 에피텍셜층, 도핑층

Description

서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법{POWER MOS TRANSISTOR AND MANUFACTURING METHOD FOR REDUCING POWER CONSUMPTION WITH SURGE PROTECTION MEANS}
본 발명은 전력 모스트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 기판상에 성장된 에피텍셜층에 내측이 외측보다 더 깊게 형성된 단차 웰을 형성하고 그 단차 웰 내부에 도핑층을 형성함으로써 트랜지스터의 턴온시 게이트 저항을 줄여서 전력소모를 현저히 감소시킴과 아울러, 게이트 산화막 상부에 과도한 전압이 인가되는 것을 방지할 수 있는 과도전압 억제 다이오드(TVS 다이오드)를 형성하여 서지 전압에 의한 손상을 방지할 수 있게 한 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 전력 모스(MOS : metal-oxide semiconductor)트랜지스터는 고전압에 잘 견디는 특성과 구동전류가 큰 특징을 가지며, 주로 구동전압이 큰 장치를 구동시키는데 이용된다. 그에 따라 높은 구동전압에서도 안정적으로 동작할 수 있는 다양한 전력 모스트랜지스터들이 제안되고 있다.
도 1은 종래의 일반적인 전력 모스트랜지스터의 개략적인 단면도이다.
도 1을 참조하면, 종래의 전력 모스트랜지스터(10)는 드레인 영역으로 사용되는 고농도의 N+형 반도체 기판(20)과, 상기 N+형 반도체 기판의 상부에 성장된 저농도의 에피텍셜층(30)과, 상기 에피텍셜층의 상부에 불순물이 도핑되어 웰을 형성하는 P+형 제1도핑층(41)과, 상기 P+형 제1도핑층 내부에 불순물이 도핑되어 형성되며 소스 영역으로 사용되는 N형 제2도핑층(42), 및 상기 에피텍셜층의 상부에 형성되어 게이트 영역으로 사용되는 게이트 전극(60)을 포함하여 구성되는 것이 일반적이었다. 이때, 상기 제1도핑층과 제2도핑층이 소스 영역으로 기능하는 도핑층(40)을 이루게 되며, 그 상부에 소스 전극(61)이 형성되었다.
또한, 이러한 종래의 전력 모스트랜지스터를 제작하는 공정은 N형 반도체 기판(20)의 상부에 저농도의 에피텍셜층(30)을 형성하고, 이러한 에피텍셜층의 상부를 에칭하여 균일한 높이를 갖는 웰을 형성한 후 불순물을 주입하여 P형 제1도핑층(41)을 형성하며, 그 P형 웰 내부에 다시 불순물을 주입하여 N형 제2도핑층(42)을 형성하고, 상기 에피텍셜층 상부에 게이트 산화막(50)을 형성한 후 게이트 전극(60)을 형성하는 것이 일반적이었다.
그러나 이와 같이 구성된 종래의 전력 모스트랜지스터는 게이트와 드레인 또는 게이트와 소스 간에 급작스럽게 걸리는 서지 전압에 적절하게 대응하기 어려워 트랜지스터가 손상되는 문제점이 있었다.
그에 따라 서지 전압에 의한 트랜지스터의 손상을 방지하기 위해 공개특허공보 제10-2009-47073호 등에 개시된 바와 같이 복잡한 구조의 과도전압 억제 소자 등이 모스트랜지스터의 외부에 구비된 형태가 제안되었으나, 이러한 복잡한 구조의 과도전압 억제 소자를 통상적인 전력 모스트랜지스터에 간편하게 적용하기에는 여전히 어려운 문제점이 있었다.
또한, 종래의 전력 모스트랜지스터는 턴온되어 동작하게 될 경우 게이트 저항(RDS)이 대략 2.5Ω 정도로 높아 장시간 사용시 많은 열이 발생하게 되어 과도한 전력 손실과 소자의 손상을 초래하게 되는 문제점이 있었다.
또한, 종래의 전력 모스트랜지스터는 누설 전류가 상당히 커서 전기 소모량이 증가하게 되고 전체적인 전기 효율이 나빠지게 되는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는, 반도체 기판상에 에피텍셜층을 충분한 두께로 성장시킨 후, 두 번의 에칭 공정을 순차적으로 진행하여 턴온시 전류가 드레인 영역으로 흐르는 채널을 형성하게 되는 게이트 하부의 내측 영역이 그 외측보다 더 깊게 형성된 단차 웰을 형성하고, 그 단차 웰에 제1 및 제2도핑층을 형성하여 트랜지스터 턴온시의 게이트 저항을 감소시키면서 누설 전류를 현저히 감소시켜 전력 소모를 최소화시킬 수 있게 한 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법을 제공함에 있다.
그리고 단차 웰에 형성된 제1 및 제2도핑층 일부분의 상부에 형성된 게이트 산화막 상부에 과도전압 억제 다이오드(TVS 다이오드)를 형성함으로써, ESD 보호회로인 클램핑 회로를 모스트랜지스터에 내장하여 게이트와 소스 영역에 가해지는 과도현상으로부터 모스트랜지스터를 보호하고, 과도한 서지 전압이 드레인을 통해 흐르면서 소자를 손상시키는 것을 방지할 수 있게 한 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터는, 고농도의 반도체 기판; 단일의 에피텍셜층 성장 공정을 통하여 단차 도핑층이 형성될 수 있을 정도의 두께로 상기 기판 상부에 형성된 에피텍셜층; 상기 에피텍셜층을 단차지게 에칭하고 불순물을 도핑하여 소스 영역을 형 성하는 단차 도핑층; 상기 단차 도핑층의 일부와 에피텍셜층 상부에 형성된 게이트 산화막; 상기 게이트 산화막의 상부에 N영역과 P영역을 순차적으로 형성하여 이루어진 TVS 다이오드; 및 상기 소스 영역의 상부에 형성된 소스 전극과, 상기 TVS 다이오드 상부에 형성된 게이트 전극과, 상기 기판의 하부에 형성된 저면전극으로 이루어진 전극부를 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명은 단차 도핑층은 깊이가 상이한 계단 형상을 이루도록 상기 에피텍셜층을 에칭하여 도핑층의 면적을 증가시켜 저항을 줄일 수 있게 형성되는 단차 웰과, 상기 단차 웰에 불순물을 주입하여 형성되는 제1도핑층, 및 상기 제1도핑층의 상측 일부에 불순물을 주입하여 형성되는 제2도핑층을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스 트랜지스터의 제조 방법은, 드레인 영역을 이루는 반도체 기판 상에 단차 도핑층을 형성할 수 있을 만큼의 에피텍셜층을 충분한 두께로 성장시키는 에피텍셜층 성장단계; 상기 에피텍셜층을 에칭하여 높이가 상이한 단차 웰을 형성하는 단차 웰 에칭단계; 상이한 높이를 갖도록 형성된 상기 단차 웰 전체에 불순물을 주입하여 단차 도핑층을 형성하는 제1도핑층 형성단계; 상기 제1도핑층 상측 일부에 다른 불순물을 다시 주입하여 소스 영역을 형성하는 제2도핑층 형성단계; 상기 에피텍셜층 상부의 게이트 영역에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 N영역과 P영역을 순차적으로 형성하여 서지 보호회로인 TVS 다이오드를 형성하는 TVS 다이오드 형성단계; 및 상기 소스 영역과 게이트 영역과 드레인 영역의 전극을 형성 하는 전극형성단계를 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명은 상기 단차 웰 에칭단계가 충분한 두께로 성장시킨 에피텍셜층의 상부를 넓고 낮게 에칭하는 얕은 웰 1차 에칭단계; 및 1차 에칭이 완료된 후 넓고 낮게 에칭된 얕은 웰의 특정 부분만을 다시 깊게 에칭하여 높이가 상이한 단차 웰을 형성하는 깊은 웰 2차 에칭단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명은 게이트 저항(RDS)이 종래 모스트랜지스터보다 낮아져서 전력 모스트랜지스터의 턴온시 전력소비량과 구동시 발생 열량을 현저히 감소시킬 수 있으며, 그에 따라 전체적인 크기도 줄일 수 있는 장점이 있다.
또한, 본 발명은 간편한 공정에 의해 게이트 전극과 게이트 산화막 사이에 서지 보호회로인 TVS 다이오드를 구비함으로써 서지전압과 정전기(ESD)에 의한 게이트 손상도 방지할 수 있으며, 누설전류(IDSS)를 현저하게 감소시킬 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명에 따른 전력 모스트랜지스터(100)는 드레인 영역으로 사용되는 기판(200)과, 상기 기판의 상부에 성장된 에피텍셜층(300)과, 상기 에피텍셜층을 단차지게 에칭하고 불순물을 도핑하여 소스 영역을 형성하는 단차 도핑층(400)과, 상기 단차 도핑층의 일부와 에피텍셜층 상부에 형성된 게이트 산화막(500)과, 상기 게이트 산화막의 상부에 형성된 TVS 다이오드(600)와, 상기 소스 영역 및 TVS 다이오드 영역 상부 등에 형성된 전극부를 포함하여 구성된다.
상기 기판(200)은 고농도의 N+형 반도체 기판으로 구성되며, 하부에 저면전극이 형성되고 드레인 단자(D)가 연결되어 전류가 소스 영역으로부터 흐르도록 구성된다. 이때, 상기 기판이 고농도라 함은 상기 기판 상부에 성장되는 에피텍셜층(300)(N- epi)을 이루는 불순물의 농도보다 상대적으로 높음을 의미한다. 또한, 상기 저면전극이 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni)이나 금(Au) 등 다양한 재질로 형성될 수 있음은 물론이다.
상기 에피텍셜층(300)은 상기 고농도의 N+형 반도체 기판(200) 상부에 충분한 두께로 성장시켜 형성되며, 상기 N+형 반도체 기판보다 불순물이 상대적으로 저농도로 포함되어 증착된 N-형 반도체층(N- epi)으로 구성된다.
이때, 상기 에피텍셜층(300)은 단일의 에피텍셜층 성장 공정을 통하여 상기 단차 도핑층(400)을 충분히 형성할 수 있을 정도의 충분한 두께를 갖도록 성장시키는 것이 바람직하다. 그에 따라, 상기 에피텍셜층이 균일하게 형성될 수 있으며, 이와 같이 균일하게 형성된 에피텍셜층(300)에 건식에칭을 통하여 깊이가 다른 단차 웰을 형성함으로써 상기 모스트랜지스터가 턴온되어 소스 영역에서 드레인 영역 으로 전류가 흐를 때 게이트 저항을 크게 감소시킬 수 있게 된다. 즉 종래에는 깊이가 상이한 도핑층을 형성할 경우 에피텍셜층을 1차적으로 성장시키고 도핑층을 형성한 후, 그 상부에 다시 에피텍셜층을 2차적으로 성장시키고 다시 도핑층을 형성하였으나, 본 발명에 따른 에피텍셜층(300)은 단차 도핑층을 형성할 수 있을 정도의 충분한 두께를 갖는 에피텍셜층을 단일의 에피텍셜층 성장 공정을 통하여 형성하도록 구성된다.
상기 단차 도핑층(400)은 깊이가 상이한 계단 형상을 이루도록 상기 에피텍셜층(300)을 에칭하여 형성되는 단차 웰(410)과, 상기 단차 웰에 불순물을 주입하여 형성되는 제1도핑층(420)과, 상기 제1도핑층의 상부에 불순물을 주입하여 형성되는 제2도핑층(430)을 포함하여 구성된다.
이때, 상기 단차 웰(410)은 N형 에피텍셜층의 상부에 P형 웰을 형성하도록 상기 에피텍셜층(300)을 식각하여 이루어지며, 먼저 마스크를 이용하여 상기 제1도핑층이 형성되는 영역을 포함하여 상기 에피텍셜층(300) 상부를 넓게 1차 에칭한 후, 다른 마스크를 이용하여 트랜지스터 턴온시 전자가 하부의 기판으로 이동하는 경로를 따라 1차 에칭된 영역 중 게이트 하부에 위치하게 되는 내측부분만을 좁게 2차 에칭하여 형성하게 된다. 이와 같이 단차 웰을 형성하기 위한 1차 에칭 및 2차 에칭은 통상적인 습식에칭으로 이루어질 수도 있으나, 보다 깊은 웰을 안정적으로 형성할 수 있도록 건식에칭으로 이루어지는 것이 바람직하다.
또한, 상기 제1도핑층(420)은 1차 및 2차 에칭이 완료되어 형성된 단차 웰에 P+형 불순물을 주입하여 형성되며, 상기 제2도핑층(430)은 상기 제1도핑층(420)의 상부에 N형 불순물을 주입하여 형성된다. 그에 따라, 상기 제2도핑층이 소스 영역이 되고 제2도핑층과 제1도핑층 및 기판이 NPN 트랜지스터로서 기능하게 된다.
상기 게이트 산화막(500)은 상기 기판(200)의 상부에 형성되며, 상기 단차 도핑층을 이루는 제1도핑층(420)과 제2도핑층(430)의 내측 일부와 상기 단차 도핑층 사이의 내측에 구비된 에피텍셜층(300)의 상부에 형성된다. 이때, 상기 게이트 산화막(500)의 하부에 위치하게 되는 에피텍셜층을 통하여 드레인으로 전류가 흐르게 된다.
상기 TVS(Transient Voltage Suppressors) 다이오드는 과도한 서지 전압이나 ESD(Electrostatic Discharge)에 의해 트랜지스터가 손상되는 것을 방지할 수 있도록 모스트랜지스터에 내장되는 클램핑 회로로서 상기 게이트 산화막(500)의 상부에 형성된 서지 보호회로로 구성된다.
이때, 상기 TVS 다이오드(600)는 상기 게이트 산화막(500)의 상부에 N영역과 P영역을 순차적으로 형성하여 NPN 다이오드의 기능을 하며 서지 전압에 의한 손상을 방지하도록 구성된다.
상기 TVS 다이오드(600)는 게이트와 소스를 연결시켜 상기 게이트와 소스 사이에 가해지는 과도현상에 의한 손상을 방지하도록 구성되며, 그에 따라 별도의 클램핑 회로를 모스트랜지스터의 외부에 구비하지 않아도 높은 신뢰성을 구현할 수 있게 된다.
또한, 상기 TVS 다이오드는 하나의 NPN 다이오드만을 형성하여 구현될 수도 있으나 전력 트랜지스터로서 동작하는 동작범위에 따라 보다 충분한 전압을 낼 수 있도록 2개 이상 복수개의 다이오드를 순차로 형성할 수 있으며, 6~7개정도의 다이오드를 순차로 형성하여 구성되는 것이 바람직하다. 그리고, 상기 TVS 다이오드(600)의 양 측단에는 모두 N영역을 형성하는 것이 바람직하다.
상기 전극부는 상기 제1도핑영역과 제2도핑영역 상부에 형성된 소스 전극(710)과, 상기 TVS 다이오드의 상부에 형성된 게이트 전극(700) 및 상기 반도체 기판의 하부에 형성된 저면전극을 포함하여 구성된다.
이때, 상기 소스 전극(710)은 상기 제1도핑영역과 제2도핑영역 중 상기 게이트 산화막이 형성되는 곳과는 이격된 외측 상부에 형성되어 소스 영역으로 기능하게 된다.
그리고, 상기 게이트 전극(700)은 상기 TVS 다이오드(600)의 상부에 형성되어 게이트 영역으로 기능하게 된다. 또한, 상기 게이트 전극(700)은 상기 TVS 다이오드(600)의 일측에 구비된 하나의 N영역만이 외부로 노출되도록 형성되는 것이 바람직하며, 상기 게이트 전극 외부로 노출되지 않은 다른 측에 형성된 N영역은 소스 전극(710)과 전기적으로 연결되는 TVS 연결부(720)를 통하여 상호 연결되도록 구성된다.
이와 같이 구성된 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터를 종래의 일본 T사에서 제작된 모스트랜지스터, K사에서 제작된 모스트랜지스터 및 S사에서 제작된 모스트랜지스터와 비교한 결과를 아래의 표 1에 나타내었다. 이때, 하기의 표에서는 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터를 이용하여 측정한 값을 기본 100%로 하여 타사에서 제작된 모스트랜지스터를 이용하여 측정한 값들을 비교하였다.
구분 Vth(V) RDS(Ω) IDSS(㎁)
본 발명 2.95(100%) 1.19(100%) 23.5(100%)
일본 T사 3.22(109%) 1.31(110%) 3,097(13,178%)
K사 2.89(98%) 1.23(103%) 32.0(136%)
S사 3.65(124%) 1.32(111%) 35.5(151%)
상기의 표 1에서 확인할 수 있는 바와 같이 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터는 다른 전력 모스트랜지스터와 동일한 문턱전압(Vth)에 의해 구동되면서 게이트 저항(RDS)이 종래 모스트랜지스터보다 대략 10% 정도 낮아져서 전력 모스트랜지스터의 턴온시 전력소비량도 대략 10% 정도 감소시킬 수 있게 되며 그에 따라 발생하는 열량도 적게 된다.
또한, 본 발명에 따른 전력 모스트랜지스터는 간편한 공정에 의해 게이트 전극과 게이트 산화막 사이에 형성되고 일 측의 소스 영역에 연결되어 있는 TVS 다이오드에 의해 서지전압과 정전기(ESD)에 의한 회로의 손상을 최소화하여 게이트가 파괴되는 것을 방지할 수 있게 된다. 그리고, 본 발명에 따른 전력 모스트랜지스터는 누설전류(IDSS)도 현저하게 감소하게 되어 불필요한 전류의 손실을 방지할 수 있음을 알 수 있다.
다음에는 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법을 설명한다.
도 3은 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 제조 방법을 나타내는 공정도이고, 도 4 내지 도 10은 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 제조 방법을 설명하는 구성도이다.
도 3을 참조하면, 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법은 반도체 기판 상에 에피텍셜층을 충분한 두께로 성장시키는 에피텍셜층 성장단계(S10)와, 상기 에피텍셜층을 에칭하여 높이가 상이한 웰을 형성하는 단차 웰 에칭단계(S20)와, 상기 단차 웰에 불순물을 주입하는 제1도핑층 형성단계(S30)와, 상기 제1도핑층 내부에 다른 불순물을 다시 주입하는 제2도핑층 형성단계(S40)와, 게이트 산화막을 형성하고 그 상부에 서지 보호회로를 형성하는 TVS 다이오드 형성단계(S50)와, 소스 영역과 게이트 영역과 드레인 영역의 전극을 형성하는 전극형성단계(S60)를 포함하여 구성된다.
상기 에피텍셜층 성장단계(S10)는 도 4에 도시된 바와 같이 고농도의 N+형 반도체 기판(200) 상부에 저농도의 에피텍셜층(300)(N-epi)을 충분한 두께로 성장시킨다. 이때, 상기 에피텍셜층은 한 번의 공정에 의해 단차 도핑층을 형성할 수 있을 정도로 충분히 두껍게 성장시켜 균일한 에피텍셜층(300)을 형성하고, 이후 복수 회에 걸친 에칭 단계를 통해 단차 웰을 형성할 수 있게 하는 것이 바람직하다. 또한, 상기 고농도와 저농도는 상기 반도체 기판과 에피텍셜층을 이루는 불순물이 상호간에 상대적으로 높고 낮음을 의미할뿐 절대적인 농도를 지칭하는 것이 아님은 물론이다.
상기 단차 웰 에칭단계(S20)는 도 5 및 도 6에 도시된 바와 같이 충분한 두께로 성장시킨 에피텍셜층(300)의 상부를 넓게 에칭하는 얕은 웰 1차 에칭단계(S21)와, 1차 에칭된 웰의 특정 부분만을 다시 깊게 에칭하여 높이가 상이하게 차이나는 단차 웰(410)을 형성하는 깊은 웰 2차 에칭단계(S22)를 포함하여 구성된다.
이때, 상기 얕은 웰 1차 에칭단계(S21)는 마스크를 이용하여 에칭하고자 하는 부위만을 넓게 노출시킨 후 에칭하여 균일한 깊이로 에칭하며, 중심부에는 게이트 산화막(500)을 형성할 수 있도록 에피텍셜층을 유지한 상태로 에칭하도록 구성된다.
이후 상기 깊은 웰 2차 에칭단계(S22)는 다른 마스크를 이용하여 상기 1차 에칭된 웰의 영역 중 깊게 에칭하고자 하는 좁은 영역만을 노출시킨 후 다시 2차 에칭하여 해당 영역만을 깊게 에칭하도록 구성된다.
이때, 상기 에칭단계 특히 특정 부위만을 보다 깊게 에칭하는 깊은 웰 2차 에칭단계는 특정 부위를 깊고 균일하게 식각할 수 있는 건식 에칭으로 이루어지는 것이 바람직하다.
상기 제1도핑층 형성단계(S30)는 도 7에 도시된 바와 같이 두 번의 연속적인 에칭에 의해 높이가 상이하게 형성된 상기 단차 웰(410) 전체에 P+ 불순물을 주입하여 제1도핑층(420)을 형성하도록 구성된다.
또한, 상기 제2도핑층 형성단계(S40)는 도 8에 도시된 바와 같이 상기 제1도핑층(420)의 상부 일정 부위에 N형 불순물을 주입하여 제2도핑층(430)을 형성하도록 구성된다.
이와 같이, 상기 단차 웰(410)에 P+형 1차 도핑층을 형성하고 그 상측 내부에 N형 2차 도핑층을 형성하여, 하부에 위치하는 N+형 반도체 기판과 함께 전체적으로 NPN 트랜지스터를 형성하게 된다. 이때, 상기 N형 2차 도핑층은 소스 영역으로 기능하게 되고, 하부의 N+형 반도체 기판은 드레인 영역으로 기능하게 된다.
그리고, 상기 P+형 1차 도핑층이 단차 웰(410)에 형성됨으로써 1차 도핑층의 전체적인 면적이 증가하게 되고, 깊은 웰에 도핑된 부분은 소스 영역에서 드레인 영역으로 전류가 흐르는 것을 용이하게 하여 트랜지스터 턴온시 게이트 저항을 대략 1.0Ω 정도로 감소시킬 수 있게 된다.
상기 TVS 다이오드 형성단계(S50)는 도 9에 도시된 바와 같이 먼저 에피텍셜층(300)의 상부에 게이트 산화막을 형성한 후, 상기 게이트 산화막(500) 상부에 TVS 다이오드(600)를 형성하여 구성된다.
이때, 상기 게이트 산화막(500)은 전자 또는 정공에 의해 소스 영역에서 드레인 영역으로 전류를 흐르게 하는 에피텍셜층의 영역 상부에 형성되며, 게이트 산화막의 외측부는 상기 제1 및 제2도핑층의 일부와 접하도록 형성된다.
이와 같이 형성된 게이트 산화막의 상부에 게이트가 파괴되어 전력 모스트랜지스터가 손상되는 것을 방지할 수 있는 서지 보호회로인 TVS 다이오드(600)를 형성하도록 구성된다.
이때, 상기 TVS 다이오드(600)는 상기 게이트 산화막(500)의 상부에 N영역과 P영역을 순차적으로 형성한다. 이를 위하여 상기 게이트 산화막의 상부에 N형 영역을 먼저 형성한 후 P형 영역이 형성될 부분만을 에칭하고 P형 불순물을 주입하여 TVS 다이오드를 형성할 수 있음은 물론, 이와 반대로 상기 게이트 산화막의 상부에 P형 영역을 먼저 형성한 후 N형 영역이 형성될 부분만을 에칭하고 N형 불순물을 주입하여 TVS 다이오드를 형성할 수도 있다.
또한, 상기 TVS 다이오드(600)는 충분한 전압을 낼수 있도록 6~7개 정도의 다이오드를 순차로 형성하여 이루어지는 것이 바람직하며, 상기 TVS 다이오드(600)의 양 측단에는 모두 N영역이 형성되도록 구성되는 것이 바람직하다.
상기 전극형성단계(S60)는 도 10에 도시된 바와 같이 상기 TVS 다이오드(600)의 상부에 게이트 전극(700)을 형성하여 게이트 영역(G)으로 기능하게 하고, 상기 제2도핑층(430)의 상부에 소스 전극(710)을 형성하여 소스 영역(S)으로 기능하게 하며, 상기 반도체 기판의 하부에 드레인 전극을 형성하여 드레인 영역(D)으로 기능할 수 있도록 구성된다.
이때, 상기 게이트 전극(700)은 상기 TVS 다이오드의 일 측에 형성된 하나의 N영역만이 외부로 노출되도록 형성되는 것이 바람직하며, 다른 측에 형성된 다른 N영역은 TVS 연결부(720)를 통하여 소스 전극에 전기적으로 연결되도록 구성된다. 그에 따라 과도한 서지 전압에 의해 게이트가 손상되는 것을 방지할 수 있게 된다. 또한, 상기 소스 전극(710)은 상기 제1도핑층과 제2도핑층이 접하는 상부에 형성되어 소스 영역으로 기능하게 된다.
이와 같이 에피텍셜층을 충분히 성장시킨 후 2번의 에칭단계를 통하여 깊이가 상이한 단차 웰(410)을 형성하고, 그 단차 웰(410)에 단차 도핑층(400)을 형성함으로써 전력 모스트랜지스터의 턴온시 게이트 저항을 감소시킴과 아울러, 게이트 산화막 상부에 TVS 다이오드를 형성하여 과도한 서지전압에 의해 게이트가 손상되는 것을 방지한 전력 모스트랜지스터를 제조할 수 있게 된다.
또한, 상기 기판 상에 단차 웰을 형성하여 게이트 저항을 감소시킴으로써 전력 모스트랜지스터에서의 과열을 감소시킬 수 있게 되므로, 과열 방지를 위해 불필요하게 트랜지스터의 크기를 증가시키지 않아도 되어 제품 사이즈를 줄임과 동시에 제작 비용을 감소시킬 수 있게 된다. 이와 같이 제품 사이즈를 줄일 경우에도 게이트 저항의 감소로 트랜지스터에서 손실되는 전력이 줄어들고 누설 전류가 현저히 감소되어 종래와 동일한 파워로 전력을 흘릴 수 있게 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래 일반적인 전력 모스트랜지스터의 개략적인 단면도.
도 2는 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 단면도.
도 3은 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 제조 방법을 나타내는 공정도.
도 4 내지 도 10은 본 발명에 따른 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터의 제조 방법을 설명하는 구성도.
<도면의 주요 부분에 대한 부호의 설명>
100 - 전력 모스트랜지스터 200 - 기판
300 - 에피텍셜층 400 - 단차 도핑층
410 - 단차 웰 420 - 제1도핑층
430 - 제2도핑층 500 - 게이트 산화막
600 - TVS 다이오드 700 - 게이트 전극
710 - 소스 전극 720 - TVS 연결부

Claims (13)

  1. 전력 모스트랜지스터에 있어서,
    고농도의 반도체 기판;
    단일의 에피텍셜층 성장 공정을 통하여 상기 기판 상부에 형성된 에피텍셜층;
    상기 에피텍셜층을 단차지게 에칭하고 불순물을 도핑하여 소스영역으로서 얻어지는 단차 도핑층;
    상기 단차도핑층의 일부와 상기 에피텍셜층의 일부를 함께 덮도록 형성되는 게이트 산화막;
    상기 게이트 산화막의 상부에 N영역과 P영역을 순차적으로 형성하여 이루어진 TVS 다이오드; 및
    상기 소스 영역의 상부에 형성된 소스 전극과, 상기 TVS 다이오드 상부에 형성된 게이트 전극과, 상기 기판의 하부에 형성된 저면전극으로 이루어진 전극부를 포함하여 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  2. 제1항에 있어서,
    상기 단차 도핑층은 깊이가 상이한 계단 형상을 이루도록 상기 에피텍셜층을 에칭하여 도핑층의 면적을 증가시켜 저항을 줄일 수 있게 형성되는 단차 웰과, 상기 단차 웰에 불순물을 주입하여 형성되는 제1도핑층, 및 상기 제1도핑층의 상측 일부에 불순물을 주입하여 형성되는 제2도핑층을 포함하여 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  3. 제2항에 있어서,
    상기 단차 웰은 상기 제1도핑층이 형성되는 영역을 포함하여 상기 에피텍셜층 상부를 넓게 1차 에칭한 후, 상기 1차 에칭된 영역 중 게이트 하부에 위치하게 되는 내측부분만을 좁게 2차 에칭하여 형성하게 되며, 상기 1차 에칭 및 2차 에칭은 건식 에칭으로 이루어지는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  4. 제1항에 있어서,
    상기 TVS 다이오드는 6~7개의 다이오드를 순차로 형성하여 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  5. 제4항에 있어서,
    상기 TVS 다이오드는 양 측단의 외곽부에 모두 N영역이 형성되도록 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  6. 제5항에 있어서,
    상기 TVS 다이오드를 이루는 외곽부의 N영역 중 하나의 N영역만이 게이트 전극 외부로 노출되고, 다른 하나의 N영역은 TVS 연결부에 의해 소스 전극에 연결되도록 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터.
  7. 전력 모스트랜지스터의 제조 방법에 있어서,
    드레인 영역을 이루는 반도체 기판 상에 에피텍셜층을 성장시키는 에피텍셜층 성장단계;
    상기 에피텍셜층을 에칭하여 높이가 상이한 단차 웰을 형성하는 단차 웰 에칭단계;
    상이한 높이를 갖도록 형성된 상기 단차 웰 전체에 불순물을 주입하여 단차 도핑층을 형성하는 제1도핑층 형성단계;
    상기 제1도핑층 상측 일부에 다른 불순물을 다시 주입하여 소스 영역을 형성하는 제2도핑층 형성단계;
    상기 에피텍셜층 상부의 게이트 영역에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 N영역과 P영역을 순차적으로 형성하여 서지 보호회로인 TVS 다이오드를 형성하는 TVS 다이오드 형성단계; 및
    상기 소스 영역과 게이트 영역과 드레인 영역의 전극을 형성하는 전극형성단계를 포함하여 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  8. 제7항에 있어서,
    상기 단차 웰 에칭단계는,
    충분한 두께로 성장시킨 에피텍셜층의 상부를 넓고 얕게 에칭하는 얕은 웰 1차 에칭단계; 및
    1차 에칭이 완료된 후 넓고 낮게 에칭된 얕은 웰의 특정 부분만을 다시 깊게 에칭하여 높이가 상이한 단차 웰을 형성하는 깊은 웰 2차 에칭단계를 포함하여 구성되는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 깊은 웰 2차 에칭단계는 건식 에칭 공정으로 이루어지는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  10. 제7항에 있어서,
    상기 TVS 다이오드 형성단계는 상기 게이트 산화막 상부에 6~7개의 다이오드가 순차로 연결되도록 형성하는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 TVS 다이오드 형성단계는 상기 TVS 다이오드 양 측단이 모두 N영역으로 이루어지도록 형성하는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 전극형성단계는 상기 TVS 다이오드의 상부에 게이트 전극을 형성하며, 상기 게이트 전극은 상기 TVS 다이오드의 일 측에 형성된 하나의 N영역만이 외부로 노출되도록 형성하는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 전극형성단계는 상기 TVS 다이오드의 다른 측에 형성된 다른 N영역이 TVS 연결부에 의해 상기 소스 전극에 연결되도록 형성하는 것을 특징으로 하는 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 제조 방법.
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