JPS60143012A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート屋電界効果トランジスタとその製造方法
に関する。

各種の半導体電子回路において、基準となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下■、や逆方向
降伏電圧（ツェナ電圧）■２並びに絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記ｖ
ＦやＶｔｈは通常ｉ〜３　ｍ　Ｖ　／　Ｃ程度の温度依
存性を持っており、この温度変化に伴なう基準電圧の温
度変化は用途によっては実用を断念せざるを得ない程の
大きさ及ぶ。

例えば公称１．５ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧Ｖｔ
ｈ又は、ダイオードの順方向降下電圧■。

を利用して構成しようとすれば、１．４ｖを目標とした
検出レベルは ＝４．６７〜７．０　（ｍＶ／Ｕ　） の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０　
Ｇト狭＜Ｊ２Ｊッ”’（も、１．２３Ｖ　〜１．５７Ｖ
ト大きく変動することになり、実用的なバッテリーチェ
ッカーとはなり得ない。

次に、これら物理量の製造バラツキについては、ＭＯ８
ＦＥＴＶ）Ｌきい値電圧ｖｔｈハ±０．２Ｖ程度度のバ
ラツキがあり、このバラツキは温度変化よりも大きくな
る。従って、上述のバッテリ・チェッカをＶｔｈ　を利
用してＩＣ（集積回路）化した場合基準電圧補正のため
の外部部品と接続ピン（端子）のみならず、ＩＣ製造後
の調整の手間が必要となる。

また半導体ＲＡＭ等、ＭＯ５ＦＥＴ集積回路において、
基板（バック・ゲート）に逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しない基準電圧源が必要であり
、しかも集積化が可能であることが必要であるが、上述
のｖＦやＶｔｈでは同様な理由で採用が難しい。また、
ツェナ電圧ｖｚは低い電圧では３Ｖ程度が限度であり、
３Ｖ以下の低電圧範囲で使用する基準電圧としては不適
当であり、又、ツェナ電圧及びダイオードの順方向降下
電圧を基準電圧として使用するのＫは、数ｍＡ〜数十ｍ
Ａ程度の電流を流す必要があり、低消費電力化という点
でも不適当である。

以上の説明から明らかなようＩｃＶｔｈ、Ｖ、およびｖ
２を利用した従来の基準電圧発生装置は、温度特性、製
造バラツキ、消費電力および電圧レベル等を考えれば、
必ずしもあらゆる用途に適合するものではなく、極めて
厳しい特性が要求される用途に対しては実用化や量産化
を断念せねばならなくなるケースがしばしばであった。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

なお、基準電圧発生回路としては、例えば特開昭４８−
６３２５７号公報に示されているものが公知である。

本発明の目的は従来忙はみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることにある。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３Ｖ）の電
源、例えば１．５■の酸化銀電池や１．３ｖの水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的はバック奉バイアスの印加さ／ れたＩＧＦＥＴのしきい値電圧を製造バラツキや温度変
化に依存しないほぼ一定の電圧に維持でき、もって製造
歩留りを向上できるＩＧＦＥＴ集積回路を提供すること
である。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（ＣＭＯ８ＩＣ）やＮチャンネルＭＯ８Ｉ
ＣやＰチャンネルＭＯ３ＩＣとコンパチブルな基準電圧
発生装置とその製造方法を提供することである。

本発明は半導体や金属の物性の原点にたちかえり、％に
エネルギーギャップＥｇ、仕事関数φ、フェルミ準位Ｅ
ｆ等に着眼して成されたものである。

即ち、半導体がエネルギー・ギャップ８ｇ１ドナー、ア
クセプタおよびフェルミ準位等の各種準位を持つことは
周知であるが、これら半導体の物性、特にエネルギー・
ギャップＥｇやフェルミ準位Ｅｆに着目した基準電圧発
生装置は、半導体が発見されて以来広範囲の分野に目覚
ましい発展を遂げた現在に至るまで、いまだ例をみない
。

結果論で言うと、本発明者らはこのエネルギｍ−ギャッ
プＥ　、仕事関数φ、フェルミ準位Ｅｆ等を基準電圧源
に利用することを考え、その実現に成功した。エネルギ
ー・ギャップＥｇ、フ土ルミ準位Ｅｆ等を基準電圧源に
使用すること自体は決して難しい理論ではなく、その結
果はたやすく理解、納得できるところであろう。しかし
ながら、もはや浅い歴史ではなくなったこの半導体工業
の分野において、半導体物性の原点にたちかえり、本発
明者らがもたらした前人未到と信じられるこの成功例は
独創的かつ画期的なものであり、今後の電子回路や半導
体工業の一層の発展に太き（寄与できるものと期待され
る。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてはぼ同じ条件で製造され
るので、両者のＶｔｈの差はほぼＰ型シリコン、Ｎ型シ
リコン、ｉ型（真性半導体）シリコンのフェルミ準位の
差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度付
近にそれぞれの不純物がドープされ、この差はシリコン
のエネルギー−ギャップＥｇ（約ｉ、　Ｉ　Ｖ　）もし
くはＥｇ／２（０，５５Ｖ）にほぼ等しくなり、これが
基準電圧源として利用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の東に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー・バ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開してい（半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギｍ−ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合い圧して本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ・Ｍ−８ＺＥ著、”ｐｈｙｓｉｃｓ　ｏｆ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ”、１９６
９年Ｊｏｈｎ　Ｗｉ　ｌｅｙ　＆５ｏｎｓ社発行、特に
Ｃｈａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄＰｒｏ
ｐｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　
−Ａ　Ｒｅｓｕｍｅ　”　１１頁〜６５頁の助けを借り
て簡単に説明する。

エネルギｍ−ギャップＥｇの応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、シリコン（８ｉ）の非化合
物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半導体
である。これらのエネルギー・ギャップＥｇと温度との
関係は前述の著書２４頁で説明されており、これを第１
図に再掲する。

第１図から理解されるように、Ｇｅ　、　Ｓ　ｉおよび
Ｇ　ａ　Ａ　ｓのＥｇは常温（３００＠Ｋ）で、それぞ
れ、０．８０（ｅＶ）、１．１２（ｅＶ）および１．４
３（ｅＶ）である。またその温度依存性は、それぞれ、
０．３９（ｍｅＶ／”Ｋ）、０．２４　（ｍｅＶ／’Ｋ
　）および０．４３　（ｍｅＶ／”Ｋ）である。従って
、これらのエネルギー・ギヤ′ッグＥｇＫ相当する或い
はそれに近い値の電圧を取り出すことによって、前述し
たＰＮ接合ダイオードの順方向電圧降下■１やＩＧＦＥ
Ｔのしきい値電圧Ｖｔｈが持つ温度依存性より１桁も小
さい温度依存性を持つ基準電圧発生装置が得られる。さ
らに、得られる電圧は半導体固有のエネルギー・ギャッ
プＥｇで決まり、例えばＳｔでは常温で約１．１２（至
）と他の要因とはほぼ無関係に定められ、製造条件等の
バラツキに左右されにくい基準電圧を得ることが可能で
ある。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基ずいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドーグした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰｆｆｉ半
導体の７エルミーエネルギーの位置するところが、真性
半導体のフェルミ・エネルギー準位Ｅ１を基準にして、
それぞれ伝導帯および価電子帯に向けて２分されるとい
う物性である。そし【、アクセプターおよびドナー不純
物の濃度が高ければ高い程、真性半導体の７工ルミ準位
Ｅｌから一層離れる傾向で、Ｐ型半導体のフェルミ準位
Ｂｆ、は価電子帯の最上限準位Ｉ８ｖに近づき、Ｎ型半
導体のフェルミ準位”ｆｎは伝導帯の最下限準位Ｅ０に
近づき、両７エルミ単位の差（”ｆｎ７’Ｆ、ｆ、　）
をとれば、これは半導体の持つエネルギー・ギャップＥ
ｇにより近づくことになり、その温度依存性もエネルギ
ー・ギャップＢ３ｇのそれに近くなる。また、Ｐ型半導
体と真性半導体、およびＮ型半導体と真性半導体の７工
ルミ準位の差（Ｅｆｎ−Ｅｉ）、（Ｅｉ−Ｅｆｐ）につ
いても同様であるが、この場合絶対値はＢ　ｇ／２に近
づく。以下真性半導体との差についてはＰＭとＮ型の差
の半分になるということで、説明を省略する。詳し′く
は後述するが不純物濃度が高ければ高い程（Ｅｌｎ−Ｂ
ｆ、　）の温度依存性は小さくなり、飽和濃度にできる
だけ近い濃度にすることが好ましい。

フェルミ準位Ｅｆｎ　、Ｅｆｐはドナーおよびアクセプ
ター不純物の濃度だけでなく、ドナーおよびアクセプタ
ー準位ＥｄおよびＥＩＬにも関係し、この準位Ｅｄ、Ｂ
、は不純物材料によっ【異なる。準位ＥｄおよびＥ＆が
それぞれ伝導帯および価電子帯に近い程、フェルミ準位
”ｆｄおよびＥｆａもそれぞれに近づく。言い換えれば
、ドナーおよびアクセプターの不純物準位Ｅｄ　、Ｅｉ
が浅い程、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）は半導
体のエネルギー・ギャップＥｇに近くなる。

ドナーおよびアクセプターの不純ｉ［Ｌ位Ｅｄ。

Ｂｆが真性半導体の７エルミ・レベルＥ１に近い程、す
なわち深い程７エルミ準位の差（Ｅｆｎ−Ｅｆｐ）は半
導体のエネルギー・ギャップＥｇからより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではな、く、７工ルミ準位の差（’
Ｂｆｎ−Ｂｆ、　）の絶対値が小さくなることを意味し
ている。従って、７工ルミ単位の差（Ｅｆｎ−Ｅｆｐ）
や仕事関数の差は、半導体材料および不純物材料等の材
料固有のものであり、別の見方をすれば半導体のエネル
ギー・ギャップＥｇとカテゴリを異にした、ギャップＥ
ｇと並ぶ基準電圧源と成り得る。すなわち、フェルミ単
位の差（Ｅｆｎ−Ｅｆ、）は、それ自体で、ＰＮ接合の
順方向電圧降下Ｖ、やＩＧＦＥＴのしきい値電圧Ｖｔｈ
よりも温度依存性が小さく、また製造バラツキに左右さ
れにくい基準電圧源となり得、浅いドナーおよびアクセ
プタ準位Ｅｄ、Ｅｆを示す不純物材料を使用してフェル
ミ準位の差（Ｅｆｎ−Ｅｆｐ）を取り出すことが、半導
体のエネルギー・ギャップＥｇにほぼ近い値の電圧を取
り出す一つの方法となり得る訳である。一方、得られる
電圧値の設定に関して言えば、半導体のエネルギー・ギ
ャップに相当するだけの比較的大きい基準電圧を得るこ
とを目的とする場合には、浅い準位を示す不純物を使用
し、比較的小さい基準電圧を得ることを目的とする場合
には深い準位を示す不純物を使用すれば嵐い。

不純物材料の選択の具体例 フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
ｃ、ドナー濃度Ｎｄ、アクセプタ濃度Ｎ、および温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先−立ち、Ｇｅ、Ｓｌおよび
ＧａＡｓ半導体に対して各不純物がどのような単位を示
すかを理解し、本発明ではそれらの不純物ないかに利用
するかを理解するために、前述の文献第３０頁のデータ
を第４図として再掲し、説明な′加・える。

第３図（ａ）　、　（ｂ）および（ｃ）は、それぞれ、
Ｇｅ。

ＳｌおよびＧａＡｓに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅｌから上側に位置する単位につい
ては伝導帯の最下限準位Ｅ０からのエネルギー差（Ｅｃ
−Ｂｄ）を示し、−ｔ７側に位置する・単位については
価電子帯の最上限準位Ｅ　かあのエネルギー差（Ｅ　、
　−Ｅ　ｖ）’を示す。

その゛単位はいずれも（ｅＶ）である。

従って、同図において小さい数値で示された不純物材料
はその単位が伝導帯の最下限準位Ｅ′。若しくは価電子
帯の最上限準位Ｅｖに近いことを表わしており、エネル
ギー・ギャップＥｇに近い電圧を得る不純物としてふさ
れしい。例えば現在量もひんばんに使用されているＳｌ
に対しては、Ｌｉ、８ｂ、ＰｔＡｓおよびＢｉのドナー
不純物およびＢ、ＡＡおよびＧａのアクセプター不純物
σ示す準位差（Ｅｃ−Ｅｄ）、（Ｅ’、−Ｅｖ）が最も
小さく、それぞれの準位差はいずれもＳｉのエネルギー
・ギャップＥｇの約６％以下である。

これらの不純物を使用したＮ屋Ｓ　ｉおよびｐ　ｍｓ　
ｉのフェルミ単位の差（Ｅｆｄ−Ｅｆａ）は、００Ｋか
らの温度変化を無視すれば、Ｓ」のエネルギー・ギャッ
プＥ　の約９４％〜９７％となり、はぼＥｇに等しい値
となる。また１、上・記不純物の次に小さい単位差（Ｅ
、−Ｅｄ）、（Ｅ、−Ｅｖ）を示すドナー不純物はＳ（
Ｅｇの約１６％）で、アクセプター不純物はＩｎ（Ｅｇ
の約１４％）であり、各不純物を使用したＮｍＳ　ｌお
よびＰ型Ｓ１．のフェルミ準位の差（Ｅｔｒｌ−Ｅｔａ
）は００Ｋにおいて約０．８５Ｋｇとなり、Ｓｉのエネ
ルギー・ギャップＥｇとのずれは約１５％にも及び、上
述の不純物に対してずれは極端に開くことが判る。

従りて、Ｓｉのエネルギー・ギャップＥｇにほは等しい
電圧を得るためのＰ型およびＮ型Ｓ１の不純物材料とし
ては、Ｌｌ、Ｓｂ、Ｐ、Ａ、静；およびＢｉのグループ
から選択された１つのドナー不純物およびＢ、Ａ、−６
およびＧａのグループから選択された１つのアクセプタ
ー不純物が好適であり、その他の不純物はＳｔのエネル
ギー・ギャップＥｇよりかなり小さい電圧を得る目的に
好適であろう。

次に、フェルミ単位の差ＣＥｆｎ−Ｅｆｐ）について、
第２図を参照して物性的な説明をする。第２図は半導体
のエネルギー単位を示す図であり、同図（ａ）および（
ｂ）はそれぞれＮｌｌ半導体のエネルギー単位モデルと
その温度特性を示し、同図（ｅ）および（ωはそれぞれ
Ｐ型半導体のエネルギー単位モデルとその温度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄの５ち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ　＋　ｎ　ｄ　・・・（１） となる。ｎｄはドナー準位にトラップされる確率かう、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ；ブランク定数、ｍ、電子の有効質量これより、 となり、 となる。

ここで、フェルミ・単位は、ＥＣに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナ一単位の中間に位置し、温
度の依存性は、Ｅｅの温度特性にはぼ等しくなる。

以下余白 但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのペアーから多数となり、不純物
の影響は少なくなり、フェルミ・準位は真性半導体の準
位Ｅｉに近ずく。以上の関係を示したものが、第２図（
ｂ）である。

第２図（Ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全（同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
低電子帯の上端とアクセプター準位の中間にほぼ位置し
温度が高くなると真性半導体の７工ルミー準位に近づい
ていく。

この関係を示したものが第２図（ｄ）である。

関係−具体例 フェルミ準位Ｅｆｐ　ｔ　Ｅｆｎの温度依存性と不純物
濃度との関係について物性的な説明をしたが、次に、現
在最も多く実用されているＳｉ半導体を具体例として、
前述の著書３７頁のデータを参考にして、実用化する際
のフェルミ準位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存
性）について説明する。

第３図にそのデータを昇揚する。

通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ　、　ＩＪンＰが使用さ
れ、その不純物濃度の高いところでは１０　”　（ａｔ
ｏｍｓ／ｃｍ３　）であるが、不純物濃度をそれより２
桁低い１０　”　（ａｔｏｍｓ／ｃｍ”　）としても、
第３図から読み取れるよ５に、Ｎ型半導体とＰ型半導体
のフェルミ・準位の差（Ｅｆ、−Ｅｆｐ）は、３００°
Ｋにおいて０．５−（−０，５）−１，０（ｅＶ　）で
あり、同温度でのエネルギーギャンプＥｇ”　１．１　
ｅ　Ｖニ比較的近い値となる。温度に対する変化は２０
０°Ｋから４００°Ｋ（−７０Ｃ〜１３０Ｃ）の範囲で
、約１．０４（ｅＶ）から０．８６（ｅＶ）の変化で、
変化率は、０．９（ｍＶ／Ｃ）である。これは先に述べ
たＩＧＦＥＴのしきい値電圧ｖｔｈ及び、ダイオードの
順方向降下電圧ｖＦの温度忙対する変化率が２〜３ｍＶ
ＩＣであるのに対し約１／３の小さい値である。

不純物濃度が１０”ｃＷ’以上であればシリコン・エネ
／’　キーヤ’ｒ　ッ：”　（Ｅ　ｇ　）　Ｓ　ｌ−１
，１（Ｖ　）　Ｋほぼ等しくなり、温度の変化率は約０
．２ｍＶ／Ｃとなり、十分小さい値となる。

従って、不純物濃度は約Ｉ　Ｑ　１　ｇ　（＠１以上で
あれば少くとも従来より１／２〜１／３に小さくされた
温度依存性を得ることができ、更に好ましくは１０驚０
０風−３以上（約１／１０に改善）、更に最も好ましく
は飽和濃度である。

フェルミ準位の差の取り出し原理と実例では、このフェ
ルミ準位の差（Ｅ（ｎ　−Ｅｆｐ　）　ｅ（ＥｆｎＥｉ
）　、（Ｅｉ−Ｅｆｐ）に相当する電圧はいかなる原理
に基すいて取り出すことができるのか、その−例は、同
一半導体基体表面に形成された導電型の異なる半導体ゲ
ート電極を有する２つのＭＯＳＦＥＴのしきい値電圧Ｖ
ｔｈの差を利用することである。以下その具体例を説明
する。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ中型半導体をゲート電極とし
たＭＯＳ）？ンジスタをＰ＋グー）ＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ｌゲー
トＯ８ｉ型半導体なゲート電極としたＭＯＳ）ランジス
タをｉゲートＭＯ８と言うこととする。同図において左
半分はＰ＋、ｉおよびＮ＋ｌゲートチャンネルＭＯＳト
ランジスタであり、右半分はＮ＋、ｉおよびＰ＋ゲート
ＮチャンネルＭＯＳ）？ンジスタである。

第５図のＭＯＳＦＥＴ（Ｑｓ　）〜（Ｑｉ）。

（Ｑ４　）〜（Ｑ６　）の相互のしきい値電圧の差は下
表のようになる。

表 第６図（ａ）　、　（ｂ）ないし第１１図（ａ）　、　
Ｏ））は、実際に回路構造上使用される平面パターンと
平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、Ｎゲー
ト。

Ｎゲートの各Ｐ−チャンネルおよびＮチャンネルＭＯＳ
）ランジスタを断面構造と合せて、表わしたものである
。

上記各図において、ソースおよびドレインのＰ型領域は
多結晶Ｓｉをマスクとして、不純物の拡散によって形成
される。Ｐ型不純物及びＮ型不純物を選択拡散するため
のマスクと上記ソースおよびドレイン領域とのマスク合
せの余裕をとるためにゲート電極のソース及び、ドレイ
ンに接した両端部には、Ｐ＋ゲートＭＯＳ、Ｎ＋ｌゲー
トＯ８の両者ともソース及びドレイン領域と同じ不純物
が拡散される。例えばＰチャンネルＭＯ８ではＰ型不純
物である硼素が拡散される。ゲート電極の中央には、Ｐ
＋ゲートＭＯＳはＰ型不純物が、Ｎ＋ダグ−ＭＯＳはＮ
戯不純物が拡散される。

上記第６図、第７図及び第８図は各々ＰチャンネルのＰ
＋ゲート、ｌゲート、Ｎ＋ｌゲートＯ８の平面図と断面
図を表わしており、第９図、第１０図及び、第１１図は
各々ＮチャンネルのＮ＋ｌゲートｉグー）Ｎ＋ｌゲート
Ｏ８の平面図と断面図を表わしている。

第６図〜第１１図において、セルフ拳アジインのために
とりたゲートのソース及びドレイン領域と同じ不純物拡
散領域が、マスクの合わせの誤差により、製造時におい
て、左右（ソース側あるいはドレイン側）の一方に片寄
ったことによるＭＯＳトランジスタの実効的なチャンネ
ル長のずれ（変化）が極力少なくなるように、ソース領
域とドレイン領域の列を交互に配置し、かつ全体的に左
半分と右半分がチャンネル方向に対して線対称となるよ
うに配置される。従りて、マスク合わせのチャンネル方
向に対する（左右）のズレが各列のＦＢＴの実効チャン
ネル長に変化を及ぼしても、並列に接続された各列のＰ
＋グー）ＭＯ８ｉＯ８ミグ−Ｓ、及びＮ＋ｌゲートＯ８
の平均的な実効チャンネル長は、全体的にズレが相殺さ
れほぼ一定となる。

第１２図は、通常のシリコンゲート０ＭＯ８製造プロセ
スにおいて、いかにしてＰ＋グー）ＭＯＳ及びＮ＋ｌゲ
ートＯ８が宿成されるかを示したものである。

第１２図（ａ）において、１０１は比抵抗１Ω備〜８Ω
国のＮ型シリコン半導体で、その上に熱酸化膜１０２を
４０００Ａ〜１６０００Ａ程度に成長させ、ホトエツチ
ング技術により、選択的に拡散のための窓をあける。Ｐ
型不純物となるボロンを５０　ＫｅＶ　〜２００　Ｋｅ
Ｖ　（Ｄｘ、ネルｄｆ−テ１０”＝ｌ　Ｑ　１”Ｃ１１
−”程度の量でイオン打込みを行い、その後８時〜２０
時間程度熱拡散してＮチャンネルＭＯＳ）ジンシスタの
基板であるＰ−ウェル１０３を形成する。

同図か）において、熱酸化膜１０２を除去し、熱酸化膜
４０４を１μｍ〜２μｍ程形成しＭＯＳ）２ンジスタの
ソース、ドレインおよびゲートとなる領域をエツチング
により除去する。その後３００Ａ〜１５００Ａ程度のゲ
ート酸化膜１０５を形成する。その上に多結晶Ｓｉ　１
０６をｚｏｏｏｉ〜５ｏｏｏＡ程成長させ、ＭＯＳ）ジ
ンシスタのゲート部を残してエツチングにより除去する
。

同図（ｃ）ＩＩＣおいて、気相成長により酸化膜１０７
を形成し、Ｐ型不純物を拡散する領域なホトエツチング
技術により除去する。その後、１０２０〜ｌ　Ｑ　Ｈｃ
ｍ’程の高濃度のＰ聾不純物となるボロンを拡散し、Ｐ
チャンネルＭＯ８）ランシスターのソース、ドレイン領
域１０ｇを形成し、同時にＰ厘半導体のゲート電極を形
成する。

同図（ｄ）において、先と同様に気相成長により酸化膜
１０９を形成し、Ｎ型不純物を拡散する領域なホトエツ
チング技術により除去する。その後、１０２０〜１０に
１８１１−”程度の高濃度のＮ型不純物となるリンを拡
散し、ＮチャンネルＭＯＳ）ジンシスターのソース、ド
レイン領域１１０を形成し、同時にＮｕ半導体のゲート
電極を形成する。

次に、酸化膜１０９を除去し、気相成長により４０００
Ａ〜８０００Ａ程度の酸化膜を形成し、電極取り出し部
をホトエツチング技術により除去する。その後、金属（
Ａｉを蒸着し、ホト・エツチング技術により電極配線部
分を形成する。

次に、気相成長により１．ａｍ〜２μｍの酸化膜で覆う
。

ここで、第１２図（ｄ）　ＫおいてＱｓ　ｔ　Ｑ４　バ
一般のＣＭＯＳインバータ“を構成するＭＯＳであり、
Ｑｓ−Ｑｔは基準電圧発生のためのＰ＋ゲート。

Ｎ＋ゲゲーＭＯ８である。

第１３図（ａ）ないしくｄ）は、Ｐチャンネル型のＰ＋
ゲートＭＯＳと１ゲ一トＭＯ８の製造プロセスにおける
断面を示している。この例では同図（ｅ）までは第１２
図（Ｃ）まで２同じであるが、同図（ｄ）においてＭＯ
８ＦＥＴＱｇ’）ゲート上の酸化膜１０９６を除去しな
いでＮｍ不純物を拡散する。

第１４図（ａ）ないしくｄ）はＮチャンネル型のＰ＋ゲ
−）ＭＯＳとＮ＋ゲゲーＭＯ８の製造プロセスにおける
断面を示している。

第１５図＜ａ）ないしくｄ）はＮチャンネル型のＮ＋ダ
グ−ＭＯＳ、ｉゲート酸化膜の製造プロセスにおける断
面を示している。

次に、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋ゲグーＭＯＳの場合については、第１６図
（ａ）のエネルギーバンド図よｑ Ｃ１ＶＧ＋（ｌφＦＰ　＋＋−十ｑＸ−ｑＶｏ　＋ｑφ
ｓｒｆφＭ φＳ であることが示される。

但しここで　ＶＧ　ｓ半導体基板とゲート電極（Ｐ千生
導体）との電位差 Ｘｔ電子親和力、Ｅｇ　じ−オフ′／ ギーギャップ φｓ　ｓＮ型半導体基板の表面ポテ ンシャル φＦｐ　ｊ真性半導体のフェルぐ・ポ テンシャルを基準としたＰ 厘半導体のフェルミ・ボテ うムラムヤリレ ÷ φＰ　１真性半導体のフェルミ・ポテ ンシャルを基準としたＮ型半 導体基板のフェルミ・ポテン シャシ ｑｇ電子の単位電荷 ■。Ｉ絶縁物に加わる電位差 Ｅｃ　を伝導帯のエネルギー準位の下 限 Ｅｖｔ価電子帯のエネルギー準位の 上限 ＥＨを真性半導体のフェルミ・単位 （７）式におい【、ゲート電極の仕事関数をポテンシャ
ルで表わしてφＭＰ＋とし、又半導体の仕事関数を同様
にφ８１とすると ｑ であるから、 ■。−一■ｏ＋φＭ−φｓｉ−φ８　・・・・・・・・
・・・・・・・・・・顛９となる。

また第１６図の）の電荷の関係より −ＣＯＸ　・Ｖｏ　＋Ｑｓｓ＋Ｑ１　＋ＱＢ　＝Ｏ””
４１）である。ここで Ｃ０Ｘ５単位面積当り、絶縁物の容 量 ＱＢ８　１絶縁物中の固定電荷 ＱＢ　ｇ半導体基板中不純物のイオ ン化による固定電荷 Ｑｉ　Ｉチャンネルとして形成され たキャリア 顛、ａカより −ＣＯＸ（−Ｖ、＋φ軒十−φ８−φｓｒｆ　）　・・
・・・・０”Ｑｓ　ｓ　＋Ｑｉ十ＱＢ　−０・・・・・
・・・・・・・・・・・・・（Ｌりとなる。

チャンネルＱ、ができるときのゲート電圧ＶＧが、しき
い値電圧であるから、Ｐ　グー）ＭＯＳしきい値電圧を
Ｖｔｈｐ＋とすると ｃｏｘ　ｃｏｘ この時φＢ−２φ、である。

以下同様にして、Ｎ＋ゲゲーＭＯＳトランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で ｑ である。従ってそのしきい値電圧ＶｔＭ＋はここでφｓ
−２φＦ となる。

これよりＰ＋ゲゲーＭＯ８とＮ＋ゲグーＭＯＳのしきい
値電圧の差■ｔｈｐ＋’ｔｈＮ＋は、ｖｔｈｐ十−■ｔ
ｈＮ÷＝φＭＰ十−φＭＮ’Ｍ’ＦＰ←φＦＮ＋　ＩＩ
”Ｉｌｅ＋ｍＱ６１となり、ゲート電極を構成している
半導体のフェルミ・ポテンシャルの差になる。これは第
１６図において（姉、（Ｃ）を比較して、同じ電荷分布
になる時のゲート電圧が、ゲート電極の仕事関数差であ
り、フェルミ・準位の差になっていることで容易に理解
できる。

以上により、Ｐ＋ゲゲーＭＯ８とＮ＋ゲゲーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分っ
たが、その他の方法として、真性半導体をゲート電極と
したＭＯＳ（ｉゲートＭＯ８と以下記す）のしきい値電
圧とＰ＋ゲゲーＭＯ８あるいはＮ＋ダグ−ＭＯＳのしき
い値電圧との差によっても、エネルギｍ−ギャップＥｇ
の電圧を取り出すことができる。

ｉグー）ＭＯＳのしきい値電圧なＶｔｈｉ　とすると、
真性半導体の７エルぐ準位は０であ石から（真性半導体
の７工ルミ準位を基準としているため）ｌゲートＭＯＳ
とＰ＋ゲゲーＭＯ８’のしきい値電圧の差は であり、ｌゲートＭＯＳとＮ＋ゲゲーＭＯ８のしきい値
電圧の差は １Ｖｔｈｉ　ｖｔｈＮ＋　１−１　φＦＮ＋　０１＋　
Ｅｇ　ｍｅｓｓａ・ｅ（Ｉｓとなり、ちょうどエネルギ
ーギャップＥｇの半分の電圧になることが容易に分る。

このｉグー）ＭＯＳとＰ＋ゲートあるいはＮ＋ダグ−Ｍ
ＯＳのしきい値電圧の差によって得られる電圧は約ｏ、
ｓｓｖと低い基準電圧源と適すること、また後述するよ
うに０ＭＯ８の製造工程だけでなく、ゲート電極への不
純物のドープ工程は１回でできるのでシングル惨チャネ
ルのＭＯＳの製造工程でも容易に高精度の基準電圧源が
得られるといさことで非常に有用である。

次１１ｃＮチャネンネルＭＯ８半導体集積回路でのプ四
セスな第１７図（ａ）〜（ｅ）に示した断面を用いて説
明する。

（１）　比抵抗８〜２００ｃｍを有する半導体基板１０
１を用意し、この基板表面に厚さ１μｍの熱酸化膜１０
３を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基板表面に厚さ７５０
〜１０００Ａ＋７）ゲート酸化膜（Ｓｉｆｔ　）１０３
を形成する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化膜１０２．ゲート酸化膜１０３．コンタクト
穴１０３ａを有する半導体基板１０１主表面全体にシリ
コンをＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅ−ｐｏｓｉｔｉｏｎ　）法によりデポジットし、厚さ
３０００〜ｓ　ｏ　ｏ’ｏλの多結晶シリコン層を形成
する。

（６）多結晶シリコン層１０４を選択的にエツチングす
る。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によりＣ
Ｖ　Ｄ　−Ｓ　ｉｏｎ膜を２０００〜３０００Ａの厚さ
にデポジットする。

（８）、メモリセル負荷抵抗等の高抵抗部分および、真
性準位ゲート部１０４ａの多結晶シリコン層上のみ上記
ＣＶＤ−８４０１膜１０５を選択的に残す。

（第１７図ｄ） （９）多結晶シリコン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１０！Ｏａｔｏｍｓ／
Ｃ１ａｍのソース領域およびドレイン領域１０６を形成
する。この時多結晶シリコン層内にも不純物が導入され
【、ゲート電極１０４ｂ、ダイレクトコンタクト１０４
Ｃおよび多結晶シリコン配線部１０４ｄを形成する。（
第１７図ｄ） ａｌ　牛導体Ｍ板１０１　生麦ＷＪ全体ＦＣＰ　Ｓ　Ｇ
　（Ｐｈｏｓｐｈ。

Ｓ目１ｃａｔｅ　Ｇｌａｓｓ　）膜１０７を７０００〜
９０００Ａの厚さに形成する。

ａｌ　しかる後、ＡＡを単導体基板１０１主表面に全面
蒸着し、厚さ１鵬の人！膜１０８を形成する。

＠　上記Ａｎ膜を選択的にエツチングし、配線領域ｉｏ
ｓを形成する。（第１７図ｅ） 以下に説明する回路は上述したフェルミ準位の差（Ｅｆ
ｎ−Ｅｆｐ）（Ｅｆｎ−Ｅｉ）、（Ｅｉ−Ｅｆｐ）を取
り出すための一方法となり得るが、その他一般的に、異
なるＶｔｈを持つＦＥＴのＶｔｈの差に基ずく電圧　、
を基準電圧として利用する基準電圧発生装置として応用
できる。

第１８図Φ）は、ＭＯＳトランジスタのしきい値電圧に
対応する電圧を発生する回路である。Ｔ、。

Ｔ、はドレインとゲートが共通に接続された、いわゆる
ＭＯＳダイオードを構成している。

Ｉｏは定電流源、Ｔ、、Ｔ！は異なるしきい値電圧■ｔ
ｈｌ　＊　Ｖｔｈｚ　とほぼ等しい相互コンダクタンス
βを持つＭＯＳＦＥＴであり、各々のドレイン電圧をＶ
ｍ　＝’Ｖ’ｓ　とすれば １・−ｍ−β（Ｖｓ　Ｖｔｈｔ）” ｍ−β（Ｖｍ　Ｖｔｈ２）”　・・・・・・・・・・・
・・・・（１７）であるから Ｖｓ　−Ｖｔｈｌ　＋　７Ｅπ刀　・・・・・・・・・
・・・・・・・・・α枠Ｖ＊　−Ｖｔｈ２　＋　ｍ　・
・・・・・・・・・・・・・・・・１埠となり、ドレイ
ン電圧の差をとれば、しきい値電圧の差を取り出すこと
ができる。

定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路で一例としてＴ、、Ｔ、として先に説明したＮ
＋ゲゲーＭＯ８及びＰ＋ゲートＭＯＳを使用すれば、し
きい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰｉ半
導体の７エルミ・準位の差（Ｅｆｎ−Ｅｆｐ）を取り出
すことができる。

第１９図および第２０図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回Ｗ＆舛である。Ｔ、はしきい
値電圧ｖｔｈｌ　ｅ　Ｔｓはしきい値電圧Ｖｔｈ２を持
って〜１．ルとする。

抵抗Ｒ８がＴ、のインピーダンスに比較して十分大きく
、抵抗Ｒ３がＴ、のインピーダンスに比較して十分大き
い条件では ｖ、−ｖ、中■ｔｈｌ　訊・・・・曲・曲僧Ｖ、　＋Ｖ
ｔｈ２　・・・・・・・・・・・・・・・・・・（財）
ゆえに、Ｖ！　”ｖｔｈｉ　Ｖｔｈ２　・・・・・曲・
曲間（ハ）となる。

第２１図（ａ）は、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第２１図（ｂ）はその動作タイミ
ングを表わしたものである。クロックパルスφ１により
Ｔ、、Ｔ、をオンさせて容量へにＴｓ　、Ｔｔのしきい
値電圧Ｖｔｈ□Ｉ　Ｖｔｈ２の差電圧をチャージする。

φｌが切れた後、クロックφ、によりＴ、をオンさせ、
Ｃ１のノード■を接地する。この時Ｃ１にはしきい値電
圧の差電圧が保持されているから、ノード■にはその電
位をそのままでる。後に述べるような電圧検出回路に使
用する場合には、この時のノード■の電位をそのまま基
準電圧として使用することもできる。が、より一般的な
形で使用できるためには、り四ツクφ２が入っている時
間内にクロックφ、によってトランス・ミッシロンゲー
トＴ、、Ｔ、をオンさせて、容量Ｃ８にその電位をとり
込み、演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ・７オロワで受ければ、その
出力として、十分内部インピーダンスの低い状態で、’
ｒ、＃’ｒ、のしきい値電圧の差が基準電圧として得ら
れる。

第２２図は同様に容量Ｃ１を利用した基準電圧発生装置
である。クロックφ１によりＴ、をオンさせる。この時
Ｔ、はりｔ１２ツクφ、によりオフ状態である。ノード
■の電位はノード■の電位よりＴ、のしきい値電圧Ｖｔ
ｈ□だけ下がり、ノード■の電位はノード■の電位より
Ｔ、のしきい値電圧Ｖｔｈ２だけ下がり、容量Ｃの両端
には両者の差電圧がチャージされる。次にφ、によりＴ
８をオフし、φ、によりＴ、をオンさせるとノード■に
しきい値電圧の差電圧が得られる。

第２３図は、第２１図の回路で使用される演算増幅器を
示したものである。Ｔ、、Ｔ、は差動増幅回路を構成し
ている差動対であり、Ｔ、、Ｔ。

はその能動負荷である。Ｔ、は、Ｔ、、Ｔ４によるバイ
アス回路と共に定電流回路を構成している。

Ｔ、、Ｔ、はＴ、を定電流源負荷とするレベル・変換兼
出力バッファー回路である。図ではＣ−ＭＯＳでの回路
構成例を示したが、シングル・チャネルＭＯ８でも構成
できることは言うまでもない。

第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）：５ンジスタＴｌ＃Ｔ！は各々異なるしきい値電圧
■ｔｈｉ　ｔｖｔｈ２を持っており、それ以外の特性は
等しいものとする。また大刀側に表われた（−）　、　
（＋）の記号は各々、出方に対して逆相、同相となるこ
とを意味するものである。

Ｔ、の入力をＶ、、Ｔ、の入力をＶ、とすれば、Ｖｓ　
Ｖｔｈｌ　−Ｖｓ　−Ｖｔｈ２　ッ＊すＭｌ　ｖｔ　−
Ｖｔｈｌ　−Ｖｔｈ２　−−−−−−−−−−−−−−
−−−−ｍの条件を境として、出力レベルが変化する。

演算増幅器はしきい値電圧の差′電圧分の入力オフ・セ
ットを持たせ、入力のいずれか一方を接地あるいは、電
源に接続すれば、このオフ・セット電圧を基準電圧とす
るコンパレータとして動作させることができる。従りて
第２４図に示すように、（−）入力端子に出力を接続し
く＋）入力端子を接地すれば、出力ｏｕｔにはしきい値
電圧の差が得られる。この場合演算増幅器の動作をさせ
るためには、ＴＩはデプレッション叱−ドであることが
必要である。例えばＴ１にＰ＋グー）ＭＯＳ。

Ｔ、にＮ＋ゲグーＭＯＳを使用する場合には、両方のＭ
ＯＳＦＥＴのチャンネル部に同一の条件でイオン打込み
を行って、ディプレッション型とすれば良い。

第２５図は、第２４図における演算増幅器を使って、基
準電圧を任意に設定できるようにしたものである。出力
を分圧手段Ｒｗ　ｐＲｅを通して（−）入力に帰還させ
れば、その分圧比をｒとすれば、出力電圧Ｖｏは となる。分圧手段Ｒｅ　−Ｒ１は線形抵抗が望ましいが
、許容できる程度に十分に特性のそろった抵抗であれば
何でもよい。

第２４図、２５図の回路はディプレッション型ＭＯ８を
使用するのが前提であるのに対し、第２６図、第２７図
の回路はエンノ１ンスメント型ＭＯ８でも動作可能なよ
うにしたものである。もちろん、ディプレッジ輩ン型で
ありても差しつかえない。

第２６図の例は、第２４図の例と同様出力を（ハ）入力
に直接帰還させたもので、出力■。は、電源電圧なＶＤ
Ｄとすれば Ｖｅ　−ＶＤＤ　−（Ｖｔｈｔ　Ｖｔｂａ　）　・・・
・・・・・・・・・・・・弼となる。第２４．２５図の
回路では差動対の少なく共一方をディプレジ１ン拳モー
ドにする必要があり、ケースによっては製造工程数を増
やさなければならないことがあるが、Ｖｔｈの差電圧を
接地電位を基準にして取り出すことができる。

逆に、第２６．２７図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

第２７図の例は第２５図の例と同様分圧手段Ｒ，，Ｒ，
を通して出力を（−）入力に帰還させたもので、出力は ｖｔｈｌ　Ｖｔｈｚ Ｖ、　−ＶＤＤ−□　・・・・・・・・・・・・・・・
翰となる。

次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等につ（・て説明する。

しきい値電圧の制御 ＭＯＳ集積回路において個所素子であるＭＯＳＦＥＴの
り、きい値電圧（ｖｔｈ）ハ、Ｌ　Ｓ　Ｉ　＋１’）４
１を決める重要なパラメータとなっている。このＶｔｈ
は、製造プ四セスによるバラツキ、温度による変化が大
きく、Ｖｔｈの制御がＭＯＳＬＳＩ製造上の難点とな９
ている。

一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生若生を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となっている。従来の基板バイアス発生回路
は発振部および波形整形部のみからなり、Ｖｔｈによる
フィードバックがなされないのが一般的であった。この
ため、製造バラツキ、温度により発振周波数、波形整形
能力の差が生じ、安定なバックバイアス電圧ＶＢＢを得
られず、Ｖｔｈの変動も大きいものであった。

本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用いたコンパレーターを使用し
、Ｖｔｈを一定の電圧にコントロールする。

Ｖｔｈは、基板バイアスにより変化し、次の式で表わさ
れる。

Ｖｔｈ−Ｖｔｈｏ十Ｋ（２％＋ＩＶｎｍ　ｌ　２φｒ）
ここでＶｔｈＯは、■ＢＢ−ＯＶのｖｔｈ、には基板効
果定数、φＦはフェルミレベルを表ワス。

このためＶｔｈは基板バイアスＶＢＩＩを変化させるこ
とによりコン）Ｅｆｆ−ル可能である。第２９図におい
て、発振回路部は、リングオンレータを使用している。

この発振回路は他の発振回路としてもよい。波形整形部
は２つのＭＯＳダイオードＱ１　。

Ｑ、およびコンデンサＣＩより成り、ＶＢＢの電荷をポ
ンプ作用によりＧＮＤに引き抜く作用をしている。この
ポンプ作用により％　ＶＢＢは負電圧に引かれていくが
ＩＶｏｌの最大電圧ＶＢＢＭは、このポンプ作用による
引き抜き電圧と基板リーク電流の□；′ 安定した点で決定される。発振回路へ動作しているかぎ
り、ｖおはこの安定点ＶＢＢＭに保たれるが、発振が停
止すると、基板リーク電流により、基板の電荷はリーク
しＧＮＤレベルに近づいていく。

ＶｉｌＢがＧＮＤレベルに近づくとＶｔｈは低下する。

第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャンネルブ四セス
での例を第３０図に示した。第３０１図でＱｌは、真性
レベルゲートＭＯ８，Ｑ！はＮグー）ＭＯＳを用いてい
る。またこれらはディプレッジロンタイプＭＯ８となっ
ている。このため、８ｇ コンパレータは一人力部に一−０，５５Ｖの電圧が入力
された時反転する。第２９図のＶｔｈセンス部は一つの
抵抗およびＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓより成る。

ここで抵抗はポリシリコン抵抗拡散層抵抗、ＭＯＳ抵抗
のいづれでもよいが、抵抗値は、Ｑ、のＶｔｈが０．５
５Ｖとなった時、出力が０．５５Ｖとなるよう設定され
ている。今ＶＢＢがＧＮＤレベルに近＜Ｑ、のＶｔｈが
０．５５Ｖ以下の時には、コンパレート部−入力端子は
０．５５Ｖ以下となり、コンパレータの出力は′１＃　
となり発振回路は動作を続けている。■。がＶＢＢＭに
近づきＶｔｈが上昇し、０．５５Ｖを越えるとコンパレ
ータ出力は０＃となり、発振は停止し、ＶＩＩＢはリー
クによりＧＮＤレベルに近づく。すなわち、フィードバ
ックループが形成され、この基板バイアス発生回路によ
りＶｔｈがコントｏ−，Ｉｔ／される。コンパレート部
で得られす る電圧０．５５Ｖは、エネルギーギャップの−となり るため、前述した通り温度、製造バラツキ、電源電圧に
対し変化が少ないので、Ｖｔｈをきわめて精″度よく制
御することが可能となり、温度マージン製造プ四セスマ
ージン、電源マージンの広いＭＯＳＬＳＩが得られる。

また後述するように、プｉセス的にも第３２図で示すメ
モリセルにおいて高抵抗Ｒを得るプロセスと全く同一プ
ロセスで真性レベルグー）ＭＯＳを得ることができるた
め、従来プロセスを用い容易に実現できる。

レベルシフト回路 ＭＯＳＬＳＩにおいて電゛源として５■電源を用い、入
力としてＴＴＬロジック回路からの信号を用いた場合、
高レベルとして２．ＯＶ、低レベルとして０．８Ｖの信
号となる。このＴＴＬ信号をＭＯＳレベルに変換する場
合には、従来入力部インバータのレシオをとり、ＭＯＳ
レベルへ変換していたが、Ｖｔｈバラツキ、温度変化に
より、入力レベルマージンが小さくなる問題があった。

前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用いたＴＴＬ−＋ＭＯ８変換回路の例を示す。第
３２図にＭＯＳメモリのアドレスバッファ回路に本方式
を用いた具体例を示す。

ｖｒｅｆとして前述第２５図の回路により基準電圧１．
４■を発生する。アンプとして第３３図の差動アンプを
用い入力のロジックｖｔｈヲ１．４　Ｖとなる入力バッ
７アを作成する。本方法によりＴＴＬ→ＭＯ８変換回路
が得られる。　゛ また他の方法としてアンプに、第２３図で示す路を用い
ｖｒｅｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔ１　、Ｔ、はデプレッション型ＭＯ
８を用いる。

論理Ｖｔｈ安定化回路 第３４図はインバータを始めとする論理回路のロジック
轡スレッショールドを使用電源電圧、ＭＯＳトランジス
タのしきい値電圧、温度等の変化に対し、常に一定にし
ようとするものである。

Ｑｓ　、Ｑｔ　、Ｑｓで構成されるインバータ１゜Ｑ４
　−Ｑｓ　、Ｑ−で構成されるインバータ２は各各、ロ
ジック・スレッシロールド制御用のＭＯＳＱ重　、Ｑ４
を持っている。

Ｑｙ　、Ｑａ　−Ｑｅは先に述べたインバータ１゜イン
バータ２と相似（ＭＯＳのパターンサイズ比が等しい）
になるように構成されており、インバータとしての入力
と出力が結合されて、ちょうどロジック・スレッシロー
ルド電圧が得られるようになっている。

ＣＭＰｌは先に説明した基準電圧な差動回路のオン＃セ
ットとして有する比較回路である。ＣＭＰｌはこの四シ
ック・スレッショールドと自分の中に持っている基準電
圧とを比較し、両者の差がほぼ０となるようにＱ４のゲ
ート電圧を制御する。

つまりロジック・スレッショールド〉基準電圧であれば
ＣＭＰｌの出力はハイ・レベルになりＱ。

の等価抵抗は大きくなり、ロジック・スレッショールド
を下げる方向に作用する。讃シック・スレッショールド
〈基準電圧の場合にはこの逆となり、両者は等しいとこ
ろで平衡状態となる。

Ｑ＝−Ｑ４のゲートｉＥ圧はＱ、のゲート電圧と共通で
あり、前者と後者は相似の関係にあるから、これにより
インバータ１．インバータ２のロジック・スレッショー
ルドは基準電圧と等しくなり、非常に安定なインバータ
特性を有することになる。

始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。

０ＭＯ８構成でなくとも、通常のシングル・チャンネル
のインバータ等の論理回路の場合にも、容易に適用でき
る。

これらの回路は、特に入力レベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理できる入力のイン
ターフェース回路として有用である。

電圧検出器 第３５図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第３６図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒ，，Ｒ，・により分圧し
た電圧を加えた電圧検出回路である。

分圧比をｒ、基準電圧をｖｒｅｆ　、検出レベルをｖｓ
ｅｎｓｅとすると ｖｒｅｆ ｖｓｅｎｓｅ　”＝□　・・・・・・・・・・・・・・
・・・・・・・（至）となり、分圧比ｒにより検出レベ
ルｖｓｅｎｓｅを任意に設定できる。

第３７図の例は、　Ｖｔｈの差に相当するオフ・セット
を持った演算増幅器を用いて、先に説明したよ５１（オ
フ−セット電圧を基準電圧として利用した電圧検出回路
である。またＲ１．Ｒ３，は第３６図の例と同じ分圧手
段である。

第３６．３６．３７図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用で館る。第
３７図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を第４４図に示すが、詳しい説明は
後述する。

定電圧装置 第３８図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒｌｓ　ｅ　Ｒ１４により安定化出力
の一部と基準電圧とを比較し、一致するようにＴ、。の
ゲート電圧を制御し、出力電圧を安定化する。演算増幅
器は、その特性が許容される範囲で何を使っても良い。

第３９図の例は第３８図の例でＴ、。にＭＯＳ）ランジ
スタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第４０図の例は第２４図の例で示したオフ・セット電圧
を持りた演算増幅器を使用したものであ　゛る。Ｔｌｌ
は当然ＭＯ８）ランジスタでありてもバイポーラトラン
ジスタであっても、接合製電界効果トランジスタであり
ても良い。

定電流装置 第４１図の例は、Ｔ、とＴ、のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔｔ−Ｔｔは同一の相互コンダクタンスβを持ち、しき
い値電圧は各々異なる■ｔｈ、　’ｖｔｈ、である。抵
抗Ｒ３゜がＴ、のインピーダンスに比較して十分高けれ
ば、Ｔ１のドレイン電圧（−ゲート電圧）■−家■ｔｈ
　１とほぼ等しくなる。

Ｔ、が飽和領域の時は、Ｔ、に流れる電流工。

は Ｉ−、β（■ｔｈ１−■ｔｈ２）　・・曲（３１）とな
る。

第４２図の例は、Ｔ！ｌに流れる電流Ｉによる電圧降下
工。ｕｔＲ□を基準電圧ｖｒ８ｆと比較し、常に両者が
等しくなるようにＴ１のゲート電圧を制御するようにし
た定電流回路である。

となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによりて得【も良い。

第４３図の例は、Ｔ□＊’ｌ’ｓａを同一のトランジス
タとし、いわゆるカレント・ミラー回路を用いた定電流
回路である。

電子時計 第４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。

’ｒ、　ｅ　’ｒ、　ｓ　Ｔ４１〜Ｔ４９およびＲ４ｍ
とＲ４，−は公称１．５■の水銀電池Ｅ１の電圧レベル
をチェックする回路を構成する。差動部のトランジスタ
対をＰ＋ゲート・Ｎチャンネル−ＭＯＳ、Ｎ＋ゲゲー・
Ｎチャンネル−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしき
い値電圧が電子時計の動作電源範囲である１、０Ｖ〜１
．５■以内になるように、チャンネル部分にイオン打込
みをほどこしている。

基準電圧となるしきい値電圧の差は、シリコン牛導体の
場合は、約１．ＩＶであり、バッテリーの電圧が下った
ことを検出するレベルを１．４■近辺に合せるために抵
抗手段Ｒ，，Ｒ，の抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために１分周回路ＦＤよりタイミング回
路ＴＭを通して得られるクロック信号φにより１間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートゲー、、
ＮＡ、で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の論理レベルにより、タイミン
グ回路ＴＭを制御し、それによってモータの駆動出力を
変えて、指針の運針の方法を変えて、バッテリー電圧の
低下を表示する。バッテリー電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を点滅させる等して表示することも可能である。

なお同図において、Ｏ２０はＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ□及び容量Ｃ，ＩＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップ・モータの励磁コイル、ＢＦ８．ＢＦ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全【の回路は公称１．５■の水銀電池Ｅ、で動
作する。またＴＭは分周回路ＦＤの複数の周波数の異な
る分周出力およびＮＡｉ　、ＮＡ。

で構成されたラッチの制御出力を入力とし′″Ｃ１Ｃ１
任意およびパルス幅を持つパルスを発生するタイミング
パルス発生回路である。ＩＣは第６図に示すＳ１ゲー）
ＣＭＯＳプロセスで作られた指針式電子腕時計用モノリ
シックＳｉ半導体チップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。

第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成さ訪ている。同図において、ａ
点、ｂ点の電位が００場合、電源（−Ｖｎｎ）　投入時
ＭＯ８ＦＥＴＴ、、Ｔ、　はＮ−ＭＯＳＦＥＴであるの
で共に″’ＯＮ″状態となり。

ａ点、ｂ点は電源の立下りと同時に電源側（−ＶＤｎ）
に引り張られる。この時Ｔ、のＮ−ＭＯＳＦＥＴは半導
体のエネルギーバンド差を利用したもので、そのＶｔｈ
ＮがＭＯ８ＦＥＴＴ１のそれに比べ約３倍（Ｎ　ＴＩ　
Ｖｔｈ＝　０．４５Ｖ　ＩＴ３ｖ、ｈ−１，２５Ｖ）と
なりているので、電源の立下りの途中で、ＭＯ８ＦＥＴ
Ｔｓは先に”　ＯＦＦ”となる。ＭＯ８ＦＥＴＴ１は引
き続き’ＯＮ”状態となっているため、ｂ点は−ＶＤＤ
　ｅ　ａ点はＧＮＤの電位で安定となる。

又、電源（−Ｖｎ＋ｏ）が切れた状態で、ａ点でＯＶ。

ｂ点で１■位に電荷が残った場合においては、電源の立
下り途中においてｖＤＤ−ＭｏＳＦＥＴＴｓのｖｔｈＮ
“まではＴ、は’ＯＦＦ”状態となっており、ＭＯ８Ｆ
　Ｅ　Ｔ　Ｔｓ　ハＶＩ）ｎ−’Ｉ’ｓ　ＶｔｈＨ”Ｑ
”ＯＮ”状態となるため、初期状態にａ点がｏｖ、ｂ点
がｌＶ（又はＴ、のＶｔｈＮまで）位でありても、安定
状態ではｂ点がｖＤＤ　ｓ　ａ点がＯｖとなる。さらに
本回路では全てＥ−ＭＯＳＦＥＴで構成されているため
安定状態での消費電流は殆んど零である。

第・４６図は従来提案されている状態設定回路の例を示
す回路図であり、同図において、ラッチ回路の安定度を
増すため、Ｔ、のＮチャンネルＤ（デプリーシｌン）−
ＭＯＳＦＥＴが挿入されてイル。コノＤ−ＭＯＳ　Ｆ　
Ｅ　ＴＫＪ：　’）　’Ｉｔ源（−ＶＤＤ）投入時、ａ
点は必ず電源と同時に立下り、又す点はＭＯ８ＦＥＴＴ
、のＶｔｈまで電源が立下がらないと、’ＯＮ”しない
ため安定状態ではｂ点がＶＤＤ　ｅ　ａ点が０■となる
。しかし本回路ではａ点とＶＤＤとの間にＤ−ＭＯＳＦ
ＥＴを使用しているため、次に何等かの形でａ点ＶＤＤ
　ｌ　ｂ点０Ｖ（ＲＥＳＥＴ）状態になりた時、Ｐ−Ｍ
Ｏ８ＦＥＴＴｓが’ＯＮ”となりＴ、とＴｓによる直流
パスが生じ【消費電流穴となる。それに対して第４５図
のような本発明の状態設定回路では上記したように状態
設定が確実にできると共に消費電流が極めて小さくてす
むので有効な状態設定手段を提供することができる。

次に本発明に係る電圧レギュレータ及びその応用例を説
明する。

第４７図は本発明による電圧レギユレータであり、＠４
８図はその特性図である。

第４７図の比較微電圧レギュレータは公知のそれと類似
の構成となりているが、電圧比較器ＣＰがプラス・マイ
ナス両入力端子からみて電圧レベルで非対称になってい
るところが通常の電圧比較器と異なっている。つまり、
この電圧比較器はプラス・マイナス両入力の電圧レベル
が等しいときにはバランスせず、マイナス側の方に所定
の高い入力電圧（絶対値で）が印加されたときバランス
する。言い換えればこの電圧比較器はプラス・マイナス
の入力レベルがバランス点に対してオフセットを持りて
いる。

このような電圧レギュレータによれば、入力電圧■ｉｎ
が高い場合出力電圧■。ｕｔは基準電圧Ｖｒｅｆに依存
し”ｏｕｔ　−Ｖｉｎ　ｌの差が大きくとられるが、入
力電圧■ｉｎが低い場合はＶ。ｕｔは専らＶｉｎに依在
し、ｌ　Ｖ　ｉ　ｎ　−Ｖ　ｏ　ｕ　ｔ　’　の差は小
さくされる。両者の変化点Ｐは、入力電圧■ｉｎに関し
て言えば、■１ｎ≧■１の点に設定される（Ｌはレギュ
レータ負荷／の最低動作電圧である）。

このように構成された電圧レギュレータによれば、負荷
／は、入力電圧■ｉｎが高いときは、最低動作電圧■、
よりも高いが入力電圧■ｉｎよりも低い出力電圧Ｖ。ｕ
ｔで動作されるので、動作が保証されつつその消費電力
が低減される。また入力電圧■ｉｎが低いときは、負荷
／は入力電圧■ｉｎとほぼ同じかそれより若干小さい出
力電圧■。ｕｔで動作させられるので、負荷／の入力電
圧Ｗｉｎに対する最低動作電圧■１が保証され、高い入
力電圧■ｉｎに対しては負荷／に合った電圧に出力電圧
Ｖ。ｕｔを低減しているので、この電圧レギユレータは
負荷／に対して低消費電力及び広範囲な入力電圧ｖ１ｎ
の幅を持たせることができる。

このような効果を、オフセＳ・）を持たない電圧比較器
レギュレータに対比させて、第４８図のグラフを用いて
詳述する。

同図において横軸は入力電圧ｖｉｎを縦軸は出力■。ｕ
ｔおよび基準電圧ｖｒｅｆを示している。曲線ａはＶｉ
ｎに等しいＶ。ｕｔを示しており、言い換えれば、電圧
レギユレータを用いないで、入力電圧ｖｉｎで直接負荷
／を動作させた場合の仮想曲線を示している。

曲線Ｃは一般の基準電圧■ｒｅｆ１を示しており、通常
基準電圧発生回路Ｖｒｅ［ＧＥＮＦＥＴのしきい値電圧
Ｖｔｈ％電流増幅係増幅３相互コンダク′タンスｇｍ、
或はＰＮ接合の順方向、逆方向電圧降下ＶＦ。

■２、双極トランジスタの電流増幅率ｈｆｅを利用して
いるため、ｖｒｅｆＧＥＮの出力電圧■、。ｆはその電
源電圧ｖｉｎに依存する（■ｒｅｆ”（Ｖｉｎ）　）。

電圧比較回路ＣＰの基準電圧としてこのよ５な基準電圧
ｖｒ”ｅｆｉを使用し、また前述したようなオフセット
を比較回路ＣＰに持たせなかった場合、出力電圧Ｖ。ｕ
ｔは基準電圧■ｒｅｆ１に等しくなり曲□線Ｃに一致す
る。そして、基準電圧■ｒｅｆｘは入力電圧ｖｉｎより
高くなることはないので、出力”電圧■ｏｕｔはどの範
囲においても入力電圧ｖｉｎよりも低くなる。その結果
、出力電圧Ｖ。ｕｔが負荷／の最低動作電圧ｖ１に等し
くなるとき（点Ｒ）の入力電圧ｖｉｎはＶｚ　（Ｖ’ｓ
　＞Ｖｔ　）となる。従りて、負荷／からみた入力電圧
■ｉｎの可能使用範囲はＩＶ！−Ｖ、＋に相当する電圧
分だけ、損失が生ずることになる。

この損失を小さくするために、第４７図の電圧レギュレ
ータでは、マイナス入力がプラス入力よりもオフセット
電圧Δｖｏｆｆ高（なったとき平衡するよう比較器ＣＰ
を構成する。

また基準電圧としては、仮想の基準電圧■ｒｅｆ。

よりも小さく類似特性をもつ基準電圧ｖｒｅｆｚ　（曲
線ｄ）を用い、目標通常入力電圧■３における実質的な
比較電圧（■ｒｅｆ２＋Δｖｏｆｆ）が仮想の基準電圧
■ｒｅｆ１に等しくなるよう、つまり目標動作点Ｓに一
致するよう■ｒｅｆ２とΔＶｏｆｆ　の値を設定してい
る。

このよ５゛な構成によれば、電圧比較器ＣＰは、ｖｏｕ
ｔ−Ｖｒｅｆｇ＋ΔＶｏｆｆの条゛件で平衡し、この平
衡条件を満足する入力電圧■ム。は、ｖｉｎ≧Ｖｏｕｔ
なので、■ｉｎ≧ｖｒｅｆ、＋、Δ■ｏｆｆのときだけ
となる。

入力電圧ｖｌｎが（”ｒｅｆ！＋Δｖｏｆｆ）より小さ
い場合、出力電圧ｖｉｎもそれより小さくなるので比較
器ＣＰは出力電圧Ｖ。ｕｔを高くしようと働くが、この
帰還制御は出力電圧Ｖ。ｕｔを入力電圧ｖｉｎに等しく
したところで制限され【しま５　（’　Ｖｏｕ　ｔ　＝
Ｖｉｎのため）。

従りて出力電圧Ｖ。ｕｔはＶｉ””■ｒｅｆ２＋ΔＶｏ
ｆｆを変曲点（Ｐ）として、入力電圧■ｉｎが変曲点Ｐ
よりも高いときは■ｒｅｆ２＋Δ■ｏｆｆ　に低減（制
限）され（曲ｉｂｔ　）、Ｖｉｎがそれより低いとき、
はほぼ入力電圧■ｉｎ　（曲ｆ＠ａ、）に等しくされる
。

そして、この変曲点Ｐが入力電圧Ｖｉｎ関して（横軸で
）最低動作電圧Ｖｔ（点Ｑ）と同じかまたは高ければ前
述した損失を避けることができる。

これは、曲線すがΔＶｏｆｆ　によって曲線ａと交差点
を持つからであり、曲ｉｄのように曲ｉａと交点を持た
ない場合にはこのような効果は得られない。

なお、第４７図のＦＥＴはソース・フォｐワーとして働
くもののデプレッション・モードＮチャンネルＦＥＴで
あるので、ｖｏｕｔ”ｉｎを可能とし、そのしきい値電
圧Ｖｔｈの損失がない。従って、これは入力電圧■ｉｎ
が小さい場合に有効である。

しかし、なから、このことはエンハンス・メントモード
のソース・フォロワＦＥＴの使用を否定スるものでな（
、入力電圧が太きく　Ｖｔｈ損失が重大な問題でな（て
、デプレッション・モードＦＥＴ製造プロセスを採用す
ることが困難な場合極めて有効である。この場合、低い
方の出力電圧■。ｕｔ（変化点Ｐより下）を決める曲１
ｆｊｉ　ａ　ｔ　（Ｖｏｕｔ　＝Ｖｉｎ）はＶｔｈだけ
下方の方へシフトする（Ｖｏｕｔ”１ｎ−ｖｔｈ　）だ
けであり、出力電圧Ｖ。ｕｔ　に上述したような効果を
持たせることが可能なことに変わりはない。

また、図中ＮチャンネＮＦＥＴをＰチャンネルＦＥＴに
代えることもでき、この場合Ｐチャンネ＃ＦＥＴはソー
ス接地として働（ので、上述したＶｔｈの損失はない。

制御用１７）ＦＥＴとしてソース接地、ソースフォｎワ
のいずれを採用するかに本質的な差異はないが、ソース
接地にした場合はデプレッション・モードＦＥＴにする
ようなしきい値電圧Ｖｔｈ損失に対する特別な配慮は必
要でない。また、ソース・フォロワにした場合は、電圧
比較の動作を割勘的にサンプリングする必要があるとき
（例えば比較器ＣＰを低消費電力化のためにクロック・
ドライブするとき）、このＦＥＴはボルテージ・フォロ
ワとして働くので便利である。つまりこのＦＥＴの相互
コンダクタンスｇ　ｎｌが十分高ければ、出力電圧はゲ
ート電圧により一義的に決まるからである。

また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。

オフセラ）Ｖ。ｆｆは入力電圧ｖｌｎの関数になること
が必ずしも否定されることではないが、変曲点Ｐを設定
する上ではｖｉｎに対して一定であることが望ましい。

また基準電圧Ｖｒｅｆ２　として、負荷／と同様な変動
要素を持つ基準電圧を使用すれば、負荷／の特性に応じ
た出力電圧Ｖ。ｕｔを得ることができるのでこれまた便
利である。その場合■ｒｅＤを負荷／を動作させる最低
の電圧の電圧に設定しておけば、Δｖｏｆｆを一定のマ
ージン手段として利用することができる。

オフセットΔ■ｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出力電圧■ｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と第５０図
のグラフを用いて説明する。

以下の説明および第５０図のグラフでは電圧値は全て絶
対値にする。

第４９図においてＱｔｏｙはＮチャンネル・デプレマシ
ョン・モードＦＥＴからなる制御用トランジスタである
ｏ　ＱＩＯＩとＱｔｏｙおよびＱｌ（１４＊　Ｑｔｏｅ
はカレント・ミラー回路を構成しており、Ｑｌ。、のド
レイン電流とほぼ等しいドレイン電流がダイオード接地
されたＦ　Ｅ　Ｔ　Ｑ、。、とＱＩｏａに流れる。ダイ
オード接続されたＰチャンネルＦ　Ｅ　Ｔ　Ｑｓ。４、
ＮチャンネルＦ　Ｅ　Ｔ　Ｑｌ。、のソース・ドレイ／
間電圧降下ＶＤ８は、高インピーダンス負荷Ｑ１゜６、
Ｑ１０６によってほぼそれぞれのしきい値電圧Ｖｔｈｐ
、■ｔｈｎとなる。

従って、比較器ＯＦのプラス・マイナス両入力端子にそ
れぞれ−ＶｔｈＪ）、（ｖｉｎ　−■ｔｈｎ　）の電圧
が加わる（第５０図曲線ｄ、ｂ）。

比較器ＣＰはオフセットを持たず、従クズ両入力が等し
いときバランスする。従って、その平衡条件は（■ｏｕ
ｔ　”’−■ｔｈｎ　）−■ｔｈｎｓ丁なわちｖｏｕｔ
＝ｖｔｈｐ＋ｖｔｈｎである。ｖｉｎ）■ｏｕｔの条件
より、出力電圧■ｏｕｔは、■！ｎ≧ｖｔｈｐ＋■ｔｈ
ｎ　のとき（Ｖｔｈｐ＋■ｔｈｎ　）に制限され、■ｌ
ｎ≦ｖｔｈｐ＋■ｔｈｎのときほぼｖｉｎに等しくなる
。従って、負荷／がＣＭＯ８で構成されている場合、そ
の動作下限電圧は通常（ｖｔｈｐ十Ｖｔｈｎ）になるの
で出力電圧Ｖｏｕｔはそれを補償することができる。

なお、ＭＯＳダイオード回路によって取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でなく
、そのドレイン電流に追従する。

平衡点の出力電圧■。ｕｔは勿論本来の（ｖｔｈｐ＋■
ｔｈｎ　）　よりも大きめにした方が良く、そのために
は各ＭＯＳダイオードＱ＋ｏａ、ＱＩｏａに流れる電流
を小さくするよ５　Ｆ　Ｅ　Ｔ　Ｑ、。、の相互コンダ
クタンスを小さくしておけば良い。

また、ＭＯＳダイオードによりて取り出す近以のしきい
値電圧はドレイン電流が流れることが前提となるので、
入力電圧ｖｆｆｉｎが低くなっても、両方のダイオード
に電流が流れるよう回路を構成しなければならない。

次に第４９図の電圧レギユレータを電子時計に応用した
例を第５１図を用いて説明する。

第５１図において、Ｏ２０は水晶発振器、ＷＳは正弦波
発振出力をく形波に変換する波形成形回路、ＦＤは分周
回路、ＴＭは分局出力から所定の周期５幅を持つパルス
を作るタイミング・ノ（ルス発生回路、ＬＦは低いレベ
ルの信号を高いレベルの信号に変換するレベルシフト回
路、ＢＣは電池寿命検出器、ＶＣは電圧比較器、■Ｒは
それを使用した電圧レギユレータ、Ｈはホールド回路、
ＤＴは発振状態検出器、ＬＭは秒針を駆動するステップ
・モータの励磁コイルである。

検出器ＤＴは、Ｏ２０が発振したことを分周器ＦＤ、タ
イミング回路ＴＭを通して検出し、発振した場合電圧レ
ギュレータＶＲを働かせて、発振器ｏ、ｓｃおよびＷＳ
、ＦＤ、ＴＭ等の動作電源電圧を１．５■から落とす。

電池Ｅを入れた瞬間、インバータエ、の入力ノードは放
電抵抗Ｒ１゜４によって接地電位（論理゛０”）になっ
【いるのでＮチャンネル・ＦＥ　ＴＱｚｏｔ　ｔ’ＯＮ
状態にし、レギーレータの出力を電池電圧の１．５ＶＫ
する。このときＱ、。、もＯＮにされ、ＦＥＴ　Ｑｚｏ
ｔのゲート・ノードを充電してお（。これは次にＦ　Ｅ
　Ｔ　ＱｔｏｙがＯＦＦにスイッチングした瞬間、レギ
ュレータ出力が落ち込むことがないよう、レギーレータ
の負帰還ループを予め能動的にしておくためである。

発振器が動作し始めたとき、他の論理回路は既に動作状
態に入っているため、タイミング回路ＴＭから検出器Ｄ
ＴにパルスφＢが供給される。排他的論理和回路ＥＸ、
はこのパルスφＢ　カ出タコとを検出するもので、一方
の入力には他方に対してインバータＩｎ　、Ｉｓ、Ｉｔ
分回路Ｃｌ０Ｉ　、Ｒ１０３によって遅延されたパルス
φ８が印加される。従クズ、パルスφＢが出ると、ゲー
トＥＸ□の出力には遅延時間に相当する幅のパルスが生
じる。このパルスはＦＥＴＱ□３、インバータエ６、コ
ンデンサＣ１−Ｏｆｆｉから成る整流回路で積分され、
φＢが出始めてからしばら（経つとＮチャンネル、　Ｆ
　Ｅ　Ｔ　Ｑｙｏｔ、ＱｚｏｓをＯＦＦにする。これに
よって、レギュレータＶＲは自身の制御ループのみによ
って、所定の出力電圧（１，５■未満）を発生し、低消
費電力に寄与する。

以下、このレギーレータ、特に電圧比較器■ｃの動作を
説明する。この比較器ＶＣは第４７回の原理図と第４８
図の特性図で説明した比較器ＣＰと同様な動作をするの
で簡単な説明にとどめておく。

ＰチャンネＡ／Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｏｅ、Ｑｔ
ｏｙはオフセット電圧■。ｆｆを得るために、Ｑ２０６
のゲートは第５図のＱ＋、第６図のようなＰ型にされ、
Ｑｔｏｙのゲートは第５図のＱ！、第７図のようなＮ型
にされる。従って％　Ｑｔｏ’ｒ　のしきい値電圧Ｖｔ
ｈはＱ！０６　より約０．５５Ｖ高（なり、これが前述
したオフセット電圧Ｖ。ｔｆ　となる。ＮチャンネルＦ
ＥＴＱ、。、と、ＰチャンネルＦＥＴＱ＊。、は共にダ
イオード接続されているので、比較器ＶＣのプラス入力
であるＱ！。７　のゲートには両Ｖｔｈの和（Ｖｔｈｐ
＋■ｔｈｎ）が印加され、これが第４８図および第５０
図の曲線ｄに示しｇＶｒｅｆｚの電圧となる。

従っ°−Ｃ，を圧レギュレータＶＲの出力電圧■。ｕｔ
は■。ｕｔ−■ｔｈｐ＋ｖｔｈｎ＋Δ■ｏｆｆ（■ｉｎ
≧■ｔｈｐ＋■ｔｈｎ＋Δｖｏｆｆの場合）となる。入
力電圧ｖｉｎｋ’低いときは前述と同様Ｖ。ｕｔ””■
ｉｎとなる。

この比較器は低消費電力化のためにタイミング信号φえ
によって動作時間が制限されている。勿論基準電圧Ｖｒ
ｅｆ２を得る回路もそうであり、そのため基準電圧■ｒ
ｅｆｚの電圧をホールドするようコンデンサＣ１０４か
又Ｑｔｏｔのグー）！圧をホールドするようにコンデン
サＣｌ０１１　がゲート容量等の寄生容量とは別個に追
加されている。コンデンサＣｏｏｓ　は帰還ループに幾
つかのＦＥＴが縦続接続されたことによって位相回りが
生じ、それに起因する発振を防止するためのものである
。

バッテリ・チェッカーＢｅは第４４図とほぼ同様な構成
となっているのでその説明は省略する。

なお、ＩＣの出力段で励磁コイルの駆動器工８、■、は
、駆動能力を太き（するため１．５■の電池を直接電源
にしている。

第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢｅをディジタル表示電子時計に応用し
た例を示している。

同図において、Ｏ８Ｃ，ＷＳ、ＦＤは第５１図の例と同
様、１．５■より低い調整電圧を電源とし、またデコレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低い電圧を電源としている。

ＤＢは１．５Ｖの電圧を３．０■に昇圧する信電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動器は省略しである）。

／Ｓはレベルシフト回路であり、電源電圧の高い回路へ
低い信号レベルを直流的に高（変換して供給する。

このように、低い動作電圧で動作ｊるＩＣ内部の通常の
論理回路は低い動作電源で、ＩＣの入出力インター７エ
ースにおける高い動作電圧を必要とする表示駆動器等は
高い動作電源を使用すると、低消費電力化や使用電源範
囲の拡張に有効である。

【図面の簡単な説明】

第１図はＧａＡｓ、ＳｉおよびＧｅ半導体のエネルギー
・ギャップＥｇとその温度依存性を示す図である。第２
図は半導体のバンド構造と７工ルミ準位Ｅｆを示す図で
あり、同図（ａ）　、　（ｂ）はＮ型半導体の、同図（
Ｃ）　、　（ｄ）はＰ型半導体の夫々バンド構造とフェ
ルミ準位を示す図である。第３図はＮ型及びＰ型Ｓｔの
７工ルミ準位の、不純物濃度をパラメータにした温度特
性を示す図である。第４図（ａ）。 （ｂ）および（ｃ）はそれぞれＧｅ、ＳｉおよびＧａＡ
ｓ半導体と各種のドナーおよびアクセプタ不純物が持つ
エネルギー準位の分布を示す図である。 第５図はＮ型およびＰａ半導体の７工ルミ準位の差（Ｅ
ｆｎ−Ｅｆｐ　）を取り出すために使用され得るＰ＋ゲ
ートおよびＮ＋ゲゲーＭＯ８ＦＥＴの断面構造を概略的
に示し、左半分がＰチャンネルＦＥＴ、右半分がＮチャ
ンネルＦＥＴを示している。 第６図（ａ）　、　（ｂ）は夫々Ｐ＋ゲートＰチャンネ
ルＭＯ８ＦＥＴの平面図と断面図を、第７図（ａ）メｂ
）は、８′ｉゲ一トＰチヤンネルＭＯ８ＦＥＴの平面図
と断面図を、第８図（ａ）　、　（ｂ）はＮ＋ゲゲーＰ
チャ７ネ／Ｉ／ＭＯ８ＦＥＴの平面図と断面図を、第９
図（ａ）　、　（ｂ）はＮ＋ゲグーＮチャンネルＭＯ８
ＦＥＴの平面図と断面図を、第１０図（ａ）　、　（ｂ
）はｉゲートＮチロＹ〉・ネルＭＯ８ＦＥＴの平面図と
断面図を、第１１図（ａ）。 （ｂ）はＰ＋ゲゲーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示している。 第１２図（ａ）〜（ｄ）、第１３図（ａ）〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄ）は、
それぞれコンプリメンタリＭＯ８を一緒に製造する場合
の主要工程における断面図である。 第１６図（ａ）　、　（ｂ）はそれぞれＰ”！牛導体−
絶縁物−Ｎ型牛導体構造のエネルギー状態と電荷の状態
を示し、同図（ｃ）　、　（ｄ）はそれぞれＮ＋型半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示す図である。 第１７図（ａ）ないしくｅ）はＮチャンネルＭＯ８ＦＥ
Ｔの各製造工程における断面図である。 第１８図（ａ）　、　（ｂ）は夫々異なるしきい値電圧
Ｖｔｈを持つ２つのＦＩＳＴのＶｔｈの差を取り出すた
めのＭＯＢダイオード回路の特性図とその回路を示す図
である。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂ）はそのタイ
ミング信号波形を示す。第２２図乃至第２７図は更に他
の実施例にもとすく基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２図、第３３図はそれぞ
れコンパレータ回路、メモリセル回路、アドレスバッフ
ァ回路、差動アンプの回路図を示す。第３４図は論理回
路の回路図を示す。 第３５図〜第３７図は基準電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギユレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した例を、第４４図は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示している。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はその動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギュレータの他の例を説
明するための回路図であり、第５０図はその動作を説明
するための電気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタル表示電子時計
に応用した例を説明するための回路システム図である。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａ□・・・水晶振動子、Ｏ２０・・・水晶発
振回路、ＷＳ・・・正弦波−（形波変換波形成形回路、
ＦＤ・・・２進力クンタ多段接続分周回路、ＴＭ・・・
タイミング回路％ＣＭ・・・秒針駆動用ステップモータ
の励磁コイル、ＢＦ・・・ＣＭの駆動用バッファー、Ｎ
Ａ・・・ＮＡＮＤゲゲー、ＩＣ・・・モノリシックＳｉ
牛導体集積回路チップ、φ・・・クロックパルス、Ｅｇ
・・・牛導体のエネルギー・ギャップ、Ｅｖ・・・価電
子帯の最上限準位、ＥＣ・・・伝導帯の最下限準位、Ｅ
ｉ・・・真性牛導体のフェルミ準位、Ｅ　ｆ　ｎ　＊　
Ｅ　ｆ　ｐ・・・Ｎ型、Ｐ警手導体のフェルミ準位、Ｅ
ｄ、Ｅａ・・・ドナー、アクセプタ準位。 第　１　図 ヶ５３゜　′１ １う 第　１８ （ａ−） ０ｓ 第２２図 第２４図 第２５図 第２６図 第２７図 第２８図 第２９図 第３０図 第３１図 第３２図 Ｉ／−ｒ 第３３図　第３７図 第３４図 Ｉ）ハ 、ｊ 第３５図 第３６図 第　３８　図 第３９図 第４０図 第　４１　図 第　４２　図 第４３図 第　４６　図 第　４５　図 第４７図 第４８図 □−

Claims (1)

1. 【特許請求の範囲】 １、論理回路と、ロジックしきい値電圧検出回路と、互
   いにしきい値電圧の異なる第１．第２ＩＧＦＥＴのしき
   い値電圧の差にもとすいて形成された基準電圧と、上記
   ロジックしきい値電圧検出回路によって検出されたロジ
   ックしきい値電圧との差に応答して、上記論理回路とロ
   ジックしきい値電圧を変化させる電圧比較回路とを有す
   ることを特徴とする半導体集積回路装置。 ２、上記電圧比較回路は、ソースが互いに結合された上
   記第１．第２ＩＧＦＥＴと、上記第１ＩＧＦＥＴのゲー
   トが結合された第１入力端子と、上記第２ＩＧＦＥＴの
   ゲートが結合された第２入力端子と、少なくとも上記第
   １又は第２ＩＧＦＥＴのドレイン出力にもとすいた信号
   が供給される出力端子とを持つ比較回路を有し、上記第
   １入力端子に上記ロジックしきい値電圧検出回路の出力
   信号が供給され、上記第２入力端子に所定の電位が供給
   され、上記出力端子から取り出された出力信号によって
   上記論理回路とロジックしきい値電圧検出回路のしきい
   値電圧を変化させることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。 ３、上記論理回路は、論理段と、上記論理段と第１電位
   点との間に設けられ、上記比較回路の出力端子から取り
   出された出力信号により制御される第３ＩＧＦＥＴを有
   し、上記ロジックしきい値電圧検出回路は、ロジックし
   きい値電圧検出段と、上記ロジックしきい値電圧検出段
   と第１電位点との間に設けられ、上記出力信号により制
   御される第４ＩＧＦＥＴとを有することを特徴とする特
   許請求の範囲第２項記載の半導体集積回路装置。 ４、上記第１．第２ＩＧＦＥＴのしきい値電圧の差は、
   それらのゲート電極のフェルミ準位差に基すいているこ
   とを特徴とする特許請求の範囲第１゜第２又は第３項記
   載の半導体集積回路装置。 ５、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた半導体層部を有するこ
   とを特徴とする特許請求の範囲第４項記載の半導体集積
   回路装置。 以下余白