KR830000875B1 - 전압 발생장치 - Google Patents

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Description

전압 발생장치

제 1 도는 G_aA_s, S_i및 G_e의 각각의 에너지 갭(E_g)과 그 온도 의존성을 나타낸 도면.

제 2 도는 반도체의 밴드구조와 페르미준위(E_f)를 나타낸 도면으로서.

제2a도, 제2b도는 N형 반도체의 예를 나타낸 도면.

제2c도, 제2d도는 P형 반도체의 예를 나타낸 도면.

제 3 도는 N형 및 P형 S_i의 페르미준위의 불순물 농도를 파라메터로한 온도 특성을 나타낸 도면.

제4a도, 제4b도, 제4c도는 각각 G_e, S_i및 G_aA_s반도체와 각종의 도우너 및 억셉터 불순물이 가진 에너지 준위의 분포를 나타낸 도면.

제5a도, 제5b도는 각각 P형 반도체-절연물-N형 반도체 구조의 에너지 상태와 전하상태를 나타낸 도면.

제5c도, 제5d도는 각각 N⁺형 반도체-절연물-N형 반도체 구조의 에너지 상태와 전하상태를 나타낸 도면.

제 6 도는 오프세트 전압을 가진 연산증폭회로를 나타낸 도면.

제 7 도는 제 6 도의 연산증폭회로를 이용한 기준전압 발생회로도.

제 8 도, 제 9 도 및 제10도는 다른 실시예에 의한 연산증폭회로를 이용한 전압 발생회로도.

제11도는 한계전압(V_th)이 다른 MOSFET를 차동 접속하여 형성한 전압 비교기를 나타낸 도면.

제12도는 한계전압(V_th)이 다른 MOSTEF를 이용한 차동증폭회로를 나타낸 도면.

제13도는 제12도에 나타낸 차동증폭회로의 차동쌍 MOS트랜지스터의 게이트전압대 드레인 전류특성을 나타낸 도면.

제14도는 서로 한계전압이 달라져 있는 2개의 MOSFET를 이용한 소오스플로워회로와 전압비교회로 등으로 구성된 오프세트형 전압비교 회로를 나타낸 도면.

제15도는 서로 한계전압이 달라져 있는 2개의 MOSFET를 이용한 소오스전지회로와 전압비교회로 등으로 구성된 오프세트형 전압비교회로를 나타낸 도면.

제16도는 제14도의 오프세트형 전압비교회로중에 사용되는 정전류회로의 1예를 나타낸 도면.

제17도는 제12도에 나타낸 차동증폭회로를 이용한 전압발생회로를 나타낸 도면.

제18도는 제14도에 나타낸 오프세트형 전압비교회로의 상세도를 나타냄과 동시에 그것을 이용하여 전압발생회로를 구성한 경우를 나타낸 도면.

제19도는 본 발명에 의해 MOSFET의 한계전압의 차를 오프세트 전압으로서 가진 연산증폭기를 응용한 안정화 전원회로를 나타낸 도면.

제20a도는 오프 세트형 연산증폭회로를 응용한 전압레귤레이터의 1예를 설명키 위한 회로도.

제20b도는 그 동작을 설명키 위한 전기적 특성도.

제21도는 IC외의 저항(R₁)에 의해 기준전압을 미조정할 수 있게한 기준전압 발생회로도.

제22도는 전압레귤레이터를 응용한 전자시계를 나타낸 도면.

제23도는 역시 전압레귤레이터를 응용한 디지탈 표시 전자시계를 나타낸 도면.

제24도는 서로 다른 한계전압을 가진 2개의 MOSFET의 단면 구조를 나타낸 도면.

제25도는 N형 및 P형 반도체의 페르미 준위의 차(E_fn-E_fp)를 산출하기 위하여 사용될 수 있는 P⁺게이트 및 N⁺게이트 MOSFET의 단면구조를 개략적으로 나타낸 도면으로서, 왼쪽 반은 P채널 FET를 나타낸 도면, 오른쪽 반은 N채널 FET를 나타낸 도면.

제26도 또한 N형 및 P형 반도체의 페르미준위의 차(E_fn-E_fp)를 산출하기 위하여 사용될 수 있는 P⁺게이트 및 N⁺게이트 MOSFET의 단면구조를 개략적으로 나타낸 도면으로서, 왼쪽 반은 P채널 FET, 오른쪽 반은 N채널 FET를 나타낸 도면.

제27도 또한 서로 다른 한계전압을 가진 2개의 P채널 MOSFET의 구조를 나타낸 도면,

제28도 및 제29도는 본 발명의 구성에 필요한 페르미 준위가 다른 게이트 전극을 가진 MOSFET의 요부 단면도.

제30도는 본 발명의 전압발생장치를 구성하는 MOSFET의 요부 단면도.

제31a도, 제31b도는 각각 N⁺게이트 P채널 MOSFET의 평면도와 단면도.

제32a도, 제32b도는 P⁺게이트 P채널 MOSFET의 평면도와 단면도를 나타내며, 각 평면도의 화살표로 나타낸 선을 그 단면도의 절단선이라 가정한 도면.

제33a도, 제33b도는 각각 P⁺게이트 P채널 MOSFET의 평면도와 단면도.

제34a도, 제34b도는 ｉ게이트 P채널 MOSFET의 평면도와 단면도.

제35a도, 제35b도는 N⁺게이트 P채널 MOSFET의 평면도와 단면도.

제36a도, 제36b도는 N⁺게이트 N채널의 MOSFET평면도와 단면도.

제37a도, 제37b도는 ｉ게이트 N채널 MOSFET의 평면도와 단면도.

제38a도, 제38b도는 P⁺게이트 N채널 MOSFET의 평면도와 단면도이다.

본 발명은 전압발생장치에 관한 것이다.

각종의 반도체 전자회로에 있어서, 기준전압을 발생시킬 때는 전압의 차원을 가진 물리량을 이용하는 것이 필수 조건이다.

지금까지 그 물리량으로서는 오로지 PN접합 다이오드의 순방향 전압강하(V_F)나 역방향 항복전압(제너전압)(V_Z) 및 절연게이트형 전계효과 트랜지스터(IGFET, MOSFET로 대표되는 것이 대부분임)의 한계전압(V_th)등이 이용되고 있다.

이들의 물리량은 절대적으로 일정한 전압값을 나타내는 것이 아니라 그 전압값은 각종의 요소에 의해 변동을 받는다. 따라서, 이들의 물리량을 각종 전자회로의 기준전압 발생장치로서 이용하기 위해서는 얻어지는 전압값의 변동 요소와 허용될 수 있는 변동폭에 주의를 기울이지 않으면 안된다.

우선, 이들 물리량의 온도특성에 관해 설명하면, 상기한 V_F나 V_th는 통상 2~3mV/℃정도의 온도 의존성을 지니고 있다. 이 온도 변화에 따른 기준전압의 온도변화는 용도에 따라서는 실제로 사용할 수 없을 정도의 크기에 미친다.

그리고 이들 물리량은 제조편차를 가진다.

예컨대, MOSFET의 한계전압(V_th)은 ±0.2V정도의 편차가 생기게 되는데, 이 편차는 온도변화보다도 커진다.

따라서, 상술한 베터리 체커로서 V_th를 이용하여 IC(집적회로)화했을 경우 기준전압 조정을 위한 외부부품과 외부 접속 핀(외부접속 단자)뿐 아니라 IC제조 후의 조정 작업이 필요하다. 또 제너전압(V_Z)의 저전압 한도는 3V정도이기 때문에 1~3V정도의 저전압 범위에서 사용하는 기준전압을 발생시키는 것은 불가능하다.

한편 제너전압 혹은 다이오드의 순방향 강하전압을 기준전압으로 사용할 경우에는 수mA~수 10mA정도의 전류를 흘려줄 필요가 있기 때문에 기준전압 발생장치의 소비전력을 저하시키는 점에서도 부적당하다.

이상의 설명으로 이해될 수 있듯이 상술한 V_th, V_F및 V_Z를 이용한 종래의 기준전압 발생장치는 온도특성, 제조편차, 소비전력 및 전압레벨 등을 고려해볼 때 반드시 모든 용도에 적합하지는 않다. 그래서 대단히 엄밀한 특성이 요구되는 용도에 대해서는 실용화나 양산화를 단념치 않으면 안되는 경우가 자주 있었다

본 발명자들은 이상과 같은 검토에 의해 종래의 기준전압 발생장치의 개량에는 물리적으로 한계가 있음을 알고 새로운 생각과 발상을 가진 기준전압 발생장치의 연구 개발을 개시했다.

본 발명의 목적은 종래에는 찾아볼 수 없었던 전혀 새로운 생각에 근거한 기준전압 발생회로를 제공하여 전자회로의 설계나 대량생산화를 용이하게 하는데 있다.

그리고 본 발명에 따른 후술하는 각종 실시예는 하기와 같은 잇점을 가진다.

(1) 온도변화가 작은 전압발생장치를 제공할 수 있다.

(2) 전압값의 변동이 제조 조건의 변동에 대해 작다.

예컨대, 로트(lot)간의 제조 편차가 작은 전압발생장치를 제공할 수 있다.

(3) 제조 후의 조정이 불필요할 정도로 제조 편차를 작게할 수 있는 집적회로화 된 전압 발생장치를 제공할 수 있다.

(4) 소비전력이 적은 전압발생장치 및 전압비교기를 제공할 수 있다.

(5) 정밀도가 우수한 저전압(1.1V 이하)을 얻을 수 있는 전압 발생장치를 제공할 수 있다.

(6) 비교적 저전압(약 1V~3V)의 전원 예컨대, 1.5V의 산화은 전지나 1.3V의 수은전지에 적합한 전압 발생장치를 제공할 수 있다.

(7) 반도체 집적회로에 적합한 전압 발생장치를 제공할 수 있다.

(8) 상보형(相補型) 절연게이트 전계효과 트랜지스터 집적회로(CMOSIC), N채널 MOSIC혹은 P채널 MOSIC와 양립할 수 있는 전압 발생장치를 제공할 수 있다.

(9) 제소비전력화에 적합한 정전압 출력회로를 제공할 수 있다. 즉, 전지전압 등의 공급전압을 절대값적으로 낮게 떨어뜨린 안정화 전압을 얻음과 동시에 저소비 전력화를 도모한 정전압 출력회로를 제공할 수 있다.

(10) 게이트 전극으로서 실리콘을 사용한 소위 실리콘 게이트 절연게이트 전계효과 트랜지스터 집적회로와 양립할 수 있는 전압 발생장치를 제공할 수 있다.

본 발명은 반도체 물리의 원점으로 되돌아가 특히, 에너지 갭(E_g), 페르미준위(E_f)등에 착안하여 이루어진 것이다.

즉, 반도체가 에너지 갭(E_g), 도우너 엑셉터 및 페르미준위 등의 각종의 준위를 가진 것은 주지의 사실이지만 이들 반도체의 물리 특히, 에너지 갭(E_g)이나 페르미준위(E_f)에 착안한 기준전압 발생장치는 반도체가 발견된 이래 광범위한 분야에 눈부신 발전을 가져온 현재에 이르기까지 아직 그 예를 찾아볼 수 없다.

결과론으로 말하면, 본 발명자들은 이 에너지 갭(E_g), 페르미준위(E_f)등을 기준전압원으로 이용하는 것을 고려하여 그 실현에 성공하였다.

에너지 갭(G_g), 페르미준위(E_f)등을 기준전압원으로 사용하는것 자체는 결코 어려운 이론은 아니며, 그 결과는 아주 쉽게 이해되고 납득될 수 있다. 그렇지만 현재로서는 역사가 짧지 않은 이 반도체 공업의 분야에 있어서, 반도체 물성(物性)의 원점으로 되돌아가 본 발명자들이 이룩해 놓은 종전에는 생각할수도 없었던 이와같은 성공예는 독창적이고 획기적인 것으로서 금후 전자회로나 반도체공업의 가일층의 발전에 크게 기여할 수 있으리라 기대된다.

본 발명의 1실시예에 의하면 실리콘 게이트 전극의 도전형이 다른 2개의 IGFET가 실리콘 모놀리딕 반도체 집적회로 칩(chip)내에 내장된다.

이들 FET는 게이트 전극의 도전형을 제외하고는 거의 같은 조건하에서 제조되므로 양자의 V_th의 차는 거의 P형 실리콘과 N형 실리콘의 페르미 준위의 차에 대등하다.

각 게이트 전극에는 포화농도 부근에 각각의 불순물이 도프(dope)되는데 이 차는 실리콘의 에너지 갭(E_g)(약 1.2V)에 거의 대등해져 이것이 기준전압원으로서 이용된다.

이와같은 구성에 의한 기준전압 발생장치는 온도 의존성이 작고 또한 제조편차도 작으므로 각종 전자회로의 기준전압 발생장치로서 이용될 수 있다.

본 발명의 상술한 목적과 이점 및 여러가지의 특징은 이하의 도면을 참조한 설명에 의해 이해될 것이다

반도체의 결정구조를 비롯하여 반도체의 에너지 벤드 및 도우너와 억셉터 불순물이 반도체에 초래하는 현상으로 전개되어 가는 반도체의 물리는 수많은 문헌에 설명되어 있다.

조성이 다른 반도체가 각각 고유의 에너지 갭(E_g)을 가짐은 말할 나위도 없이 주지의 사실이다.

그렇지만 전술한 바와같이 반도체가 고유의 에너지 갭(E_g)을 가지며 그 은도 의존성이 작은 것에 착안하여 이를 기준전압원으로서 이용한 예는 아직 그 예를 찾아볼 수 없다.

본 실시예는 이와같은 반도체 물리의 기초에서 출발하여 이루어진 것이므로 본 발명의 상세한 설명은 우선반도체의 물리를 예로들어 본 발명의 원리적인 설명을 한다.

반도체의 물리에 관하여는 많은 문헌에 매우 주의깊고 신중하게 설명되어 있으므로 이하 그 문헌의 하나인 S.M.SZE저, "Physics of Semiconductor Devices", 1969년 John Wiley & Sons발행, 특히 그 Chapter("Physics and Properties of Semiconductors"11페이지~95페이지의 도움을 빌어 간단히 설명한다.

에너지 갭(E_g)의 응용

반도체의 조성물로서는 각종의 것이 있으나, 그 중에서 현재 공업적으로 이용되고 있는 반도체로서 대표적인 것이 게르마늄(G_e), 실리콘(S_i)의 비화합물 반도체와 갈륨비소(G_aA_s)화합물의 반도체이다.

이들의 에너지 갭(E_g)과 온도와의 관계는 전술한 저서 24페이지에 설명되어 있다. 이를 제 1 도에 의해 다시 설명한다.

제 1 도에 의해 이해될 수 있듯이 G_e, S_i및 G_aA_s의 E_g는 상온(300°K)에서 각각 0.80(eY), 1.12(eV) 및 1.43(eV)이다. 또 그 온도 의존성은 각각 0.39(meV/°K), (0.24(meV/°K) 및 0.43(meY/°K)이다.

따라서 이들의 에너지 갭(E_g)에 상당하는 전압 혹은 그에 가까운 값의 전압을 산출함으로써 전술한 PN접합다이오드의 순방향 전압강하(V_F)나 IGFET의 한계전압(V_th)이 가진 온도의존성보다 1행(行)작은 온도 의존성을 가진 기준전압 발생장치가 얻어진다. 또한 얻어지는 전압은 반도체 고유의 에너지 갭(E_g)에 의해 결정되는데 예컨대, S_i에서는 다른 요인과 실질적으로 관계없이 상온에서 약 1.12(V)가 되어 제조조건등의 편차에 좌우되지 않는 기준전압을 얻을 수 있다.

그러면 이 반도체의 에너지 갭(E_g)에 상당하는 전압은 어떠한 원리에 의하여 산출해낼 수 있는지 그 1 예를 설명한다.

N형 i형 및 P형 반도체의 페르미준위(일함수)의 차의 응용

반도체에 도우너 및 억셉터 불순물을 도핑(dodping)한 경우의 에너지 준위의 상태는 잘 알려져 있다. 그 중에서도 본 발명에서 주목한 것은 N형 또는 P형 반도체의 페르미 에너지가 위치하는 곳의 에너지 준위가 진성 반도체의 페르미 에너지준위(E_i)를 기준으로 하여 각각 전도대 혹은 가전자대를 향하여 분리된다는 현상이다.

그리고 억셉터나 도우너 불순물의 농도가 높으면 높을수록 이들의 에너지 준위는 진성 반도체의 페르미준위(E_i)로부터 더욱 떨어지는데, P형 반도체의 페르미준위(E_fp)는 가전자대의 최상한 준위(E_V)에 가까워지고, N형 반도체의 페르미준위(E_fn)는 전도대의 최하한 준위(E_c)에 가까워진다.

따라서 양 페르미 준위의 차(E_fn-E_fp)를 구하면 이 에너지 준위차는 반도체가 갖는 에너지 갭(E_g)에 거의 근사해져 그 온도 의존성도 에너지 갭(E_g)의 그것에 근사한다. 또P형 반도체와 진성 반도체 및 N형반도체의 진성 반도체의 페르미준위의 차(E_fn-E_i), (E_l-E_fp)도 같다.

이 경우 절대값은 E_g/2에 가까워진다. 이하 진성 반도체와의 차는 P형과 N형의 차의 반이되는 것이기 때문에 그 상세한 설명은 생략한다.

상세한 설명은 후술하겠지만 불순물 농도가 높으면 높을수록 (E_fn-E_fp)의 온도 의존성은 작아진다.

따라서 가급적이면 포화농도에 가까운 불순물농도로 하는 것이 에너지 갭(E_g)에 근사한 커다란 에너지 준위차와 그 작은 온도 의존성을 얻기 위해서는 바람하다.

페르미준위(E_fn혹은 E_fp)는 도우너 혹은 억셉터 불순물의 농도만이 아니라 도우너 혹은 억셉터 준위(E_d혹은 E_a)에도 관계되기 때문에 이 준위(E_d,E_a)는 불순물 재료에 따라 달라진다. 이 준위(E_d혹은 E_a)가 각각 전도대 혹은 가전자대에 근사한 에너지준위를 가진 만큼 페르미준위(E_fd혹은 E_fa)도 각각 전도대 혹은 가전자대에 접근한다.

바꾸어말하면 도우너 및 억셉터의 불순물준위(E_d,E_a)가 얕은 레벨을 가진만큼 페르미준위의 차(E_fn-E_fp)는 반도체의 에너지 갭(E_g)에 가까워진다.

도우너 혹은 억셉터의 불순물 준위(E_d혹은 E_a)가 진성 반도체의 페르미 레벨(E_i)에 가까워진만큼 즉, 이 준위가 깊은 레벨을 가진만큼 페르미준위의 차(E_fn-E_fp)는 반도체의 에너지 갭(E_g)으로부터 떨어진다

그러나 이것은 반드시 그 온도 의존성이 나빠지는 것을 의미하는 것이 아니라 페르미준위의 차(E_fn-E_fp)의 절대값이 작아지는 것을 의미하고 있다.

따라서 페르미준위의 차(E_fn-E_fp)나 일함수의 차는 반도체 재료 및 불순물 재료 등의 재료 고유의 물리량인데 또 다른 관점에서 보면 반도체의 에너지 갭(E_g)과 유사한 기준전압원으로서 이루어질 수 있다.

즉 페르미준위의 차(E_fn-E_fp)는 그 자체에서 PN접합의 순방향 전압강하(V_F)나 IGFET의 한계전압(V_th)보다 온도 의존성이 작다. 또 제조 편차에 잘 좌우되지 않는 기준전압원으로 이루어질 수 있다.

즉, 얕은 레벨을 가진 도우너 혹은 억셉터 준위(E_d혹은 E_a)를 나타내는 불순물 재료를 사용하여 페르준위의 차(E_fn-E_fp)를 산출해 내는 방법이 반도체의 에너지 갭(E_g)에 거의 근사한 값의 전압을 산출해내는 하나의 방법이 될 수 있다.

한편, 얻어지는 전압값의 설정에 관하여 말한다면, 반도체의 에너지갭(E_g)에 상당할 만큼의 비교적 큰 기준전압을 얻으려고 할 경우에는 얕은 레벨을 나타내는 불순물을 사용하고, 비교적 작은 기준전압을 얻으려고 할 경우에는 깊은 레벨을 나타내는 불순물을 사용하면 좋다.

불순물 재료를 선택하는 구체적인 예

페르미준위(E_f)와 도우너준위(E_d), 억셉터준위(E_a), 도우너농도(N_d), 억셉터농도(N_a) 및 온도(T)와의 관계에 관해서는 제 2 도 및 제 3 도를 참조하여 다시 상세히 설명한다.

이에 앞서 G_e, S_i및 G_aA_a의 반도체에 대해서 각 불순물이 어떠한 준위를 나타내는 가를 설명한다. 본 발명에서는 그들의 불순물을 여하히 이용할 것인가를 설명키 위하여 상술한 문헌 제30페이지의 데이터를 제 4 도에 의거 설명을 덧붙인다.

제4a도, 제4b도, 제4c도는 각각 G_e,S_i및 G_aA_s에 대한 각종 불순물의 에너지 분포를 나타낸 도면이다.

각 도면에 있어서의 숫자는 파선으로 나타낸 갭의 중심 즉, 진성반도체의 페르미 레벨(E_i)로부터 상측에 위치하는 준위에서는 전도대의 최하한 준위(E_c)에서의 에너지차(E_c-E_d)를 나타내고, E_i로부터 하측에 위치하는 준위에는 가전자대의 최상한 준위(E_v)에서의 에너지 차(E_a-E_v)를 나타낸다. 그 단위는 모두(eV)이다.

따라서 제 4 도에 있어서 작은 수치로 나타낸 불순물 재료는 그 준위가 전도대의 최하한 준위(E_c)혹은 가전자대의 최상한 준위(E_v)에 가까운 것을 나타내고 있으며, 에너지 갭(E_g)에 가까운 전압을 얻는 불순물로서 적당하다.

예컨대, 현재 가장 빈번히 사용되고 있는 S_s에 대해서는 L_i,S_b,P,A_s,B_i의 도우너 볼순물 및 B,A1,G_a의 억셉터 불순물을 나타내는 준위 차(E_c-E_d), (E_a-E_v)가 가장 작다. 각각의 준위 차는 모두 S_i의 에너지 갭(E_g)의 약 6%이하이다. 이들의 불순물을 사용한 N형 S_i및 P형 S_i의 페르미 준위의 차(E_fd-E_fa)는 0。K에서의 온도변화를 무시하면 S_i의 에너지 갭(E_g)의 약 94%~97%로 되어 거의 E_g에 대등한 값이 된다 또 상기의 불순물 다음으로 작은 준위 차(E_c-E_d), (E_a-E_v)를 나타내는 도우너 불순물은 S(E_g의 약 16%)이고, 억셉터 불순물은 I_n(E_g의 약 14%)이다. 각 불순물을 사용한 N형 S_i및 P형 S_i의 페르미 준위의 차(E_fd-E_fa)는 0。K에 있어서 약 0.85E_g가 된다. S_i의 에너지 갭(E_g)과의 편차는약 15%에 미쳐 상술한 불순물에 대한 편차는 매우 커진다는 것을 이해할 수 있다. 따라서 S_i의 에너지 갭(E_g)에 거의 대등한 전압을 얻기 위한 P형 및 N형 S_i의 불순물 재료로서는 L_i, S_b, P,A_s, B_i의 그룹에서 선택된 하나의 도우너 불순물 및 B, A_l, G_a의 그룹에서 선택된 하나의 억셉터 불순물이 가장 적당하다. 그밖의 불순물은 S_i의 에너지 갭(E_g)보다 매우 작은 전압을 얻으려고 할 때 가장 적합하다.

페르미준위 E_f의 물리

다음에 페르미 준위의 차(E_fn-E_fp)에 관해 제 2 도를 참조하여 물리적인 설명을 한다.

제 2 도는 반도체의 에너지 준위를 나타내는 도면으로서, 제2a도 및 제2b도는 각각 N형 반도체의 에너지 준위 모델과 그 온도 특성을 나타내고 있으며, 제2c도 및 제2d도는 각각 P형 반도체의 에너지 준위의 모델과 그 온도 특성을 나타내고 있다.

반도체중의 케리어는 도우너의 불순물(N_d)중 이온화하여 발생된 전자(nd)와 가전자대에서 여기(勵起)된 전자 및 정공쌍과의 합이다.

도우너 불순물 농도(N_d)가 매우높을때는 여기된 전자 및 정공쌍이 무시될 수 있으며 전도 전자의 수(n)는,

이 된다. nd는 전자가 도우너 준위에 트랩(trap)되는 전자의 확율에 의해 구해지고, 또 n은 전도대에 존재하는 전자수에 의해 구해져 각각,

이 된다. 여기서 전도대중의 유효상태밀도(N_c)는

이 된다. 여기서

h : 프랭크 정수 m* : 전자의 유효질량.

K : 볼쯔만 정수. T : 격자(格子)온도.

상기 (1), (2), (3)식에 의해,

가 되고,

여기서 페르미 준위는 전도대의 최하한 준위(E_c)에 접근한 위치에 있는 경우를 상정(相定)하고 있으므로 (5)식의 제 1 항은 무시할 수 있어,

이 된다.

이 제(6)식이 나타내는 점은 온도가 낮을 때는물론이지만, 상온에 있어서도 불순물 농도(Nd)가 높을 경우에는 N_c/N_d는 1에 접근하여

이 되므로 페르미준위(E_f)는 전도대의 하단(E_c)과 도우너준위(E_d)의 중간점에 위치하여 온도의 의존성은 E_c의 온도 특성에 거의 대등해진다. 단, 온도가 매우 높아졌을 경우에는 가전자대에서 여기된 전자와 정공쌍에서 수가 많아져 불순물의 영향은 적어지며 N형 반도체중의 페르미준위(E_fn)는 진성반도체의 준위(E_i)에 접근한다.

이상의 관계를 나타낸 것이 제2b도이다.

제2c도와 같은 억셉터 불순물만을 포함한 P형 반도체의 경우도 거의 마찬가지로 저온시 및 억셉터 불순물 농도가 큰 경우에는 P형 반도체중의 페르미준위(E_fp)는 가전자대의 상단(E_v)과 억셉터 준위(E_a)의 중간점에 거의 위치하고 온도가 높아지면 제2d도에 나타낸 바와같이 진성 반도체의 페르미준위(E_i)에 가까워져 간다.

이 P형 반도체중의 페르 미준위(E_fp)의 온도 의존성을 나타낸 것이 제2d도이다.

페르미준위 E_f의 온도 특성과 불순물 농도의 관계에 관한 하나의 구체적인 예

페르미준위(E_fp,E_fn)의 온도 의존성과 불순물 농도와의 관계에 관해 물성적인 설명을 했으나, 다음은 현재 가장 많이 실용되고 있는 S_i반도체를 구체적인 예를 들어가면서 상술한 저서 37페이지의 데이터를 참고로 하여 실용화할 때의 페르미 준위의 차(E_fp,E_fn)와 그 온도 의존성에 관하여 설명한다.

제 3 도에 그 데이터를 다시 열거한다.

통상의 S_n반도체 집적회로 제조 프로세스에 있어서 불순물 재료로서는 오로지 보론(B)과 인(P)이 사용되는데 그 불순물 농도가 높을 경우에는 10²⁰(atomS/㎤)이지만, 도우너 및 억셉터 불순물 농도(N_d),(N_a)를 그보다 2행(행) 낮은 10¹⁸(atoms/㎤)로 하여도 제3도에 의해 독해될 수 있듯이 N형 반도체와 P형 반도체의 페르미준위의 차(E_fp,E_fn)는 300°K에 있어서 0.5-(-0.5)-1.0(eV)으로서, 동 온도에서의 에너지 갭(E_g~1.1eV)에 비교적 가까운 값이 된다.

온도에 대한 변화는 200°K~400°K(-70℃~130℃)의 범위에서 약 1.04(eV)~0.86(eV)의 변화율은 0.9(mV/℃)이다. 이 변화율은 상술한 IGFET의 한계전압(V_th) 다이오드의 순방향 강하전압(V_f)의 온도에 대한 변화율이 2~3mV/℃인데 대하여 약 1/3이 작은 값이다.

불순물 농도가 10²⁰cm^-3이상이면 실리콘 에너지 갭(E_g) S_i=1.1(V)에 거의 대등해져 온도의 변화율은 약 0.2mV/℃가 되어 매우 작은 값이 된다.

따라서 불순물 농도가 약 10¹⁸cm^-3이상이면 최소한 종래보다 1/2~1/3정도 작아진 온도 의존성을 얻을수 있다. 더욱 바람직하게는 10²⁰cm^-3이상(약1/10로 개선)이며 가장 바람직한 것은 포화농도이다.

페르미준위의 차를 산출하는 원리와 실예

그러면 이 페르미준위의 차(E_fn-E_fp),(E_fn-E_i),(E_i-E_fp)에 상당하는 전압은 어떠한 원리에 의하여 산출될 수 있는지에 관해 알아보기로 하자, 그 하나의 예로서는 동일한 반도체 기체의 다른 표면상에 거의 동일한 조건하에 이루어진 게이트 절연막상에 형성된 동일한 반도체물질(예컨대, 모두 실리콘)로서 도전형이 다른 반도체 게이트 전극을 가진 2개의 동일한 도전형 채널의 MOSFET의 한계전압(V_th)의 차를 이용하는 것이다.

이하 그 구체적인 예를 설명한다.

제25도 및 제26도는 상보형 MOS집적회로(CMOSIC)내에 형성된 각 FET의 개념적인 단면구조를 나타낸 도면이다.

이후 간단히 설명하기 위해, P⁺게이트 MOS,N⁺형 반도체를 게이트 전극으로 한 MOS트랜지스터를 N⁺게이트 MOS, 진성 반도체 즉, i형 반도체를 게이트 전극으로 한 MOS트랜지스터를 i게이트 MOS라 칭한다.

제26도에 있어서 왼쪽반은 P⁺, i, N⁺게이트 P채널 MOS트랜지스터이고, 오른쪽 반은 P⁺, i, N⁺게이트 N채널 MOS트랜지스터이다.

제26도의 MOSFET(Q₁~Q₃)(Q₄~Q₆)의 상호의 한계전압의 차는 아래표와 같이 된다.

[표]

제31a도, 제31b도 및 제32a도, 제32b도는 실제로 회로 구조상에 사용되는 N⁺게이트 및 P⁺게이트 P채널 MOS트랜지스터의 평면도와 단면구조를 나타낸 도면이다.

제31a도, 제31b도 및 제32a도, 제32b도에 있어서, 자기 배열(self alignment)구조로 하기 위하여 i형 즉,진성 반도체로 형성될 게이트 전극(G)의 소오스(S) 및 드레인(D)에 근접한 양단부(E_S,E_D)에는 이경우 P채널 MOS트랜지스터이기 때문에 P⁺게이트 MOS, N⁺게이트 MOS의 양자 모두는 P불순물이 확산된다. 게이트 전극(G)의 중앙부(C_P)에는 P⁺게이트 MOS는 P형 불순물이 확산되고, N⁺게이트 MOS는 N형 불순물이 확산된다.

상기의 소오스 혹은 드레인과 근접한 양단부(E_S, D_D)와 중앙의 영역간에는 전혀 불순물을 확산치 않는 영역(i)을 설치하여 P⁺게이트 MOS와 N⁺게이트 MOS의 상위점이 단지 게이트 중앙부(C_P)의 영역의 P형 반도체나 N형 반도체만이 되도록 배려되어 있다.

제31a도, 제31b도 및 제32a도, 제32b도에 있어서, 101은 N-S_i기판, 108은 P⁺소오스 영역, 113은 P⁺드레인 영역, 105는 게이트 산화막, 104는 막두께가 두꺼운 피일드 산화막(field oxide film), 111은 다른 산화막이다.

제31a도 및 제32a도로서 이해될 수 있듯이 복수의 P⁺소오스 영역(108)은 배선층(114)에 의해 서로 전기적으로 공통 접속되어 있고, 복수의 P⁺드레인 영역(113)은 배선층(112)에 의해 서로 전기적으로 공통 접속되어 있다. 그리고 복수의 게이트 전극(G)은 배선층(115)에 의해 서로 전기적으로 공통 접속되어 있다.

또한 자기 배열을 하기 위해 설치한 게이트 전극(G)의 양단부(E_S,E_D)에 있어서의 P형 불순물 확산영역이 마스크 배열의 오차에 의해 제조시에 있어서 좌우(소오스측 혹은 드레인측)의 어느 한쪽으로 기울어진 것에 의한 MOS트랜지스터의 실효적인 채널 길이의 변화가 매우 적어지도록 소오스 영역과 드레인 영역의 열(列)를 교호로 배치한다. 한편 이 열은 전체적으로 왼쪽반과 오른쪽 반이 채널방향에 대하여 선대칭이되도록 배치된다. 따라서 마스크 배열의 채널방향에 대한(좌 혹은 우) 치우침에 의해 각 열의 FET의 실효채널길이로 변화하여도 병열접속된 각 열의 P⁺게이트 MOS와 N⁺게이트 MOS의 평균적인 실효 채널길이는 전체적으로 변화가 상쇄되어 거의 일정해진다.

도면에 나타낸 MOS트랜지스터는 자기배열 기술을 사용하는 CMOS기술에 의해 제조할 수 있다. 예컨대, 제31도의 MOS트랜지스터에 있어서, 소오스(S), 드레인(D)은 다음과 같이 형성된다. 즉, 미리 적당한 기술에 의해 형성된 불순물을 포함하지 않은 게이트 반도체층 중 양단부(E_S)를 제외한 표면에는 마스크 산화막이 형성된다. 다음에 반도체 기판(101)의 표면에는 P형 불순물이 확산된다 그 결과 소오스(S) 및 드레인(D)이 형성된다.

이때 마스크 산화막에 의해 피복되어 있지 않은 게이트 반도체층의 양단부도 P형이 된다. 게이트 반도체층의 중앙부(C_P)는 반도체 기판(101)상에 N채널 MOS트랜지스터의 소오스, 드레인을 형성할때 만들수 있다. 즉, N채널 MOS트랜지스터의 소오스, 드레인을 형성해야 할 때 제31도에 나타내진 반도체 표면의 대부분은 마스크 산화막에 의해 피복된다. 단, 이때 마스크 산화막은 게이트 반도체층의 중앙부(C_P)의 표면에는 남지 않는다. 그래서 중앙부는 N채널 MOS트랜지스터의 소오스, 드레인의 형성과 동시에 N형이 된다. 게이트 반도체층 중 P형도 N형도 되지 않았던 부분은 i형이다.

다음에 게이트 전극으로서 반도체를 이용한 MOS트랜지스터의 한계전압에 관해 제5도에 따라 설명한다

먼저, P⁺게이트 MOS의 경우에 관해 설명하면,

제5a도의 에너지밴드 도면에,

인 것이 나타내져 있다.

단, 여기서 V_G: 반도체기판과 게이트전극(P⁺반도체)과의 전위차,

: 전자친화력(親和力).

E_g: 에너지 갭.

_srf: N형 반도체 기판의 표면 포텐셜.

_FP ⁺: 진성 반도체의 페르미 포텐셜을 기준으로 한 P형 반도체의 페르미 포텐셜.

_B: 진성 반도체의 페르미 포텐셜을 기준으로 한 N형 반도체 기판의 페르미 포텐셜.

q : 전자의 단위전하.

V₀: 절연물에 가해지는 전위차.

E_c: 전도대의 에너지 준위의 하한.

E_v: 가전자대의 에너지 준위의 상한.

E_i: 진성 반도체의 페르미 준위.

(7)식에 있어서, 게이트 전극의 일함수를 포텐셜로 나타내어

_MP ⁺로 하고, 또 반도체의 일함수를

_Si로 하면,

이 된다.

또 제5b도의 전하의 관계에 의해

이다.

여기서, C_ox: 단위면적당 절연물의 용량.

Q_SS: 절연물중의 고정전하.

Q_D: 반도체 기판중 불순물의 이온화에 의한 고정전하.

Q_i: 채널로 형성된 케리어.

(10), (11)에 의해

가 된다.

채널(Q_i)이 될 수 있을 때의 게이트 전압(V_G)이 한계전압이기 때문에 P⁺게이트 MOS한계 전압을 V_thp ⁺로 하면

이때

_srf=2

_B이다.

이하 마찬가지로 N⁺게이트 MOS트랜지스터에 있어서는 게이트 전극의 일함수(

_MN ⁺)만이 아래와 같이 달라진다.

이다. 여기서

_srf=2

_B가 된다.

이에 따라 P⁺게이트 MOS와 N⁺게이트 MOS의 한계전압의 차(V_thP ⁺-V_thN ⁺)

이 되어 게이트 전극을 구성하고 있는 반도체의 페르미포텐셜의 차로 된다.

이것도 제5도의 a도, c도를 비교하여 볼 때, 같은 전하분포로 될때의 게이트 전압이 게이트 전극의 일함수차와 페르미준위의 차로 되어 있는 것에 의해 용이하게 이해할 수 있다.

이상의 설명은 P^-채널형 MOS트랜지스터를 예로 들었던 경우이지만 N^-채널형 MOS트랜지스터의 경우도 거의 마찬가지다. 이에 의해 P⁺게이트 MOS와 N⁺게이트 MOS의 한계전압의 차로서 에너지 갭(E_g)에 거의 대등한 전압을 산출할 수 있음을 알았으나 기타의 방법으로서 진성 반도체를 게이트 전극으로 한 MOS(i게이트 MOS라 칭한다)의 한계 전압과 P⁺게이트 MOS혹은 N⁺게이트 MOS의 한계전압과의 차에 의해서도 에너지 갭(E_g)의 전압을 산출할 수 있다.

i게이트 MOS의 한계전압을 V_thi로 하면, 진성반도체의 페르미준위는 0이기 때문에 즉, (진성반도체의 페르미준위를 기준으로 하고 있기 때문에) i게이트 MOS와 P⁺게이트 MOS의 한계전압의 차는,

이고, i게이트 MOS와 N⁺게이트 MOS의 한계전압의 차는,

로 되어 에너지 갭(E_g)의 1/2의 전압이 됨을 용이하게 알 수 있다.

이 i게이트 MOS와 P⁺게이트 혹은 N⁺게이트 MOS의 한계전압의 차에 의해 얻어지는 전압은 약 0.55V이므로 낮은 기준전압원에 적합하다. 또 후술하는 바와같이 CMOS의 제조공정 뿐만 아니라 게이트 전극에의 불순물의 도프 공정은 1회로 완로될 수 있으므로 단일 채널 MOS의 제조공정에 있어서도 정밀도가 높은 기준전압원이 용이하게 얻어지므로 아주 유용하다.

제33a도, 제33b도~제38a도, 제38b도는 실제로 회로 구조상에 사용되는 평면 패턴과 평면패턴의 A-A선에 따른 단면을 P⁺게이트, i게이트, N⁺게이트의 각 P채널 및 N채널 MOS트랜지스터의 평면도의 단면구조를 나타낸 것이다.

상기 각 도면에 있어서는, 제31a도, 제31b도 및 제32a도, 제32b도의 경우에서처럼 소오스 및 드레인의 P형 영역은 다결정 S_i를 마스크로하여 불순물의 확산에 의해 형성된다. P형 불순물 및 N형 불순물을 선택 확산하기 위한 마스크와 소오스 및 드레인 영역과의 마스크 배열의 여유를 갖기 위해 게이트 전극(G)의 소오스(S) 나드레인(D)에 접한 양단부(E_S), (E_D)에는 P⁺게이트 MOS, N⁺게이트 MOS의 양자 모두 소오스 및 드레인 영역과 동일한 불순물이 확산된다. 예컨대, P채널 MOS에서는 P형 불순물인 붕소가 확산된다. 게이트 전극의 중앙에는 P⁺게이트 MOS는 P형 불순물이 확산되고, N⁺게이트 MOS는 N형 불순물이 확산된다.

상기의 제33도, 제34도 및 제35도는 각각 P⁺게이트, i게이트, N⁺게이트의 P채널 MOS의 평면도와 단면도를 나타내고 있으며, 제36도, 제37도 및 제38도는 각각 N⁺게이트, i게이트, P⁺게이트 N채널의 MOS의 평면도와 단면도를 나타내고 있다.

제33도~제38도에 있어서 자기배열을하기 위해 설치한 게이트 전극(G)의 양단부(E_S), (E_D)에 있어서의 소오스 및 드레인 영역과 동일한 불순물 확산영역이 마스크 배열의 오차에 의해 제조시에 있어서 좌우(소오스측 혹은 드레인 측)의 어느 한쪽으로 치우쳐짐에 의한 MOS트랜지스터의 실효적인 채널길이의 변화가 아주 적어지도록 소오스 영역과 드레인영역의 열을 교호로 배치한다. 한편 이 열은 전체적으로 왼쪽반과 오른쪽반이 채널방향에 대하여 선대칭이 되도록 배치된다. 따라서 마스크 배열의 채널방향에 대한 (좌우, 우)편차가 각 열의 FET의 실효 채널 길이에 변화를 미치게 하여도 병열 접속된 각열의 P⁺게이트 MOS, i게이트 MOS및 N⁺게이트 MOS의 평균적인 실효 채널길이는 전체적으로 변화가 상쇄되어 거의 일정해진다.

상술한 페르미준위의 차의 산출원리와 실예를 다시 간단하게 설명하면, 제24도에 나타낸 소자는 n형 반도체기판(1)상에 형성된 증가형(enhancement type) P채널 MISFET(Q₁,Q₂)로서 각각의 게이트 전극은 폴리실리콘층에 다른 도전형의 반도체 불순물을 포함시켜 구성한 도체층을 이용하는 것이다. 즉, 제24도에 나타낸 바와같이 n형 반도체 기판(1)상에 선택적으로 MISFET의 소오스, 드레인을 구성하는 P⁺형 반도체 영역(4,5)을 형성하여 그 대향하는 소오스, 드레인 영역(4,5)간의 반도체기판의 표면에 게이트 절연막(2) 및 게이트 절연막(2)상에 폴리실리콘(다결정 실리콘)층 (6),(6')을 형성함과 동시에 한쪽의 MISFET(Q₁)의 게이트(6')를 구성하기 위한 폴리실리콘층에는 기판과 동일한 도전형의 반도체 불순물(n형)을 포함시키고 다른 쪽의 MISFET(Q₂)의 게이트(6)를 구성하기 위한 폴리실리콘층에는 기판과 역도전형의 반도체 불순물(P)형을 포함시켜 MISFET(Q₁,Q₂)를 구성하는 것이다.

상기 구성의 MISFET(Q₁,Q₂)의 각각의 한계 전압(V_thQ₁, V_thQ₂)은 다음식(19),(20)에 의해 구해진다.

여기서

_MN,

_MP는 각각 MISFET(Q₁,Q₂)의 게이트와 기판간의 일함수, C_ox는 단위 면적당의 게이트 용량, Q_SS는 표면전화, Q_D는 기판공핍층의 전하이다.

상기의 양 MISFET(Q₁,Q₂)의 한계 전압의 차를 구하면, 식 (19),(20)의 우변의 제 1 항인 일함수의 차(

_MN,

_MP)가 되어 실리콘의 에너지갭에 상당하는 전압으로서 산출할 수 있다.

이 전압은 실리콘의 에너지 갭에 의해 규정되는 전압이 되므로 제조상의 편차는 없다. 또한 온도 의존성이 매우 적다. 그리고 MISFET의 한계 전압에 제조상의 편차가 큰 이유는 식(19), (20)의 우변 제2항(Q_SS/C_ox), 제3항(Q_D/C_ox)이 제조 조건에 의해 변동되기 때문이다.

이 실시예에 있어서, 상기의 MISFET(Q₁,Q₂)를 동일한 조건하에 제조함으로써 식(19),(20)의 우변 제2항, 제3항을 거의 동일하게 하여 그차를 구해 이들을 상쇄시켜 에너지 갭 상당부을 출력전압으로 이용하고저 하는 것이다.

또, 상기 MISFET(Q₂)는 동일한 도전형의 반도체 불순물로 소오스, 드레인, 게이트 전극을 구성하는 것이기 때문에 소오스드레인, 게이트 전극의 반도체 불순물 확산을 동시에 행하는 종래의 실리콘 게이트형 MISFET의 제조기술을 이용할 수 있다.

한편, MISFET(Q₁)의 게이트 전극은 소오스 및 드레인과 동시에 형성할 수 없기 때문에 별도의 공정에 의해 형성해야 한다.

이 경우 게이트 절연막 및 피일드 절연막을 마스크로 하는 종래의 실리콘 게이트형 MISFET의 제조기술을 이용하면서 상술한 바와같은 MISFET(Q₁,Q₂)를 형성하는 방법 내지 제27도에 나타낸 것과 같이 게이트절연막상의 MISFET(Q₂,Q₁)의 게이트 전극(6,6')이 소오스, 드레인과 근접하는 부분(6a, 6'a)은 소오스, 드레인과 동일한 도전형인 P형 반도체 불순물이 확산된 게이트 전극으로 하여 반도체 불순물을 포함시키지 않은 부분 즉, 진성반도체(i)형 부분의 중앙부에 각각 P형 반도체 불순물이 확산된 게이트 전극부(6b), n형 반도체 불순물이 확산된 게이트 전극부(6'b)를 선택적으로 형성하는 것을 고려해볼 수 있다.

이 경우 상기한 반도체 불순물을 포함시키지 않은 부분을 설치한 것은, 상기의 다른 반도체 불순물에 의한 게이트 전극부(6b,6'b)를 선택적으로 형성할 때의 마스크 배열의 편차를 고려한 것이다.

이경우 MISFET(Q₂)의 게이트 전극(6a,6b)은 소오스, 드레인 확산공정과 동일한 공정에 의해 형성되는 것이다.

상기 구성의 각각의 MISFET는 복수의 게이트 전극부에 의해 형성된 게이트 전극을 가지고 있는데 이들 복수의 게이트 전극부를 공통 접속시켜 게이트 전극을 형성하여 양 MISFET(Q₂,Q₁)의 게이트 전극에 있어서의 한계전압의 차를 구함으로서 양 MISFET(Q₂,Q₁)에 있어서의 동일한 구조의 전극부분(게이트 전극부6a,6'a와 i형 전극부)에 의한 한계전압은 상쇄된다. 또한 게이트 전극(6b,6'b)에 의한 MISFET에 관해서는 식(19),(20)에 있어서의 우변의 제2항, 제3항이 상쇄되어 차전압(差電壓)으로서 얻어지는 것은 상술한 바와같이 게이트 전극 중앙부(6b,6'b)와 각각의 기판간의 일함수의 차인 실리콘 에너지 갭에 상당하는 전압 약 1.1V가 얻어진다.

제28도는 다른 실시예에 의한 상보형 절연 게이트 전계효과 트랜지스터 집적회로(CMOSIC)를 나타내는 도면으로서, N형 실리콘기체(1)의 위에 형성된 P채널 MOS트랜지스터(A),(B),(C) 혹은 저농도 P형 불순물이 확산된 웰층(well layer) (2)위에 형성된 N채널 MOS트랜지스터(D), (E), (F)를 이용하여 A와B, 혹은 A와 C, 혹은 B와 C의 한계전압의 차, 또는 D와 E, 혹은 D와 F, 혹은 E와 F의 한계전압의 차를 이용하여 기준전압 발생장치를 구성하고저 하는 것이다. 그리고 여기서 3은 두꺼운 피일드산화막(S_iO₂), 4는 게이트 산화막(S_iO₂), 5는 P채널 MO SFET의 소오스 및 드레인용 P형 반도체영역, 6은 N채널 MOSFET의 소오스 및 드레인용 N형 반도체영역, 7은 P형 폴리실리콘, 8은 N형 폴리실리콘, 9는 진성 반도체 즉, i형 폴리실리콘이다.

상기의 기준전압 발생장치는 7,8,9상호의 페르미준위차를 전압으로서 산출하는것이다.

제29도는 제28도의 실시예를 더욱 개량한 실시예이다.

제28도의 트랜지스터(B), (C)의 게이트 전극의 중앙앙(8), (9)와 중첩되도록 게이트 산화막(4) 밑에 제29도에 나타낸 P형 불순물층(10)을 설치하여 트랜지스터(A)에 관해서도 B,C와 동일한 실효채널 길이가 되도록 P형 불순물층(10)을 설치하였다.

또 제28도의 트랜지스터(E), (F)의 게이트 전극의 중앙부분(7).(9)과 중첩 되도록 게이트 산화막(4) 밑에 제29도에 나타낸 N형 불순물층(11)을 설치하여 트랜지스터(D)에 관해서도 E, F와 동일한 실효채널 길이가 되도록 N형 불순물층(11)을 설치한 것이다. 트랜지스터(A), (B),(C) 혹은 트랜지스터(D), (E), (F)의 실효 채널길이를 P형 불순물층(10), 혹은 N형 불순물층(11)을 설치함으로써 거의 동일하게 할 수 있다.

따라서 이들 A, B, C혹은 D, E, F의 드레인 전류와 게이트 전압의 특성 곡선은 게이트 전압의 축방향으로 이들의 트랜지스터의 게이트 전극 중앙의 폴리실리콘의 페르미준위 차만큼 편차가 생겨 서로 평행한 특성이 된다. 따라서 후술하는 기준전압 발생회로에 의해 이들의 트랜지스터의 한계전압의 차를 정밀하게 산출할 수 있다.

또 상기 3종의 IGFET의 한계전압차의 온도 의존성은 이들의 게이트 전극 반도체의 페르미준위의 차의 온도 의존성이 작기 때문에 대단히 작다.

제49도에 본 발명의 기준전압 발생장치를 구성하는, 페르미준위가 다른 게이트 전극을 가진 IGFET구조의 그외의 실시예를 나타내었다. IGFET(A)는 P형 S_i(7)로 이루어진 게이트 전극을 가지고 있고, IGFET(B)는 그 양단이 P형, S_i(7)로 이루어지면 그 중앙부가 진성 S_i(4)로 이루어진 게이트 전극을 가지고 있으며, IGFET(C)는 그 양단이 P형 S_i(7)로 이루어지며 그 중앙부가 진성 Al(12)로 이루어진 게이트 전극을 가지고 있는데, 이들 게이트 전극은 사실상 동일한 조건하에서 동일한 S_i기체(1)의 서로 다른 표면상에 형성된 게이트 산화막(S_iO₂)(3)에 각각 놓여지게 된다. 아울러 IGFET는소오스 및 드레인층(8)을 갖는다.

상기 IGFET(A,B,C)의 한계 전압(V_th)은 A의 V_th를 -0.8V로 하면, B의 V_th는 약 -1.40V, C의 V_th는 약 -1.95V가 되어 게이트 전극 중앙부의 S_i혹은 A_l의 페르미준위차에 거의 대응한 차를 갖는다.

이 실시예는 고농도 P형 S_i와 A_l의 페르미 준위차 약 1.15eV혹은 진성 S_i와 A_l의 페르미준위 차 약 0.60eV의 온도의존성이 작은 점을 착안하여 이루어진 것이다.

다시 제24도를 이용하여 본 발명의 다른 실시예를 설명한다. 제24도중에는 N형 폴리실리콘(6')을 게이트 전극으로 하는 P채널 MOSFET(Q₁)와 P형 폴리실리콘(6)을 게이트 전극으로 하는 P채널 MOSFET(Q₂)를 나타내었다.

이들의 FET는 게이트 전극의 도전형을 제하고는 거의 같은 조건하에서 제조되므로 양자의 V_th의 차는 거의 P형 실리콘과 N형 실리콘의 페르미준위의 차에 대등해진다.

각 게이트 전극에는 포화농도 부근에 각각의 불순물이 도프되는데 그 차는 실리콘의 에너지 갭(E_g)(약1.1V)에 거의 대등하다.

또 양자의 채널 칫수를 동일하게 함으로써 V_th차를 정밀하게 산출할 수 있는데 이것이 기준전압원으로서 이용된다.

이와같은 구성에 의한 기준전압 발생장치는 온도 의존성이 작다. 또 제조편차도 작기 때문에 각종 전자회로의 기준전압 발생장치로서 이용될 수 있다.

또 제24도에 있어서, 1은 N형 실리콘 기체, 3은 두꺼운 피일드 산화막, 2는 게이트 산화막, 4는 P형 소오스영역, 5는 P형 드레인영역, 6'는 N형 폴리실리콘, 6은 P형 폴리실리콘이다.

여기서 상기의 N형 폴리실리콘 게이트(6')는 N형 불순물 및 P형 불순물이 도프되어 있다. 또한 N형 불순물이 농도가 P형 불순물 농도의 1.5배의 이상인 구조, 혹은 P형 불순물은 거의 포함되어 있지 않고 N형 불순물이 도프되어 있음에도 불구하고 소오스 및 드레인과 자기배열 구조로 되어 있는 것이다.

여기서 상기의 N형 불순물의 농도가 P형 불순물 농도의 1.5배 이상이어야 하는 것은 아래와 같은 이유에 의한다. 즉, 통상의 고농도 불순물 도프 기술에 있어서의 농도 제어는 설정값 ± 20%정도의 편차가있다

따라서 상기의 N형 불순물농도와 P형 불순물 농도의 비는 (1.5±03)/(1.1±0.2)가 되어 이 비의 최소값은 1/1이 되기 때문에 N형 및 P형 불순물 모두가 도프된 폴리실리콘의 페르미준위는큭 변화해 버린다.

따라서 어느정도의 제조편차를 허용하기 위해서는 반드시 상기 불순물 농도의 비는 1.5이상이어야 한다.

다음에 본 발명의 실시예에 의한 MOS트랜지스터의 V_th의 차를 산출하는 회로에 관해 설명한다.

아래에 설명하는 회로는 상술한 페르미 준위의 차(E_fn-E_fp), (E_fn-E_i), (E_i-E_fp)를 산출하기 위한 하나의 방법이 될 수 있지만, 기타 일반적으로 다른 V_th를 가진 FET의 V_th의 차에 의한 전압을 기준전압으로 이용하는 기준전압 발생장치에 응용할 수 있다.

제6도는 연상증폭기를 나타낸 도면이다.

T₁,T₂는 차동증폭회로를 구성하고 있는 차동쌍(differential pair)이고, T₁₂, T₁₃은 차동증폭회로의 능동부하이다. T₁₁은 T₁₄,T₁₆과 함께 정전류 회로를 구성하고 있다. T₁₅,T₁₆은 T₁₆을 정전류원 부하로 하는 레벨변환겸 출력 버퍼회로이다. 이 도면에서는 C-MOS에서의 회로 구성예를 나타냈으나 단일 채널 MOS에 있어서도 구성할 수 있는 것은 말할것도 없다.

또 이 연산증폭기에 있어서, 특별히 차동증폭회로를 구성하는 차동쌍(T₁,T₂)에 상술한 게이트 전극의 페르미 준위차에 의해 다른 한계전압(V_th1,(V_th2)을 갖게 함으로써 그 한계전압의 차를 기준전압으로 하여 이용한다든가 산출할 수 있기 때문에 이는 곧 종래에 볼수 없었던 연산증폭기의 응용이라 할 수 있는 것이다.

제7도는 그 차동부분만을 들어내어 일반적인 연상증폭기를 개략적으로 나타 낸도면인데, 여기서 MOS트랜지스터(T₁,T₂)는 각각 다른 한계 전압(V_th1,V_th2)을 가지고 있으며 그 이외의 특성 예컨대, 상호 콘덕던스 등의 특성은 대등한 것으로 한다.

또 입력측에 표시한(-)(+)의 기호는 각각 역상입력, 동상입력을 의미한다. T₁의 입력전압을 V₁,T₂의 입력전압을 V₂로 하면 :

의 입력전압 조건을 경계로 하여 출력레벨이 변화한다.

이 연산증폭기는 한계전압의 차전압분의 입력오프 세트를 가지므로 역상입력(-), 동상입력(+)의 어느 한쪽을 접지한다든가 혹은 전원의 기준 포텐셜에 접속하면, 이 오프 세트 전압을 기준전압으로 하는 전압비교기로써 동작시킬 수 있다. 한편 제7도에 나타낸 바와 같이 역상입력단자(-)에 출력을 접속하여 볼테이지 에로워 회로를 구성하고, 그리고 동상입력단자(+)를 접지하면 출력(OUT)플는 한계 전압의 차가 얻어진다.

이 경우 연산증폭기를 동작시키기 위해서는, T₂는 공핍모드 MOSFET이어야 한다.

예컨대, T₁에 P⁺게이트 MOS, T₂에 N₊게이트 MOS를 사용할 경우에는 양쪽의 MOSFET의 채널부에 동일한 조건에서 이온 주입을 행하여 공핍형으로 하면 좋다.

제8도는 제7도에 있어서의 연산증폭기를 사용하여 기준전압을 임의로 설정할 수 있게 한 것이다. 출력을 분압수단(R₅,R₆)을 통하여 역상입력(-)에 귀환시키면, 그 분압비 R₆/R₅+R₆을 r로 하면 출력전압V₀는

로 된다.

분압수단(R₅,R₆)은 선형저항이 바람직하지만 허용될 수 있을 정도로 충분한 특성을 갖춘 저항이면 아무것이나 좋다. 제7도, 제8도의 회로는 공핍형 MOS를 사용하는 것이 전제조건인데 대하여, 제9도, 제10도의 회로는 증가형 MOS라도 동작 가능하게 한 것이다.

물론 공핍형이라도 상관은 없다. 제9도의 예는 제7도의 예와 같은 출력을 역상입력(-)에 직접 귀환시킨 것으로서 출력(V₀)은 전원전압을 V_DD로 하면,

으로 된다.

제7도, 제8도의 회로에서는 차동쌍의 적어도 한쪽을 공핍 모드로할 필요가 있으며, 경우에 따라서는 제조공정수를 증가시키지 않으면 안될때도 있으나 V_th의 차전압을 접지 전위를 기준으로 하여 산출할 수 있다. 반면에 제9도의 회로에서 얻어지는 차전압의 기준이 접지 전위가 아니고 전원전압이 되지만 FET의 동작모드의 조건은 필요치 않다.

어떤 회로 형식을 채택해야 할 것인가는 어떤 장단점에 주안점을 두느냐에 따라 결정하면 된다. 제10도의 예는 제8도의 예와 같이 분압수단(R₇,R₈)을 통하여 출력을 역상입력(-)에 귀환시킨 것으로서 출력은

로 된다.

제11도는 게이트 전극의 페르미 준위의 상이에 의해 한계 전압(V_th)이 다른 N채널 MOSFET(Q₁,Q₂)를 차동 접속하여 형성한 연산증폭회로를 나타낸 도면으로서, MOSFET(Q₃,Q₄)는 차동쌍MOSFET(Q₁,Q₂)의 부하 FET로서 동작하고, MOSFET(Q₅)는 차동쌍 MOSFET(Q₁,Q₂)의 정전류원으로서 동작한다.

제12도는 본 발명에 관한 MOS트랜지스터(Q₁,Q₂)의 한계전압(V_th)의 차를오프세트 전압으로서 가진차동 증폭회로이다. 제13도는 제12도에 있어서의 Q₁,Q₂의 게이트 전압대 드레인 전류의 특성을 나타낸 도면이다. 이 경우 차동쌍을 구성하고 있는 Q₁,Q₂의 상호 콘덕턴스가 대등해지도록 설계한다. 또한 이경우 차동회로의 정전류원(CS)의 전류가 I₀, I'₀, I"₀으로 변화하면 Q₁의

특성과의 교점은 1, 1',1"로 변화하고, Q₂의

특성과의 교점은 2, 2',2"로 변화한다. 최초에 차동회로를 평형상태로 하기 위해서 Q₁,Q₂의 각각의 게이트에 인가되는 전압은 V_G1, V_G2가 되어 있다.

이 경우 정전류원(CS)의 전류가 온도에 따라 I₀에서 I₀'I₀"로 변화하여도 차동회로를 평형으로 하는 V_G1과 V_G2의 차전압은 거의 일정하게 유지되지만 실제에 있어서는 이 차전압은 Q₁,Q₂의 한계전압의 차(V_th1-V_th2)를 그대로 반영한다. 따라서 Q₁,Q₂의 한계 전압의 차(V_th1-V_th2)의 온도 특성이 그대로 Q₁,Q₂를 평형상태로 하기 위해 Q₁,Q₂의 게이트에 인가되어야 할 전압의 차(V_G1-V_G2)로써 나타난다. Q₁,Q₂로서 각각 상술한 P⁺게이트, N⁺게이트의 N채널 MOS트랜지스터를 사용하면 밴드갭(band gap)에 대응하는 전압 약1.1V가 얻어진다. 또 이 차전압은 온도 특성으로서 S_i반도체의 경우 -0.24mV/℃은 경사를 가진다. Q_i과 Q₂의 콘덕턴스의 값을 다르게 함으로써 이 게이트 전압의 차전압의 온도 특성을 없앨수 있다.

예컨대, 차동회로의 정전류원(CS)의 온도 특성이 정(正)의 경사를 가진 것으로 하고, Q₁,Q₂"의 한계전압의 차(V_th1-V_th2)가 부(負)경사의 온도 특성을 가진 것으로 하면,

제13도에 있어서의 Q₁,Q₂"와 같이, Q₁의 콘덕턴스에 대하여 Q₂"의 콘덕턴스를 작게 함으로써 평형상태에서의 Q₂의 게이트 전압은 온도에 따라 3, 3',3"로 변화하고, Q₁과 Q₂"의 콘덕턴스의 상이에 의한 Q₁,Q₂"의 게이트 전압차의 온도 특성은 정의 경사를 갖고 있기 때문에 그 크기를 적당하게 조절함으로써 전체적인 온도 특성을 0으로 개선할 수 있다. 차동회로의 정전류원의 온도특성이 부의 경사를 가진 경우에는 반대로 Q₁의 콘덕턴스에 대하여 Q₂'의 콘덕턴스를 크게 해줌으로써 온도 특성을 0으로 개선할 수 있다.

I₀를 정전류원, Q₁, Q₂,의 한계값을 V_th1,V_th2, 상호 콘덕턴스를 β₁, β₂, 게이트 전압을 V_G1,V_G2로 하면, 평형상태에 있어서 다음과 같은 식의 관계가 얻어진다.

제28식에 있어서 β₁>β₂의 경우에는

의 경우에는

이 되므로 28식의

제2항의 온도 경사는 정, 부 모두 가능하다. 제14도, 제15도는 상기한 방법에 의한 온도특성을 적게할수 있는 다른 실시예를 나타낸 전압비교기의 응용회로이다.

제14도는 본 발명에 따라 게이트 전극의 페르미 준위의 상이에 의해 한계전압(V_th)이 달라져 있는 MOSFET(Q₁,Q₂)를 소오스 폴로워로서 동작시키고 있다.

전압 비교회로 혹은 연산증폭회로(CMP₁)의 차동입력전압이 0불트로 될때가 평형상태이다. 이 평형상태에 있어서 Q1,Q₂의 각각의 한계전압을 V_th1,V_th2, 상호 콘덕턴스를 β₁,β₂게이트전압을 V_G1,V_G2, 소오스 전압을 V₁, V₂, 드레인 전류를 I, I₂로 하면,

이 된다.

이에 의해 I₁=I₂=I로 하면,

차동회로의 경우 거의 같이 β₁,β₂를 I의 온도특성 및 V_th1-V_th2의 온도특성에 맞추어 적절히 설정함으로써 V_G1-V_G2의 온도특성을 0으로 할 수 있다.

그리고 이 회로의 예에서는, β₁=β₂=β 로서, (33)식은,

가 되므로 I₁과 I₂를 상이한 값으로 설정하여도 V_G1-V_G2의 온도특성을 0으로 할 수 있다.

정전류회로의 1예로서는 제16도와 같은 것을 고려할 수 있다.

여기서 Q₂와 Q₃의 콘덕턴스를 1: n으로 하면, Q₁,Q₂를 흐르는 전류(I)에 대하여 Q₃에 흐르는 전류를 (nI)로 할 수 있다. 따라서 (34)식에 있는 I₁, I₂는 상기의 정전류회로에서의 비(n)를 바꿔줌으로써 용이하게 실현할 수 있다. 제17도는 제12도의 차동회로에 의한 기준전압발생회로의 구체적인 1실시회로 예이다

제17도중의 접선내의 Q₁, Q₂, Q₈, Q₉는 제16도와 같은 정전류회로인데 제17도중의 Q₄,Q₅,Q₆,Q₇및 Q₃이 제12도와 같은 차동회로이다.

여기서 Q₆은 P⁺게이트의 N채널 MOS트랜지스트이며 Q₇은 N⁺게이트의 N채널 MOS트랜지스터이다.

게이트의 화살표의 기호는 N⁺게이트,P⁺게이트의 구별을 나타낸 것이다. 또 Q₆,Q₇은 이온 주입에 의해 같은 값만큼 한계 전압이 시프트되고, Q₇은 공핍 MOS로 되어 있다. Q₈,Q₉에 의한 출력은 Q₆의 게이트에 부귀환되며 출력전압에는 Q₆, Q₇의 오프세트 전압이 기준전압 될 수 있다.

출력전압을 V₀로 하면 (28)식에 있어서,

V_th1-V_th2는 이 경우 P⁺게이트 N채널 MOS와 M⁺게이트 N채널 MOS의 한계전압의 차에 의해 거의 밴드갭 전압 1.1V로 되며 출력전압(V₀)은 밴드갭 전압에 제2항의 보정전압이 인가된 형으로 된다.

여기서, Q₁의 상호 콘덕턴스를 β₁로 하고, Q₂의 드레인전압을 거의 Q₂의 한계전압(V_thn)이라하면,

단, β_OP,β_ON은 N-MOS, P-MOS의 단위 칫수당의 상호 콘덕턴스이다.

로 된다. 온도(T)에 관하여 (37)식을 미분하면,

로 되어

이 되도록 (W/L)₆, (W/L)₇을 설정할수 있다.

제18도는 제14도의 원리적인 구성에 의한 기준전압발생회로의 1실시예이다.

제18도중 점선내의 회로는 제14도의 비교회로(CMP₁)를 구성하는 것이다.

Q₁,Q₂,Q₄,Q₆은 정전류회로를 구성하고 있으며, Q₂에 대한 Q₄,Q₆의 비를 다르게 해줌으로써도 Q₃,Q₅에 흐르는 전류를 다르게 할 수 있다. 또 여기서 Q₃,Q₅는 각각 N⁺게이트 N채널 MOS이며 P⁺게이트 N채널이다.

상술한 바와 마찬가지로 출력전압(V₀)은 Q₃의 게이트에 부귀환되어 볼테이지 플로워를 구성하고 있으며 Q₅에는 접지 전위가 인가되어 있다. (33)식 혹은(34)식에 따라 Q₃과 Q₅의 콘덕턴스를 다르게 해준다던가 하여 혹은 그 양자의 조합에 의해 출력전압의 온도 특성을 0으로 할 수 있다.

예컨대, 1 예로 Q₃,Q₅의 콘덕턴스가 대등하여 β로 하고, Q₁에 흐르는 전류를 I₀,Q₂와 Q₄의 콘덕턴스의 비를 1 : n, Q₂와 Q₆의 콘덕턴스의 비를 1 : n로 하면 출력전압(V₀)은,

로 되어 n'와 n의 값에 의해 V_D의 온도특성을 거의 0으로 할 수 있다.

기준전압을 발생하여 그 온도특성 0 또는 개설할 수 있는 회로구성으로써 상기의 다른 제15도의 회로구성도 고려할 수 있다. 이것은 Q₁,Q₂를 소오스 접지로 하여 동작시킨 것이다.

제19도의 예는 제6도와 제7도의 예에서 나타낸 MOS의 한계 전압(V_th)의 차전압에 의한 오프세트 전압을 가진 연산증폭기(V_C)를 사용한 것이며 그 동상입력(+)은 접지되어 있다. T₂₁은 MOS트랜지스터나 쌍극 트랜지스터 또는 접합형 전계효과 트랜지스터여도 좋다.

제20a도는 제19도에 나타낸 안정하 전원회로를 더욱 개량한 본 발명에 의한 전압레귤레이터이면 제20b도는 그 특성도이다.

제20a도는 비교형 전압레귤레이터의 구성으로 되어 있으며, 전압비교인 연산증폭기(V_C)가 동상입력(+) 역상입력(-)의 입력단자에 있어서의 입력특성이 비대층으로 되어 있는 것이 통상의 전압비교기와 다른 점이다.

즉, 이 전압비교기는 그 동상입력(+), 역상입력(-)의 전압레벨이 상호 대등할 때는 균형을 이루지 못하고, 역상입력(-)쪽에 소정의 높은 입력전압(절대값으로)이 인가 되었을 때 균형이 이루어진다.

환언하면 이 전압비교기는 동상입력(+), 역상입력(-)의 입력레벨이 밸랜스 점에 대해 오프세트를 가지고 있다.

한편 종래로부터 일반적인 전압레귤레이터에 의하면 입력전압(V_in)이 높을 경우 출력전압(V_out)은 기준전압 발생장치(RVG)에서 발생되는 기준전압(V_ref)에 의존하여 lV_out-V_inl의 차가 많이 생기지만, 입력전압(V_in)이 낮을 경우는 V_out는 오로지 V_in에 의존하여 lV_in-V_outl의 차는 작아진다.

한편, 본 발명에 의하면 이 변화점(P)은 입력전압(V_in)에 관하여 말한다면(V_in=V₁의 점에 설정된다(V₁은 레귤레이터 부하(L)의 최저동작 전압이다). 이와 같이 본 발명에 의해 구성된 전압레귤레레이터에 의하면 부하(L)는 입력전압(V_in)이 최저동작전압(V₁)보다 높을 때는 최저동작 전압(V₁)보다 높으나 입력전압(V_in)보다 낮은 출력전압(V_out)에 의해 동작되므로 동작이 보증되면서 그 소비전력이 절감된다.

또 입력전압(V_in)이 낮을때는, 부하(L)는 입력전압(V_in)과 거의 같다든가 또는 그보다 약간 작은 출력전압(V_out)에 의해 동작되므로 부하(L)의 입력전압(V_in)에 대한 최저동작전압(V₁)에 가까운 전압이 공급되어 높은 입력전압(V_in)에 대해서는 부하(L)에 맞는 전압으로 출력전압(V_out)을 절감하고있기 때문에 이 전압 레귤레이터는 부하(L)에 대해서 저소비전력 및 광범위한 입력전압(V_in)의 폭을 갖게할 수 있다.

이와같은 본 발명의 효과를 오프 세트를 갖지 않은 종래의 전압비교기 레귤레이터에 대비시켜 제20b도의 그래프를 이용하여 상술한다.

제20b도에 잇어서, 행축은 입력전압(V_in)을 나타내고, 종축은 출력전압(V_out) 및 기준전압(V_ref)를 나타내고 있다. 직선(a₁)은 V_in에 대등한 V_out를 나타내고 있다.

환언하면, 전압레귤레이터를 이용하지 않고 입력전압(V_in)에 의해 직접 부하(L)를 동작시킨 경우의 가상곡선을 나타내고 있다. 곡선(C)은 각종 형태의 기준전압 발생장치에서 발생되는 기준전압(V_ref1)을 나타내고 있다.

기준전압발생장치(RVG)는 그 형태에 따라 다르지만 MOSFET의 한계전압(V_th), 상호 콘덕턴스(g_m), 혹은 PN접합의 순방향전압(V_F), 역방향 제너전압(V_Z), 쌍극 트랜지스터의 전류증폭율(hfe)등의 반도체소자의 파라메터를이용하고 있기 때문에 이들의 파라메터의 전압 의존성에 의하여 기준전압(Vref₁)의 그 전원전압(V_in)에 의존한다.

{V_ref1=f(V_in)}

전압비교회로(VC)의 기준전압으로서 이와 같은 기준전압(Vref₁)을 사용하고, 또 전술한 바와같은 오프세트를 비교회로(VC)에 갖게하지 않았을 경우 출력전압(V_out)은 기준전압(V_ref1)에 대등해져 곡선(C)에 일치한다.

그리고 기준전압(V_ref1)은 입력전압(V_in)보다 높아지지는 않기 때문에 출력전압(V_out)은 어떤 범위에 있어서도 입력전압(V_in)보다도 낮아진다.

그결과 출력전압(V_out)이 부하(L)의 최저 동작전압(V₁)에 대등하여질때(점 R)의 입력전압(V_in)은 V₂(V₂>V₁)로 된다. 따라서 부하(L)에서 본 입력전압(V_in)의 사용 가능 범위는 lV₂-V₁l에 상당하는 전압분만큰 손실이 발생하게 된다. 이 손실을 줄이기 위하여 본 발명에 따른 제20a도의 전압 레귤레이터에서는 역상입력(-)이 동상입력(+)보다도 오프 세트 전압(ΔV_off)이 높아졌을 때 전압 비교기를 구성하는 연산증폭기(VC)가 평형한다.

따라서 이 연산증폭기(VC)의 오프 세트 전압(ΔV_off)을 고려하여 가상의 기준전압(V_ref1)보다도 작고, 유사한 특성을 가진 기준전압(V_ref2)(곡선 d)을 실제의 기준전압(V_ref)으로써 이용하여 통상동작시의 입력전압(V₃)에 있어서의 실질적인 비교전압(V_ref2+ΔV_off)이 가상 기준전압(V_ref1)이 대등해지도록 즉, 목표 동작점(S)에 일치되도록 V_ref2와 ΔV_off의 값을 설정하고 있다. 이와 같은 구성에 의하면 볼테이지 폴로워에 형성된 전압비교기(VC)는 V_out=V_ref2+ΔV_off의 조건하에 의해 평형하며 이 평형조건을 만족하는 입력전압(V_in)은 V_in

V_ref2+ΔV_off일때만 평형한다.

입력전압(V_in)이 (V_ref+ΔV_off)보다 작을 경우, 출력전압(V_out)도 그보다 작아지기 때문에 전압 비교기(VC)는 출력전압(V_out)을 높이려고 동작하나 이 귀환제어는 출력전압(V_out)을 입력전압(V_in)에 대등해졌을때 제한된다. 따라서 V_in=V_ref2+ΔV_off를 변곡점(P)으로써 입력전압(V_in)이 변곡점(P)보다도 높을때는 출력전압(V_out)은 V_ref2+ΔV_off로 절감(제한)되어 (곡선 b₁)에 대등해지고, V_in이 변곡점(P)보다 낮을 때는 거의 입력전압(V_in)(곡선 a₂)에 대등해진다. 그리고 이 변곡점(P)이 입력전압(V_in)에 관하여 (횡축으로 최저 동작전압(V₁)(점 Q)과 같던가 또는 높으면 전술한 손실을 피할 수있다. 이것은 곡선(b₁)이 ΔV_off에 의해 직선(a₁)과 교차점을 갖기 때문이며 연산증폭기가 오프 세트 전압(ΔV_off)을 갖지 않고 곡선(d)과 같이 직선(a₁)과 교점을 갖지 않는 경우에는 이와같은 효과는 얻어지지 않는다.

그리고 제20a도의 MOSFET(T_C)는 소오스 플로워로써 작용하는 공핍 모드 N채널 FET이므로 V_in

V_ref+ΔV_off의 경우에 V_out=V_in을 가능케 하며 그 한계전압(V_th)의 손실이 없다.

따라서 이것은 입력전압(V_in)이 작은 경우에 유효하다. 그렇지만 이러한 것은 증가 모드의 소오스 플로워 FET의 사용을 부정하는 것이 아니라 입력전압이 커서 V손실이 중대한 문제는 아니며 공핍 모드 FET제조 프로세스를 채용하기 곤란한 경우에 매우 유효하다. 이 경우 낮은쪽의 출력전압(V_out)(변화점 P보다 아래)을 결정하는 곡선(a₂)(V_out=V_in)은 V_th만큼 아래쪽으로 이동하는 (V_out=V_in-V_th)정도이며 출력전압(Vout)에 상술한 바와같은 효과를 갖게할 수 있음은 변함없다. 또 도면중 N채널 FET를 P채널 FET로 대체할 수도 있으며 이 경우 P채널 FET는 소오스 접지로서 작용하므로 상술한 V_th의손실은 없다. 제어용의 FET로서 소오스 접지, 소오스 폴로워 중 어느것을 채용해도 본질적인 차이는 없으나 소오스 접지로했을 경우에는 공핍 모드 FET로하는 한계전압(V_th)손실에 대한 특별한 고려는 필요치 않다. 또 소오스폴로워로 했을 경우는 전압비교의 동작을 주기적으로 샘플링할 필요가 있을때(예컨대, 비교기의 제소비 전력화를 위해 클록 구동할 때)이 FET는 볼테이지 폴로워로써 작용하므로 편리하다.

즉 이 FET의 상호 콘덕턴스(g_m)가 매우 높으면 출력전압은 게이트전압에 의해 결정되기 때문이다. 또 제어용 트랜지스터로서 쌍극 트랜지스터를사용하는 것도 가능하다. 오프세트(ΔV_off)는 입력전압(V_in)의 함수로 되는 것을 반드시 부정하는 것은 아니지만 변곡점(P)을 설정하기 위해서는 입력전압(V_in)에 대하여 일정한 것이 바람직하다. 또 기준전압(V_ref2)으로써 부하(L)와 같은 변동요소를 가진 기준전압을 사용하면 부하(L)의 특성에 따른 출력전압(V_out)을 얻을 수 있기때문에 이것 또한 편리하다.

그 경우 V_ref의 부하(L)가 동작될 수 있는 최저 전압의 전압으로 설정하여 두면 ΔV_off를 일정한 마진수단으로 이용할 수 있다.

본 발명에의한 기준전압 발생장치는MOS의 한계전압의 차전압을 기준전압으로서 발생할수 있어 MISFET로구성할수 있기 때문에 MISFET로 구성된 전자식 탁상계산기나 전자식 시계 등의 모놀리딕 집적회로에 있어서의 각종의 정전압원으로서 광범위하게 이용할 수 있다.

제21도는 Q₄,Q₅에 P⁺게이트, N⁺게이트의 N채널 MOS를 사용하여 다시 콘덕턴스의 차이를 갖게해서 오프세트 전압을 출력하여 IC외부의 저항(R₁)을 조정함으로써 정전류원(Q₆)에 흐르는 정전류를 조정하여 상기한 오프세트전압을 조정하고, 기준전압의 미조정을 가능케한 연산증폭기를 이용한 볼테이지 플로워형의 높은 정밀도의 기준전압 발생회로이다.

본 발명은 상기의 실시예에 한정되는 것이 아니라 각종의 실시형태로 채택할 수 있다.

상기 1실시예의 실리콘 게이트 전극의 도전형이 다른 2개의 MISFET가 실리콘 모놀리딕 반도체 집적회로의 칩내에 내장된다. 이들의 FET는 게이트 전극의 도전형을 제하고는 거의 같은 조건하에서 제조되므로 양자의 V_th의 차는 거의 P형 실리콘과 N형 실리콘의 페르미 준위의 차에 대등해진다.

각 게이트 전극에는 포화농도 부근에 각각의 불순물이 도프되며, 이 차는 실리콘의 에너지 갭(E_g)(약.1V)에 거의 대등해져 이것이 기준전압원으로서 이용된다.

이와같은 구성에 의한 기준전압 발생장치는 온도 의존성이 작고 또 제조편차도 작다.

다음에 전압레귤레이터를 전자시계에 응용한 예를 제22도를 이용하여 설명한다.

제22도에 있어서, OSC는 수정발진기, WS는 정현파 발진출력을 구형파로 변환하는 파형성형회로, FD는 분주회로 TM은 분주출력으로부터 소정의 주기폭을 가진 펄스를 만드는 타이밍펄스 발생회로, LF는 저 레벨의 신호를 고 레벨신호로 변화하는 레벨 시프트회로, BC는 전지수명 검출기, VC는 전압비교가, VR은 그것을 사용한 전압레귤레이터, H는 홀드회로 DT는 발진상태 검출기, LM은 초침을 구동하는 스텝 모우터의 여자코일이다. 검출기(DT)는 OSC가 발진했음을 분주기(FD), 타이밍회로(TM)를 통하여 검출하여 발진했을 경우 전압레귤레이터(VR)를 작동시켜 발진기(OSC) 및 WS,FD,TM 등의 동작전압(V_op)을 전지전압(-1.5V)보다 낮은 값으로 한다.

전지(E)를 넣는 순간 인버터(I₇)의 입력 노드는 방전저항(R₁₀₄)에 의해 접지 전위(논리 "0")로 되어 있기 때문에 N채널 FET(Q₂₀₁)를 "ON" 상태로 하여 레귤레이터의 출력을 전지전압의 -1.5V로 한다.

이때 FET(Q₂₀₃)도 ON되어 FET(Q₂₀₂)의 게이트 노드를 충전하여 둔다. 이것은 다음에 FET(Q₂₀₁)가 OFF로 스위칭한 순간 레귤레이터의 부귀환 루우프를 미리 능동적으로 해두기 위함이다. 발진기가 동작을 시작했을 때 다른 논리회로는 이미 동작상태에 들어가 있기 때문에 타이밍회로(TM)에서 검출기(DT)에 펄스(

_B)가 공급된다.

배타적 논리화회로(EX₁)는 이펄스(

_B)가 나온것을 검출하는 것으로서 한 쪽의 입력에는 다른 쪽에 대하여 인버터(I₄,I₅), 적분회로(C₁₀₁,R₁₀₃)에 의해 지연된 펄스(

_B)가 인가된다. 따라서 펄스(

_B)가 나오면 게이트(EX₁)의 출력에는 지연시간에 상당하는폭의 펄스가 생긴다.

이 펄스는 FET(Q), 인버터(I), 콘덴서(C)로서 이루어지는 정류회로에 의해 적분되어

_B가 나오기 시작한 후 잠시 경과하면 N채널 FET(Q,Q)를 OFF한다.

이에 의해 레귤레이터(VR)는 부귀한 제어루우프에 의해 제어용 P채널 FET(Q₂₀₂)의 소오스 전극에 소정의 출력전압(1.5V미만)을 발생하여 전자시계의 소비전력의 절감에 기여한다.

이하, 이 레귤레이터 특히, 전압비교기(VC)의 동작을 설명한다. 이 비교기(VC)는 제20a도의 원리도와 제20b도의 특성도로서 설명한 비교기(VC)와 같은 동작을 함으로 간단한 설명으로 정리해 둔다.

P채널 MOSFET(Q₂₀₆,Q₂₀₇)는 오프 세트 전압(V_off)을 얻기 위해 Q₂₀₆의 게이트는 제26도 Q₁, 제33a도, 제33b도와 같은 P형이 되면, Q₂₀₇의 게이트는 제26도 Q₂, 제34a도, 제34b도와 같은 i형 진성반도체로 된다. 따라서 Q₂₀₇의 한계전압(V_th)은 Q₂₀₆보다 약 0.55V높아져 이것이 상술한 오프세트 전압(V_off)이 된다

한편 N채널 FET(Q₂₀₈)와 P채널 FET(Q₂₀₇)는 모두 다이오드 접속되어 있기 때문에 비교기(VC)의 동상입력(+)인 FET(Q₂₀₇)의 게이트에는 양 한계전압(V_th)의 합(V_thp209+V_thn208)이 인가되어 이것이 제20b도의 곡선(d)으로 나타낸 바와 같은 V_ref2의 전압으로된다.

한편 비교기의 역상입력(-)인 FET(Q₂₀₆)의 게이트는 소오스 폴러워형의 제어용 P채널 FET(Q₂₀₂)의 소오스에 접속되어 있다.

따라서 비교기(VC)의 출력에 의해 구동되는 제어용 P채널 FET(Q₂₀₂)의 제어작용에 의해이 제어용FET(Q₂₀₂)의 소오스에 발생되는곳의 전압 레귤레이터(VR)의 출력전압(V_out)은

V_out는 V_out=V_thp208+V_thp209+ΔV_off

(V_in

V_thp+V_thn+

ΔV_off의 경우)

로 된다.

입력전압(V_in)이 낮을때는 상술과 같이 V_out=V_in으로 된다.이 전압 레귤레이트(VR)의 출력전압(V_out)은 물론 발진기(OSC) 및 WS, FD, TM등의 동작전압(V_op)으로서 이용된다. 이 비교기는 제소비 전력화를 위해 타이밍 신호(

_A)에 의해 구동되는 FET(Q₂₁₁)의 ON, OFF동작에 의해 동작시간이 제한되어 있다.

기준전압(V_ref2)을 얻는 회로도 마찬가지이며 그 때문에 기준전압(V_ref2)의 전압을 홀드 하도록 콘덴서(C₁₀₄)가 Q₂₀₇의 게이트에 접속되고, Q₂₀₂의 게이트 전압을 홀드하도록 콘덴서(C₁₀₅)가 Q₂₀₂의 게이트에 접속되어 있다.

이들이 콘덴서(C₁₀₄, C₁₀₅)는 게이트 용량 등의 기생용량과는 별개로 추가되어 있다. 콘덴서(C₁₀₃)는 귀환 루우푸에 몇개의 FET가 종속접속된 것에 의해 위상 회전이 생기며 그것에 기인하는 발진을 방지키 위한 것이다.

그리고, IC의 출련단에 의해 여자코일의 구동기(I₂, I₃)는 구동능력을 크게하기 위해 1.5V의 전지를 직접전원으로 하고 있다.

제23도는 본 발명에 의한 전압 레귤레이트(VR)와 배터리 체커(BC)를 디지탈 표시전자시계에 응용한 예를 나타내고 있다. 동도면에 있어서, OSC, WS, FD는 제22도의 예와 마찬가지로 1.5V보다 낮은 조정전압을 전원으로 하고 있으며 디코더(DC), 시각수정회로(TC)와 같은 IC내부의 논리회로도 낮은 전압을 전원으로 하고 있다.

DB는 1.5V의 전압을 3.0V로 승압하는 배전압회로인데 이 전압은 액정표시장치(DP)의 구동전압으로서 사용된다(구동기는 생략).

LS₁, LS₂는 레벨 시프트 회로이며 전원전압이 높은 회로에 낮은 신호레벨을 직류적으로 높게 변환시켜 공급한다.

이와같이 낮은 동작전압으로 동작하는 IC내부의 통상의 논리회로는 낮은 동작전원을 사용하고, IC의 입출력 인터페이스에 있어서의 높은 동작전압을 필요로 하는 표시구동기 등은 높은 동작전원을 사용하면 저소비전력화나 사용전원 범위의 확장에 유효하다.

Claims (1)

1. 게이트 전극의 페르미준위의 차에 대응하여 서로 다른 한계전압을 갖는 동시에 그들의 게이트 전극이 모두동일한 반도체 재료로 구성되며 그 도전형이 서로 다른 제1 및 제2절연게이트 전계효과 트랜지스터로 이루어지는 한편, 제1절연 게이트전계효과 트랜지스터의 게이트가 역상입력단자로서 사용되며 제2절연게이트 전계효과 트랜지스터의 게이트가 동상입력단자로서 사용되고, 역상입력단자와 동상입력단자 사이의 전위차에 응동하는출력신호가 출력단자로부터 산출되며 한계전압의 차에 대응하는 입력 오프세트 전압을 갖는 연산증폭기와, 연상증폭기의 출력단자에서의 출력신호를 역상 입력단자에 인가시키기 위하여 연산증폭기의 역상입력단자와 출력단자 사이에 접속되는 귀환 접속수단과, 연산증폭기의 동상입력단자에 기준전위를 인가함으로써 제1 및 제2 절연게이트 전계효과 트랜지스터스의 한계전압차에 근거한 기준전압이 연산증폭기의 출력단자와 기준전위 단자 사이에서 산출되는 기준전위 접속수단등을 포함하는 전압발생장치

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