JPS60242664A - 絶縁ゲ−ト型電界効果半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁グー）ＩＪＩ電界効果半導体装置の製法に
関する。

各種の半導体電子回路において、基準となる電圧を発生
させる忙は電圧の次元を持った物理量を利用することが
必須の条件℃ある。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの層方向電圧降下ｖＦや逆方向
降伏電圧（ツェナ電圧）Ｖｚ並びに絶縁グー）Ｗ電界効
果トランジスタ（ＩＧＦＥＴ１ＭＯ８ＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記Ｖ
、やＶｔｈは通常２〜３ｍＶ／’Ｃ程度の温度ＭＯ８Ｆ
ＥＴのしきい値電圧Ｖｔｈは±０．２ｖ程度度のバラツ
キがあり、このバラツキは温度変化よりも大きくなる。

従って、上述のバッテリーチェッカをＶｔｈを利用して
ＩＣ（＄積回路）化した場合基準電圧補正のための外部
部品と接続ビン（端子）のみならず、ＩＣ製造後のｗＩ
４！１の手間が必要となる。

また半導体ＲＡＭ等、ＭＯ８ＦＥＴ集積回路において、
基板（バック尋ゲート）Ｋ逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しない基準電圧源が必要であり
、しかも集積化が可能であることが必要であるが、上述
の■、やｖｔｈでは同様な理由で採用が離しい。また、
ツェナ電圧ｖ２は低い電圧では３Ｖ程度が限度であり、
３Ｖ以下の低電圧範囲で使用する基準電圧としては不適
当であり、又、ツェナ電圧及びダイオードの順方向降下
電圧を基準電圧として使用するのＫは、数ｍＡ〜数十ｍ
Ａ程度の電流を流す必要があり、低消費電力化という点
でも不適当である。

依存性を持っており、この温度変化に伴なう基準電圧の
温度変化は用途によっては実用を断念せざるを得ない程
の大きさ及ぶ。

例えば公称１．５ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベ〃）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈ又は、ダイオードの順方向降下電圧■２を利用して構
成しようとすれば、１．４ｖを目標とした検出レベルは ＝４．６７〜７．０（ｍＶ／Ｃ’）′ の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０Ｃ
と狭く見積つ”ｃも、１．２３Ｖ〜１．５７Ｖト大きく
変動することになり、実用的なバッテリーチェッカーと
はなり得ない。

次に、これら物理量の製造バラツキについては、以上の
説明から明らかなように■ｔｈ−ＶＦおよびｖｚを利用
した従来の基準電圧発生装置は、温度特性、製造バラツ
キ、消費電力および電圧レベル等を考えれば、必ずしも
あらゆる用途に適合するものではなく、極めて厳しい特
性が要求される用途に対しては実用化や量産化を断念せ
ねばならなくなるケースがしばしばであった。

なお、異なる電極材料のゲートを有する絶縁ゲート型電
界効果トランジスタの製法は、特開昭５１−１４９７８
０号に開示されている。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持りた基準電圧発生装置の研究、開発に踏み
切った。

本発明の目的は従来化はみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることである。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が裳造条件の
変動に対して小さい、例えばロフト間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕ＩＩＫ対して大きい余裕度を
持って製造することが可能な基準電圧発生装置を含む集
積回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路九適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５■の酸化銀電池や１．３ｖの水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的はバックΦバイアスの印加されたＩＧ
ＦＥＴのしきい値電圧を製造バラツキや温度変化に依存
しないほば一定の電圧に維持でき、もって製造歩留りを
向上できるＩＧＦＥＴ集積回路を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（０ＭＯ８ＩＣ）やＮチャンネルＭＯ８Ｉ
ＣやＰチャンネ／Ｌ／ＭＯ８ＩＣとコンパチブルな基準
電圧発生装置とその製造方法を提供することである。

本発明は半導体や金属の物性の原点にたちかえり、特に
エネルギーギャップ８ｇ１仕事関数φ、フ菖ルミ準位Ｅ
、等に着服して成されたものであるＯ 即ち、半導体がエネルギー・ギャップＥｇ、ドナー、ア
クセプタおよびフ！４／Ｉ／ミ準位岬の各種準位を持つ
ことは周知であるが、これら半導体の物性、特にエネル
ギー・ギャップＥ、やフ番ルミ準位Ｅ、に着目した基準
電圧発生装置は、半導体が発見されて以来広範Ｈの分野
に目覚ましい発展を遂げた現在に至るまで、いまだ例を
みない。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥ、仕事関数φ、フ喜ルミ準位Ｅ。

尋を基準電圧源に利用することを考え、その実現に成功
した。エネルギー−ギャップＢｇ、フｉルミ準位Ｅ、等
を基準電圧源に使用すること自体は決して難しい理論で
はなく、その結果はたやすく理解、納得できるところで
あろう。しかしながら、もはや浅い歴史ではなくなった
この半導体工業の分野において、半導体物性の原点にた
ちかえり、本発明者らがもたらした前人未到と信じられ
るこの成功例は独創的かつ画期的なものであり、今後の
電子回路や半導体工業の一層の発展に大きく寄与できる
ものと期待される。

本発明の一実施例に上れば、シリコン・ゲート電極の導
電箆が異なる２つのＩＧＦＥＴが７リコン・モノＩノシ
ック半導体集積回路チップ内に作られる。これらのＦＥ
Ｔはゲート電極の導電型を除いてほぼ同じ条件で製造さ
れるので、両者の■ｔｈの差ははぼＰ型シリコン、Ｎ型
シリコン、ｉ型（真性半導体）シリコンのフ儂ルミ準位
の差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度
付近にそれぞれの不純物がドープされ、この差はシリコ
ンのエネルギー・ギャッ７’Ｅｇｌ］１．ＩＶ）もＬ＜
ハＥｇ／２（０，５５Ｖ）ＩＩＣｎば等シクナ２す、こ
れが基準電圧源として利用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー−バ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへＥ展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発し℃成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いにして本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧（説明されているので、以下その文献の一
つであるＳ・Ｍ−８ＺＥ著、＠ｐｈｙｓｉｃｓｏｆＳｅ
ｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ”、１９６９年
ＪｏｈｎＷｉｌｅｙ＆５ｏｎｓ社発行、特にＣｈａｐｔ
ｅｒ２＠ＰｈｙｓｉｃｓａｎｄＰｒｏｐｅｒｔｉｅｓｏ
ｆＳｅｍ１ｃｏｎｄｕｃｔｏｒｓ−ＡＲｅｓｕｍｅ″１
１貝〜６５貞の助けを借りて簡単に説明する。

エネルギー拳ギャップＥｇの応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、クリコン（Ｓｉ）の非化合
物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半導体
である。これらのエネルギーψギャップＥと温度との関
係は前述の著書２４頁で説明されており、これを第１図
に昇揚する。

第１図から理解されるようＫｓＧｅａＳｉおよびＧａＡ
ｓｆ＞Ｅは常温（３００°Ｋ）で、それぞれ、０．８０
（ｅＶ）、１．１２（、ｅＶ）および１．４３（ｅＶ）
である。またその温度依存性は、それぞれ、０．３９（
ｍｅｎ／”Ｋ）、０．２４（ｍｅＶ／”Ｋ）および０．
４３（ｍｅｎ／”Ｋ）である。従って、これらのエネル
ギー・ギャップＥに相当する或いはそれに近い値の電圧
を取り出すことによって、前述したＰＮ接合ダイオード
の順方向電圧降下■。

やＩＧＦＥＴのしきい値電圧Ｖｔｈが持つ温度依存性よ
り１桁も小さい温度依存性を持つ基準電圧発生装置が得
られる。さらに、得られる電圧は半導体固有のエネルギ
ーψギャップＥｇで決まり、例えば８１では常温で約１
．１２（Ｖｌと他の要因とはほぼ無関係に定められ、製
造条件等の）（ラツキに左右されにくい基準電圧を得る
ことが可能である。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。

（仕事関数）の差の応用 半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、ＮｌｌおよびＰ減半導
体のフェルミ−エネルギーの位置するところが、真性半
導体のフェルミ・エネルギー準位Ｅｉを基準にして、そ
れぞれ伝導帯および価電子帯に向けて２分されるという
物性である。そして、アクセプターおよびドナー不純物
の濃度が高ければ高い程、真性半導体のフェルミ準位Ｅ
ｉから一層離れる傾向で、Ｐ型半導体のフェルミ準位Ｂ
ｆ、は価電子帯の最上限準位Ｅｖに近づき、Ｎｆｆ１半
導体のフェルミ準位Ｅｆｎは伝導帯の最下限準位ＥｅＫ
近づき、両フェルミ単位の差（Ｅｆｎ−Ｅｆｐ’）をと
れば、これは半導体の持つエネルギー・ギャップＥｇに
より近づくことになり、その温度依存性もエネルギー・
ギャップＥｇのそれに近くなる。また、Ｐ型半導体と真
性半導体、およびＮ凰半導体と真性半導体のフェルミ準
位の差（Ｅｆｎ−Ｅｉ）、１ｌ−Ｅｆ、）についても同
様であるが、この場合絶対値はＥｇ／２に近づく。以下
真性半導体との差についてはＰ型とＮ型の差の半分にな
るということで、説明を省略する。詳しくは後述するが
不純物濃度が高ければ高い程（Ｅｆｎ−Ｅｆｐ）の温度
依存性は小さくなり、飽和濃度にできるだけ近い濃度に
することが好ましい。

フェルミ準位Ｅｆｎ、Ｅｆｐはドナーおよびアクセプタ
ー不純物の濃度だけでなく、ドナーおよびアクセプター
準位ＢｄおよびＥ、にも関係し、この準位Ｅｄ、Ｅ、は
不純物材料によって異なる。準位ＥｄおよびＥａがそれ
ぞれ伝導帯および価電子帯に近い程、フェルミ準位Ｅお
よびＥｆａもそれｄ ぞれに近づく。言い換えれば、ドナーおよびアクセプタ
ーの不純物準位Ｅｄ、Ｅｆが浅い程、フェルミ単位の差
（Ｅｆｎ−Ｅｆｐ）は半導体のエネルギー・ギャップＥ
ｇに近くなる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｉが真性半導体のフェルミ・レベルＥｌに近い程、す
なわち深い程フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）は半
導体のエネルギー・ギャップＥｇからより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではなく、フェルミ準位の差（”ｆ
ｎ−”ｆｐ）の絶対値が小さくなることを意味している
。従りて、７工ルミ準位の差（Ｅｆｎ−Ｅｆｐ）や仕事
関数の差は、半導体材料および不純物材料等の材料固有
のものであり、別の見方をすれば半導体のエネルギー・
ギャップＢ２とカテゴリを異にした、ギャップＥｇと並
ぶ基準電圧源と成り得る。すなわち、フェルミ単位の差
（Ｅｆｎ”ｆｐ）は、それ自体で、ＰＮ接合の順方向電
圧降下Ｖ、やＩＧＦＥＴのしきい値電圧Ｖｔｈよりも温
度依存性が小さく、また製造バラツキに左右されｋくい
基準電圧源となり得、浅いドナーおよびアクセプタ準位
Ｅｄ、Ｅｆを示す不純物材料を使用してフェルミ準位の
差（Ｅｆｎ−Ｅ４．）を取り出すことが、半導体のエネ
ルギー・ギャップＥｇＴｔｃはぼ近い値の電圧を取り出
す一つの方法となり得る訳である。一方、得られる電圧
値の設定に関して言えば、半導体のエネルギー・ギャッ
プに相当するだけの比較的大きい基準電圧を得ることを
目的とする場合には、浅い準位を示す不純物を使用し、
比較的小さい基準電圧を得ることを目的とする場合には
深い準位を示す不純物を使用すれば良い。

不純物材料の選択の具体例 ７工ルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
（Ｈｓドナー濃度Ｎｄ、アクセプタ濃度Ｎ、Ｌおよび温
度Ｔとの関係については第２図および［３図を参照して
更に詳しく説明するが、それに先立ち、Ｇｅ、Ｓｌおよ
びＧａＡｍ半導体に対して各不純物がどのような準位を
示すかを理解し、本発明ではそれらの不純物をいかに利
用するかを理解するために、前述の文献第３０頁のデー
タを第４図としズ昇揚し、説明を加える。

第３図（ａ）、（ｂ）および（ｃｌは、それぞれ、Ｇｏ
。

ＳｌおよびＧａＡｓに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅｌから上側に位置する準位につい
ては伝導帯の最下限準位Ｅｃからのエネルギー差（ＥＯ
−Ｅｄ）を示し、下側に位置する準位については価電子
帯の最上、限準位Ｅからのエネルギー差（Ｅ、Ｌ−Ｅ、
）を示し、マ 、その単位はいずれも（ｅＶ）である。

従りて、同図において小さい数値で示された不純物材料
はその準位が伝導帯の最下限準位Ｅ。若しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに使用されている８ｉＫ
対しては、Ｌｌ、８ｂ−Ｐ−ＡｓおよびＢｉのドナー不
純物およびＢ、ＡＪおよびＧａのアクセプター不純物の
示す単位差（Ｅ（、−Ｅｄ）、（Ｅ、−Ｅｖ）が最も小
さく、それぞれの単位差はいずれもＳｌのエネルギー・
ギャップＥ、の約６％以下である。

これらの不純物を使用したＮ麗ＳｉおよびＰ型Ｓ１の７
工ルミ準位の差（Ｅｆｄ−’Ｅｆａ）は、００Ｋからの
温度変化を無視すれば、８１のエネルギー・ギャップＥ
の約９４％〜９７％となり、はばＥ。

に等しい値となる。また、上記不純物の次に小さい単位
差（Ｅｃ−Ｅｄ）、ＣＥ＆−Ｅｖ）を示すドナー不純物
はＳ（Ｅｇの約１６％）で、アクセプター不純物はＩｎ
（Ｅｇの約１４％）であり、各不純物を使用したＮ聾Ｓ
ｉおよびＰ型Ｓ１のフェルミ単位の差（Ｅｆ４−Ｅｆａ
、）はθ°Ｋにおいて約０．８５Ｋｇとなり、８１のエ
ネルギー・ギャップＥｇとのずれは約１５％にも及び、
上述の不純物に対してずれは極端に開くことが判る。

従って、Ｓｌのエネルギー・ギャップＩ、Ｋｆｉば等し
い電圧を得るためのＰ型およびＮ型Ｓ１の不純物材料と
し工は、Ｌｉ５８ｂ＊ＰｓＡ４・およびＢ１のグループ
から選択された１つのドナー不純物およびＢ、ＡＪおよ
びＧａのグループから選択された１つのアクセプター不
純物が好適であり、その他の不純物はＳｌのエネルギー
・ギャップＥ１よりかなり小さい電圧を得る目的忙好適
であろう。

次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）Ｋついて、
第２図を参照して物性的な説明をする。第２図は半導体
のエネルギー準位を示す図であり、同図（−および（ｂ
）はそれぞれＮＷ半導体のエネルギー単位モデルとその
温度特性を示し、同図（ｅ）および（ｄ））ｔそれぞれ
ＰＷ半導体のエネルギー単位モデルとその偲度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ；ブランク定数、♂；電子の有効質量これより、 となり、 となる。

ここで、フェルミ・単位は、ＥｃＫ接近した位置にある
場合を相定して〜るから（５）式の第一項＆１無視でき
て となる。

この式の示すところは温度が低い時はもちろん、に位置
し、温度の依存性は、Ｅｅの温度特性にはぼ等しくなる
。

以下余白 但し、温度が十分高（なった場合には、価電子帯から励
起された電子とホールのベアーから多数となり、不純物
の影響は少なくなり、７エルミ・準位は真性半導体の準
位ＥｉＫ近ずく。以上の関係を示したものが、第２図Ｑ
））である。

第２図（Ｃ）のようなアク七ブター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、７工ルミ準位は、
低電子帯の上端とアクセプター準位の中間にほぼ位置し
温度が高くなると真性半導体のフェルミ・準位に近づい
ていく。

この関係を示したものが第２図（ｄ）である。・関係−
具体例 ７工ルミ準位”ｆｐｓ”ｆｎの温度依存性と不純管濃度
との関係について物性的な説明をしたが、次に、現在最
も多く実用されているＳｉ半導体を具体例として、前述
の著書３７頁のデータを参考にして、実用化する際のフ
ェルミ準位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存性に
ついて説明する。

第３図にそのデータを昇揚する。

通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボｐンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０”（ａｔｏｍｓ／ｃ
ｖｇ”）であるが、不純物濃度をそれより２桁低い１０
”（ａｔｏｍｓ／ｃｍりとしても、第３図から読み取れ
るように、Ｎ型半導体とＰ型半導体のフェルミ・準位の
差（Ｅ４ｎ−Ｅ（ｐ））’！、３００’Ｋにおいて０．
５−（−０，５）−１，０（ｅＶ）であり、同温度での
エネルギーギャップＥｇ＝１．１ｅＶに比較的近い値と
なる。温度に対する変化は２００’Ｋから４００°Ｋ（
−７０Ｃ〜１３０Ｃ）の範囲で、約１．０４（ｅＶ）か
ら０．８６（ｅＶ）の変化で、変化率は、０．９（ｍＶ
／Ｃ）である。これは先に述べたＩＧＦＥＴのしきい値
電圧Ｖｔｈ及び、ダイオードの順方向降下電圧Ｖｒの温
度に対する変化率が２〜３ｍＶ／Ｃであるのに対し約１
／３の小さい値である。

不純物濃度が１ＱｔｏＣｉＩ−ｉ以上であればシリコン
・エネルギーギャップ（Ｅｇ）Ｓｓ−１，１（Ｖ）にほ
ぼ等しくなり、温度の変化率は約０．２ｍＶ／Ｃとなり
、十分不さい値となる。

従って、不純物濃度は約１０１ａＣｒｎ１以上であれば
少くとも従来より１／２〜１／３に小さくされた温度依
存性を得ることができ、更に好ましくはｌＱ２０Ｃ＠Ｎ
以上（約１／１０に改善）、更に最も好ましくは飽和濃
度である。

７工ルミ準位の差の取り出し原理と実例では、このフェ
ルミ準位の差（Ｅｆｎ−Ｅ（ｐ）’（Ｅｆｎ−Ｅｉ）、
（Ｅ７−Ｅｆｐ）Ｋ相当する電圧はいかなる原理に基す
いて取り出すことができるのか、その−例は、同一半導
体基体表面に形成された導電型の異なる半導体ゲート電
極を有する２つのＭＯＳＦＥＴのしきい値電圧ＶｔｈＯ
差を利用す”ることである。以下その具体例を説明する
。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ生型半導体をゲート電極とし
たＭＯＳ）ランジメタをＰ十ゲ−）ＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ゲグー
ＭＯ８ｉ型半導体な明細書の浄書（内容に変更なし） ゲート電極としたＭＯＳ）ランジメタをｉゲート酸化膜
と言うこととする。同図において左半分はＰ＋、ｉおよ
びＮ＋ゲゲーＰチャンネルＭＯＳトランジスタであり、
右半分はＮ＋、ｉおよびＰ＋ゲートＮチャンネルＭＯＳ
）ランジメタである。

第５図のＭＯＳＦＥＴ（Ｑ、）〜（Ｑｓ）、（Ｑ４）〜
（Ｑ、）の相互のしきい値電圧の差は下表のようになる
。

表 第６図（ａ）、（ｂ）ないし第１１図（ａｌ、（ｂｌは
、実際に回路構造上使用される平面〕（ターンと平面）
くターンのＡ−Ａ部断面とを、Ｐ＋ゲート、ｉゲート。

特開昭６０−２４２６６４（９） Ｎゲートの各Ｐ−チャンネルおよびＮチャンネルＭＯＳ
トランジスタを断面構造と合せて、表わしたものである
。

上記各図にお〜１て、ソースおよびドレインのＰ型領域
は多結晶Ｓｉをマスクとして、不純物の拡散によって形
成される。Ｐ凰不純物及びＮ型不純物を選択拡散するた
めのマスクと上記ソースおよびドレイン領域とのマスク
合せの余裕をとるためにゲート電極のソース及び、ドレ
インに接した両端部には、Ｐ＋ゲートＭＯＳ、Ｎ＋ゲゲ
ーＭＯＳノ両者ともソース及びドレイン領域と同じ不純
物が拡散される。例えばＰチャンネＮＭＯ８でし１Ｐ屋
不純物である硼素が拡散される。ゲート電極の中央には
、Ｐ＋グー）ＭＯＳはＰ型不純物が、Ｎ＋ゲグーＭＯＳ
はＮｕ不純物が拡散される。

上記第６図、第７図及び第８図は各々ＰチャンネルのＰ
＋グー）１１ゲート、Ｎ＋ゲゲーＭＯ８の平面図と断面
図を表わしており、第９図、第１０［び、第１１図は各
々ＮチャンネルのＮ＋ゲゲー、ｉゲートＮ＋グー）ＭＯ
Ｓの平面図と断面図を表わしている。

第６図〜第１１図において、セルフ・アラインのために
とったゲートのソース及びドレイン領域と同じ不純物拡
散領域が、マスクの合わせの誤差により、製造時におい
て、左右（ソース側あるいはドレイン側）の一方に片寄
ったことによるＭＯＳトランジスタの実効的なチャンネ
ル長のずれ（変化）が極力少なくなるように、ソース領
域とドレイン領域の列を交互に配置し、かつ全体的に左
半分と右半分がチャンネル方向に対して線対称となるよ
うに配置される。従って、マスク合わせのチャンネル方
向に対する（左右）のズレが各列のＦＥＴの実効チャン
ネル長に変化を及ぼしても。

並列に接続された各列のＰ＋グー）Ｍｏｓｔゲートゲー
８．及びＮ＋ゲゲーＭＯ８の平均的な実効チャンネル長
は、全体的にズレが相殺されほぼ一定となる。

第１２図は、通常のシリコングー）０ＭＯ８製造プロセ
スにおいて、いかにしてＰ＋グー）ＭＯＳ及びＮ＋ダグ
−ＭＯＳが構成されるかを示したものである。

第１２図（ａ）Ｉｃおいて、１０１は比抵抗ｌΩ備〜８
Ω傷のＮ製シリコン半導体で、その上に熱酸化させ、ホ
トエツチング技術により、選択的に拡散のための窓をあ
ける。Ｐ型不純物となるボロンを５０ＫｅＶ〜２００Ｋ
ｅＶのエネルギーで１０”−１ＱＩ”ｅｌｌ−”程度の
量でイオン打込みを行い、その後８時〜２０時間程度熱
拡散してＮチャンネルＭＯＳ）ランジメタの基板である
Ｐ−ウェル１０３を形成する。

同図か）において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１μｍ〜２μｍ程形成しＭＯＳ）ランジメタの
ソース、ドレインおよびゲートとなる領域をエツチング
により除去する。その後３００Ａ〜１５００Ａ程度のゲ
ート酸化膜１０５を形成する。その上に多結晶ｇｉ１０
６を２０００Ａ〜６００ｏＡ程成長させ、ＭＯＳトラン
ジスタのゲート部を残してエツチングにより除去する。

同図（Ｃ）において、気相成長により酸化膜１０７を形
成し、Ｐ型不純物を拡散する領域なホトエツチング技術
により除去する。その後、１０２０〜１０１１ｃｌ１１
程の高濃度のＰ型不純物となるホルンを拡散し、Ｐチャ
ンネ／Ｉ／ＭＯＳトランジスターのソース、ドレイン領
域１０８を形成し、同時にＰ型半導体のゲート電極を形
成する。

同図（ｄ）において、先と同様に気相成長により酸化膜
１０９を形成し、Ｎ型不純物を拡散する領域なホトエツ
チング技術により除去する。その後、１０１０〜ｌＱ”
ｅｘ−”程度の高濃度のＮ型不純物となるリンを拡散し
、ＮチャンネルＭｏｓトランジスターのソース、ドレイ
ン領域１１０を形成し、同時にＮＷ半導体のゲート電極
を形成する。

次に、酸化膜、１０９を除去し、気相成長により４００
０Ａ〜８ｏｏｏλ程度の酸化膜を形成し、電極取り出し
部をホトエツチング技術により除去する。その後、金属
（Ａｌを蒸着し、ホト・エツチング技術により電極配線
部分を形成する。

次に１気相成長により１μｍ〜２μｍの酸化膜で覆う。

ここで、第１２図（ｄ）においてＱｓ＝Ｑ−は一般のＣ
ＭＯＳインバータを構成するＭｏ８であり、ＱｌｊＱｔ
は基準電圧発生のためのＰ＋ゲート。

Ｎ＋ゲゲーＭＯ８である。

第１３図（ａ）ないしくｄ）は、Ｐチャンネル型のＰ＋
ゲートＭｏ８とｉゲート開Ｏ８の製造プロセスにおける
断面を示している。この例では同図（Ｃ）までは第１２
図（Ｃ）までと同じであるが、同図（Ｉｉ）においてＭ
ＯＳＦＥＴＱ＊のゲート上の酸化膜１０９６を除去しな
いでＮ型不純物を単数する。

第１４図（ａ）ないしくｄ）はＮチャンネル型のＰ＋ゲ
−）Ｍｏ８とＮ＋ゲゲーＭＯ８の製造プロセスにおける
断面を示している。

第１５図（ａ）ないしくｄ）はＮチャンネル型のＮ＋ゲ
ゲーＭＯ８，ｉゲート開Ｏ８の製造プロセスにおける断
面を示している。

次に、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋ゲートＭｏ８の場合については、第１６図
（ａ）のエネルギーバンド図よＱ ｑＶＧ十ｑφＦＰ”＋−十ｑＸ−ｑＶｏ十ｑφｓｒｆｑ 十ｑＸ十−一−ｑφＢ φＳ であることが示される。

但しここでＶＧＩ半導体基板とゲート電極（Ｐ千生導体
）との電位差 Ｘ＋電子親和カ、Ｅ＋エネル ギーギャップ φ８ＩＮ型半導体基板の表面ポテ ンシャル φＰｐｌ真性半導体の７エルミ・ポ テンシャルを基準としたＰ 型半導体のフェルＳψボテ →−づ一−ヤダレ Ａ＾ φＦ＋、真性半導体のフェルミ・ポテ ンシャルを基準としたＮ型半 導体基板のフェルミ・ポテン シャル ｑｓ電子の単位電荷 ■。蓼絶縁物に加わる電位差 Ｅｃｓ伝導帯のエネルギー準位の下 限 Ｅｖｓ価電子帯のエネルギー準位の 上限 Ｅ４＋真性半導体のフェルミ・準位 （７）式において、ゲート電極の仕事関数をポテンシャ
ルで表わして６け＋とし、又半導体の仕事関数を同様に
φ８五とすると であるから、 Ｖｏ−−Ｖｏ＋ｄＭ−φｓｉ−φＳ・・・・・・・・・
・・・・・・・・・（Ｉｎとなる。

また第１６図伽）の電荷の関係より −ＣＯＸ−Ｖｏ＋Ｑｔｓ＋Ｑｉ＋Ｑ！＋−０−・−・４
１）である。ここで Ｃ０ＸＩ単位面積当り、絶縁物の容 量 Ｑｓｓｌ絶縁物中の固定電荷 ＱＢ１半導体基板中不純物のイオ ン化による固定電荷 ＱｉＩチャンネルとして形成され たキャリア ａｎ、ｏｎより −ｃｏＸ（−ＶＧ＋φ■＋−φＳ−φｓｒｆ）・・・・
・・α２＋Ｑｓｓ＋Ｑ１＋ＱＢ−０・・・・・・・・・
・・・・・・・・・ａのとなる。

チャンネルＱ、ができるときのゲート電圧ｖＧが、しき
い値電圧であるから、Ｐグー）ＭＯＳしきい値電圧をＶ
ｔｈｐ＋とすると この時φ８−２φ、である。

以下同様にして、Ｎ＋ゲゲーＭＯ８）ランジメタにおい
てはゲート電極の仕事関数φＫＮ＋のみの相違で ｑ φＭＮ”−ｘ＋−十φＰＮ＋・・・・・・・・・・・・
・・・・・・・・・Ｉｑ である。従ってそのしきい値電圧ＶｔｈＮ＋はここでφ
８−２φ。

となる。

とれよりＰ＋ゲゲーＭＯ８とＮ＋ゲゲーＭＯ８のしきい
値電圧の差ｖｔｈｐ＋’ｔｈＮ＋は、■ｔｈｐ＋−■ｔ
ｈＮ−）−〜Ｐ＋−φ鼎→ＦＰ←φＦＮ＋・・・・・・
・・・（ｌｅとなり、ゲート電極を構成している半導体
のフェルミ・ポテンシャルの差になる。これは第１６図
において（→、（Ｃ）を比較して、同じ電荷分布になる
時のゲート電圧が、ゲート電極の仕事関数差であり、フ
ェルミ・単位の差になっていることで容易に理解できる
。

以上により、Ｐ＋ゲゲーＭＯ８とＮ＋ゲゲーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分っ
たが、その他の方法として、真性半導体をゲート電極と
したＭＯＳ（ｉゲート開Ｏ８と以下記す）のしきい値電
圧とＰ＋ゲゲーＭＯ８あるいはＮ＋ダグ−ＭＯＳのしき
い値電圧との差によりても、エネルギー争ギャップＥｇ
の電圧を取り出すことができる。

ｉゲート開Ｏ８のしきい値電圧なりｔｈｉとすると、真
性半導体の７工ルミ準位はＯであるから（真性半導体の
フェルミ準位を基準としているため）ｉゲート開Ｏ８と
Ｐ＋ゲゲーＭＯ８’のしきい値電圧の差は １■ｔｈｉＶｔｈｐ＋ｌ−１０−φｒｐ＋ｌΦｉＥｇ・
・・・・・・・・Ｑηであり、ｉゲート開Ｏ８とＮ＋ゲ
ゲーＭＯ８のしきい値電圧の差は １ＶｔｈｉＶｔｈＮ＋Ｉ−１φＦ）、＋ｏｌ＋Ｅｇ−−
＝ＱＩとなり、ちょうどエネルギーギャップＥｇの半分
の電圧になることが容易に分る。

このｉグー）ＭＯＳとＰ＋ゲートあるいはＮ＋ゲゲーＭ
Ｏ８のしきい値電圧の差によって得られる電圧は約０．
５５ｖと低い基準電圧源と適すること、また後述するよ
うにＣＭＯ８の製造工程だけでなく、ゲート電極への不
純物のドープ工程は１回でできるのでシングル・チャネ
ルのＭＯＳの製造工程でも容易に高精度の基準電圧源が
得られるということで非常に有用である。

次にＮテヤネンネルＭＯ８半導体集積回路でのプロセス
を第１７図（ａ）〜（ｅ）に示した断面を用いて説明す
る。

（１）比抵抗８〜２０ΩＣｌ１１を有する半導体基板１
０１を用意し、この基板表面に厚さ１μｍの熱酸化膜１
０３を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基板表面に厚さ７５０
〜１０００Ａのゲート酸化膜（Ｓｉｆｔ）１０３を形成
する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化ｊ［１０２，ゲート酸化膜１０３．コンタク
ト穴１０３ａを有する半導体基板１０１主表面全体にシ
リ’ａｙをＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤａ−
ｐｏａｉｔｉｏｎ）法によりデポジットし、厚さ３００
０〜５０００Ａの多結晶シリコン層を形成する。

（６）多結晶シリコン層１０４を選択的にエツチングす
る。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によりＣ
ＶＤ５ｉＯｚ膜を２０００〜３０００Ａの厚さにデポジ
ットする。

（８）メモリセル負荷抵抗等の高抵抗部分および、真性
単位ゲート部１０４ａの多結晶シリコン層上のみ上記Ｃ
ＶＤ−８ｉｎ、膜１０５を選択的に残す。

（第１７図ｄ） （９）多結晶シリーン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１０！Ｏａｔｏｍｓ／
ｅｌｌ”のソース領域およびドレイン領域１０６を形成
する。この時多結晶シリコン層内にも不純物が導入され
て、ゲート電極１０４ｂ、ダイレクトコンタクト１０４
ｃおよび多結晶シリコン配線部１０４ｄを形成する。（
第１７図ｄ） α１半導体基板１０１主表面全体にＰＳＧ（Ｐｈｏｓｐ
ｈ。

５ｉｌｉｃａｔｅＧｌａｓｓ）膜１０７を７０００〜９
０００人の厚さに形成する。

αＤしかる後、Ａ矛を単導体基板１０１主表面に全面蒸
着し、厚さ１襲のＡＡＡｌ２Ｓ３形成する。

αａ上記ＡＡ膜を選択的にエツチングし、配線領域１０
８を形成する。（第１７図ｅ） 以下に説明する回路は上述したフェルミ準位のＭＣ’Ｅ
（ｎ−Ｅｆｐ）（Ｅ（ｎ−ＥＨ）、（１４−Ｅ（ｐ）を
取り出すための一方法となり得るが、その他一般的に、
異なるＶｔｈを持つＦＥＴのＶｔｈの差に基すぐ電圧を
基準電圧として利用する基準電圧発生装置として応用で
きる。

第１８図Φ）は、ＭＯＳトランジスタのしきい値電圧に
対応する電圧を発生する回路である。ＴｌｅＴ、はドレ
インとゲートが共通に接続された、いわゆるＭＯＳダイ
オードを構成している。

Ｌは定電流源、’ｒ、、’ｒ、は異なるしきい値電圧Ｖ
ｔｈｌｔＶｔｈ２とほぼ等しい相互コンダクタンスβを
持つＭＯＳＦＥＴであり、各々のドレイン電圧なＶ、、
Ｖ、とすれば 工。−一β（Ｖ＋Ｖｔｂｌ）” であるから ”−Ｖｔｂｌ＋ｆ正方・・・・・・・・・・・・・・・
・・・ａｎＶ、−ｖｔｈ２＋ｆτ／！・・・・・・・・
・・・・・・・・・・α場とな覗、ドレイン電圧の差を
とれば、しきい値電圧の差を取り出すことができる。

定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジメタによる抵抗を使用することができる
。

この回路で一例としてＴ、、Ｔ、として先に説明したＮ
＋ゲゲーＭＯ８及びＰ＋ゲートＭＯＳを使用すれば、し
きい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型半
導体の７エルミ・準位の差（Ｅｆｎ−Ｅｆｐ）を取り出
すことができる。

第１９図および第２０図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。ＴＩはしきい値
電圧ｖｔｈｌｅＴＩはしきい値電圧Ｖｔｈ２を持ってい
るとする。

抵抗Ｒ５がＴ、のインピーダンスに比較して十分大きく
、抵抗Ｒ２がＴ２のインピーダンスに比較して十分大き
い条件では ｖ、−ｖ、”Ｖｔｈｌ・川・・・・・・・・・・・・・
・（ハ）ｖ、”Ｖｔｈ２・・・・・・・・・・・・・・
・・・・（財）ゆえに、Ｖ’！”ｖｔｈｌ’ｔｈ２・・
・・・・・・・・・・・・・・・・（ハ）となる。

第２１図（ａ）は、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第２１図（ｂ）はその動作タイミ
ングを表わしたものである。クロックパルスφ、により
Ｔ、、Ｔ、をオンさせて容量Ｃ，ｋＴ、、Ｔ、のしきい
値電圧■ｔｈ１．■ｔｈ２の差電圧をチャージする。

φ１が切れた後、クロックφ、によりＴ、をオンさせｓ
ｃＩのノード■を接地する。この時Ｃ１Ｋはしきい値電
圧の差電圧が保持されているから、ノード■にはその電
位をそのままでる。後に述べるような電圧検出回路に使
用する場合には、この時のノード■の電位をそのまま基
準電圧として使用することもできる。が、より一般的な
形で使用できるためには、り四ツクφ、が入っている時
間内にクロックφ、によってトランス・ミッショングー
）Ｔａ、Ｔｙをオンさせて、容量Ｃ１にその電位をとり
込み、演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ書フォロワで受ければ、その
出力として、十分内部インピーダンスの低い状態で、’
ｒ、ｊＴｔのしきい値電圧の差が基準電圧として得られ
る。

第２２図は同様に容量Ｃ３を利用した基準電圧発生装置
である。クロックφ１によりＴ、をオンさせる。この時
Ｔ、はクロックφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴ、のしきい値電圧Ｖｔｈｌ
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧Ｖｔｈ２だけ下がり、容量Ｃの両端には
両者の差電圧がチャージされる。次にφ、によりＴ、を
オフし、φ、によりＴ、をオンさせるとノード■にしき
い値電圧の差電圧が得られる。

第２３図は、第２１図の回路で使用される演算増幅器を
示したものである。Ｔ＋、Ｔｔは差動増幅回路を構成し
ている差動対であり、Ｔａ、Ｔｅはその能動負荷である
。Ｔ７は、Ｔｓ、Ｔａによるバイアス回路と共に定電流
回路を構成している。

Ｔ、、Ｔ、はＴ、を定電流源負荷とするレベル・変換兼
出力バッファー回路である。図ではＣ−ＭＯＳでの回路
構成例を示したが、シングル・チャネルＭＯ８でも構成
できることは言うまでもない。

第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジメタＴ、、Ｔ、は各々異なるしきい値電圧ｖ
ｔｈｉｌ■ｔｈ２を持っており、それ以外、の特性は等
しいものとする。また入力側に表われた（−）、（＋）
の記号は各々、出力に対して逆相、同相となることを意
味するものである。

Ｔ、の入力をＶ、ｌ’ｒ、の入力な■、とすれば、ｖＩ
−Ｖｉｈｌ−’Ｖ’ｚｖｔｈ２”ｔ”）Ｌ’Ｖｚ−ｖｔ
ｈｔ−Ｖｔｈ２・・・・・・・・・・・・・・・・・・
（ハ）の条件を境として、出力レベルが変化する。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ舎セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
２４図に示すように、（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔＫはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためにはｓＴｌはデプレッション叱−ドであることが必
要である。例えばＴ、ＫＰ＋グー）ＭＯＳ。

Ｔ、にＮ＋ゲグーＭＯＳを使用する場合には、両方のＭ
Ｏ８ＦＥ’ｌ”のチャンネル部に同一の条件でイオン打
込みを行って、ディプレッション型とすれば良い。

第２５図は、第２４図における・演算増幅器を使って、
基準電圧を任意に設定できるようにしたものである。出
力を分圧手段Ｒｗ＝Ｒａを通して（−）入力に帰還させ
れば、その分圧比をｒとすれば、出力電圧■ｏは ｖｔｈｔＶｔｈＺ ｖｏ−□・・・・・・・・・・・・・・・・・川・（５
）となる。分圧手段Ｒ，，Ｒ，は線形抵抗が望ましいが
、許容できる程度に十分に特性のそろった抵抗であれば
何でもよい。

第２４図、２５図の回路はディプレッジせン型ＭＯ８を
使用するのが前提であるのに対し、第２６１１、第２７
図の回路はエンハンスメン）ＷＭＯ８でも動作可能なよ
うにしたものである。もちろん、ディプレッジ冒ン型で
あっても差しつかえない。

第２６図の例は、第２４図の例と同様出力を（ハ）入力
に直接帰還させたもので、出力Ｖ。は、電源電圧をＶＤ
Ｄとすれば Ｖ（１＝ＶＤＤ−（ＶｔｈＺｖｔｂｚ）・・・・・・・
・・・・・・・・（ハ）となる。第２４．２５図の回路
では差動対の少なく共一方をディブレジョン・モードに
する必要があり、ケースによっては製造工程数を増やさ
なければならないことがあるが、Ｖｔｈの差電圧を接地
電位を基準にして取り出すことができる。

逆に、第２６．２７図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

第２７図の例は第２５図の例と同様分圧手段Ｒ，，Ｒ，
を通して出力を（−）入力に帰還させたもので、出力は ＶｔｈｌＶｔｈ２ Ｖ、−ＶＤＤ−□・・・・・・・・・・・・・・・（至
）となる。

次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等について説明する。

しきい値電圧の制御 ＭＯ８集積回路において個所素子であるＭＯＳＦＥＴの
ｔ、きい値を圧（ｖｔｈ））？、、ＬＳＩの特性を決め
る重要なパラメータとなっている。このＶｔｈは、製造
プロセスによるバラツキ、温度による変化が大きく、Ｖ
ｔｈの制御がＭＯ８ＬＳＩ製造上のｌＩＡとなっている
。

一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生容量を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となって□ いる。従来の基板バイアス発生回路は発振部および波形
整形部のみからなり、Ｖｔｈによるフィードバックがな
されないのが一般的であった。このため、製造バラツキ
、温度により発振周波数、波形整形能力の差が生じ、安
定なバックバイアス電圧■。を得られず、Ｖｔｈの変動
も大きいものであった。

本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用いたコンパレーターを使用し
、Ｖｔｈを一定の電圧にコントロールする。

Ｖｔｈは、基板バイアスにより変化し、次の式で表わさ
れる。

Ｖｔｈ−ｖｔｈｏ＋Ｋ（２φ３−＋ＩＶＩＩＩＩ＋−２
φＦ）ココテｖｔｈｏハ、ＶＢＢ−ＯＶ（７）Ｖｔｈ、
Ｋは基板効果定数、φ、は７エルミレベルを表わす。

このためＶｔｈは基板バイアス■Ｉを変化させることに
よりコントロール可能である。第２９図において、発振
回路部は、リングオンレータを使用している。この発振
回路は他の発振回路としてもよい。波形整形部は２つの
ＭＯＳダイオードＱ１。

Ｑ２およびコンデンサＣ８より成り、ＶＢＩＩの電荷を
ポンプ作用によりＧＮＤＩＣ引き抜く作用をしている。

このポンプ作用によりｓＶＢＢは負電圧に引かれていく
がＩＶＢＢＩの最大電圧ＶＢＢＭは、このポンプ作用に
よる引き抜き電圧と基板リーク電流の安定した点で決定
される。発振回路が動作しているかぎり、ＶＢＢはこの
安定点ＶＢＢＭに保たれるが、発振が停止すると、基板
リーク電流により、基板の電荷はリークしＧＮＤレベル
に近づいていく。

ＶＢＢがＧＮＤレベルに近づくとＶｔｈは低下する。

第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャンネルプ四セス
での例を第３０図に示した。第３０図でＱ、は、真性レ
ベルゲートＭＯ８，Ｑ、はＮグー）ＭＯＳを用いている
。またこれらはディプレッジ覆ンタイプＭＯ８となって
いる。このため、’：２ｙＡＬ／−／ゆ−いカｉｌｌ”
−ｏ、ｓｓＶ。０工が入力された時反転する、第２９図
のＶｔｈセンス部は一つの抵抗およびＭＯ８ＦＢＴＱ、
より成る。

ここで抵抗はポリシリコン抵抗拡散層抵抗、ＭＯＳ抵抗
のいづれでもよいが、抵抗値は、Ｑ、のＶｔｈが０．５
５Ｖとなった時、出力が０．５５Ｖとなるよう設定され
ている。今■ＢＢがＧＮＤレベルに近＜Ｑ、のＶｔｈが
０．５５Ｖ以下の時には、コンパレート部−入力端子は
０．５５Ｖ以下となり、コンパレータの出力は＠１”と
なり発振回路は動作を続けている。ＶＢＢが■。工に近
づきＶｔｈが上昇し、０．５５Ｖを越えるとコンパレー
タ出力はｍＯ，となり、発振は停止し％ＶＢＢはリーク
によりＧＮＤレベルに近づく。すなわち、フィードバッ
クループが形成され、この基板バイアス発生回路により
Ｖｔｈがコントルールされる。コンパレート部で得られ
る電圧０．５５Ｖは、エネルギーギャップの−となるた
め、前述した通り温度、製造バラツキ、電源電圧に対し
変化が少ないので、Ｖｔｈをきわめて精度よく制御する
ことが可能となり、温度マージン製造プロセスマージン
、電源マージンの広いＭＯＳＬＳＩが得られる。また後
述するように、プロセス的にも第３２図で示すメ七リセ
ルにおいて高抵抗Ｒを得るプロセスと全く同一プロセス
で真性レベルグー）ＭＯＳを得ることができるため、従
来プロセスを用い容易に実現できる、 レベルシフト回路 ＭＯＳＬＳＩにおいて電源として５■電源を用い、入力
としてＴＴＬロジック回路からの信号を用いた場合、高
レベルとして２．ＯＶ、低レベルとして０．８■の信号
となる。このＴＴＬ信号をＭＯＳレベルに変換する場合
には、従来入力部インバータのレシオをとり、ＭＯＳレ
ベルへ変換していたが、Ｖｔｈバラツキ、温度変化によ
り、入力レベルマージンが小さくなる問題があった。

前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用いたＴＴＬ−＋ＭＯ８変換回路の例を示す。第
３２図にＭＯＳメモリのアドレスノくッファ回路に本方
式を用いた具体例を示す。

■ｒｅｆとして前述第２５図の回路により基準電圧１．
４ｖを発生する。アンプとして第３３図の差動アンプを
用い入力のロジックＶ１ｈヲ１．４Ｖとなる入力バッフ
ァを作成する。本方法によりＴＴＬ→ＭＯ８変換回路が
得られる。

また他の方法としてアンプに、第２３図で示す路を用い
■、。ｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔ＋、’ｒｔはデプレッシロンｍＭＯ
８を用いる。

論理Ｖｔｈ安定化回路 第３４図はインバータを始めとする論理回路のロジック
スレッショールドを使用電源電圧、ＭＯＳトランジスタ
のしきい値電圧、温度等の変化に対し、常に一定にしよ
うとするものである。

Ｑｌ、Ｑｉ、Ｑｓで構成されるインノ（−夕１゜Ｑ４、
Ｑｉ、Ｑ−で構成されるインノ（−夕２は６各、ロジッ
ク・スレッシ璽−ル）’制ｍ用のＭＯ８Ｑ＝−Ｑ４を持
っている。

Ｑｔ−Ｑａ、Ｑｏは先に述べたインノ（−夕１゜インバ
ータ２と相似（ＭＯＳの〕くターンサイズ比が等しい）
になるように構成されており、イン／く−タとしての入
力と出力が結合されて、ちょうどロジック・スレッシせ
−ルド電圧が得られるようになっている。

ＣＭＰｉは先に説明した基準電圧を差動回路のオフ・セ
ットとして有する比較回路である。ＣＭＰｌはこのロジ
ック・スレッシコールドと自分の中に持っている基準電
圧とを比較し、両者の差がほぼ０となるようにＱｉのゲ
ート電圧を制御する。

つまりロジック・スレッショールド〉基準電圧であれば
ＣＭＰｌの出力はノ）イ・レベルになりＱｙの等価抵抗
は大きくなり、ロジック・スレッショールドを下げる方
向に作用する。四シック・スレッシ田−ルド〈基準電圧
の場合にはこの逆となり、両者は等しいところで平衡状
態となる。

Ｑ、、Ｑ、のゲートＩＥ圧はＱ、のゲート電圧と共通で
あり、前者と後者は相似の関係にあるから、これにより
インバータ１．インノぐ一夕２のロジツりΦスレッシ冒
−ルドは基準電圧と等しくなり、非常に安定なインバー
タ特性を有するととｋなる。

始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。

０ＭＯ８構成でなくとも、通常のシングル・チャンネル
のインバータ等の論理回路の場合にも、容易に適用でき
る。

これらの回路は、特に入力レベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理できる入力のイン
ターフェース回路として有用である。

電圧検出器 第３５図は、ＶｔｈＱ差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるよ５）ｃした電圧検出回路である。

第３６図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒ，，Ｒ，。

により分圧した電圧を加えた電圧検出回路である。

分圧比をｒ、基準電圧な■ｒｅｆｓ検出レベルなりａｅ
ｎｓｅとすると ｒｅｆ ｖｓｅｎｓｅ−一一一用０．…、＋６１．．＋拳…、命
（至）となり、分圧比ｒ）ｃより検出レベルｖ８ｅ□０
を任意に設定できる。

第３７図の例は、Ｖｔｈの差に相当するオフ舎セットを
持りた演算増幅器を用いて、先に説明したようにオフ拳
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ１．Ｒ■は第３６図の例と同じ分圧手段であ
る。

第３６．３６．３７図の例におい【被検出電圧を電源電
圧とすればバッテリーを電源として使用するクステムに
おいては、バッテリーチェッカーとして利用できる。第
３７図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を第４４図に示すが、詳しい説明は
後述する。

定電圧装置 ３３８図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、ＲＩＭｒ１１４により安定化出力の一
部と基準電圧とを比較し、一致するよさにＴ、ｏのゲー
ト電圧を制御し、出力電圧を安定化する。演算増幅器は
、その特性が許容される範囲で何を使っても良い。

第３９図の例は第３８図の飼でＴ、。にＭＯＳ）ランジ
メタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第４０図の例は第２４図の例で示したオフ・セット電圧
を持うた演算増幅器を使用したものである。Ｔ□は当然
ＭＯ８）ランジメタであってもバイポーラトランジスタ
であっても、接合証電界効果トランジスタであっても良
い。

定電流装置 第４１図の例は、Ｔ、とＴ、のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔ１、Ｔ、は同一の相互コンダクタンスβを持ち、しき
い値電圧は各々異なるｖｔｈ、、■ｔｈ、である。抵抗
ル。がＴ、のインピーダンスに比較して十分高ければ、
Ｔ１のドレイン電圧（−ゲート電圧）■、はＶｔｈｓと
ほぼ等しくなる。

Ｔ、が飽和領域の時は、Ｔ、に流れる電流工。

は となる。

第４２図の例は、Ｔ！！に流れる電流Ｉによる電圧降下
Ｉ。ｕｔ”□を基準電圧ｖｒｅｆと比較し８常に両者が
等しくなるようにＴ、のゲート電圧を制御するようにし
た定電流回路である。

となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによりて得ても良い。

第４３図の例は、Ｔ□、Ｔｏを同一のトランジスタとし
、いわゆるカレント・ミラー回路を用いた定電流回路で
ある。

電子時計 第４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。

ＴＨ＃’Ｉ’＋ｅＴ４１〜Ｔ４１１およびＲ４，とＲ４
，は公称１．５Ｖの水銀電池Ｅ、の電圧レベルをチェッ
クする回路を構成する。差動部のトランジスタ対をＰ＋
グー）−Ｎチ＋／ネ＃−ＭＯＳ、Ｎ＋ゲゲー・Ｎチャン
ネル−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧
が電子時計の動作電源範囲である１、０Ｖ〜１．５■以
内になるように、チャンネル部分にイオン打込みをほど
こしている。

基準電圧となるしきい値電圧の差は、シリコン牛導体の
場合は、約１．１■であり、バッテリーの電圧が下った
ことを検出するレベルを１．４■近辺に合せるために抵
抗手段Ｒ，，Ｒ２の抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために、分周回路ＦＤよりタイミング回
路ＴＭを通して得られるりｐツク信号φにより、間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートゲー、、
ＮＡ、で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の論理レベルにより、タイミン
グ回路ＴＭを制御し、それニヨってモータの駆動出力を
変えて、指針の運針の方法を変えて、バッテリー電圧の
低下を表示する。バッテリー電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を点滅させる等して表示することも可能である。

なお同図において、Ｏ８ＣはＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ□及び容量Ｃ，ｌＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップ・モータの励磁−１イｋ、ＢＰ、、ＢＦ、
はＣＭＯＳインバータで構成され励磁コイルＣＭを１秒
毎に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５Ｖの水銀電池Ｅ、で動
作する。またＴＭは分周回路ＦＤの複数の周波数の異な
る分周出力およびＮＡ、、ＮＡ。

で構成されたラッチの制御出方を大刀として、任意の周
期およびパルス幅を持つパルスを発生するタイはングパ
ルス発生回路である。ＩＣは第６図に示すＳ１ゲ一トＣ
ＭＯ８プロセスで作られた指針式電子腕時計用そノリシ
ックＳｉ半導体チップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。

第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成されている。同図において、ａ
点、ｂ点の電位が０の場合、電源（−ＶＤＤ）投入時Ｍ
Ｏ８ＦＥＴＴ、、Ｔ、はＮ−ＭＯＳＦＥＴであるので共
に″’ＯＮ″状態となり、ａ点、ｂ点は電源の立下りと
同時に電源側（−ＶＤＤ）に引っ張られる。この時Ｔ、
のＮ−ＭＯＳＦＥＴは半導体のエネルギーバンド差を利
用したもので、そのＶｔｈＮがＭＯ８ＦＥＴＴ、のそれ
に比べ約３倍（例Ｔ＋Ｖ１１１＝０．４５Ｖ、ＴｓＶｔ
ｈ−１，２５Ｖ）となっているので、電源の文下りの途
中で、ＭＯ８ＦＢＴＴ、）−！先に’ＯＦＦ″となる。

ＭＯ８ＦＥＴＴ、は引き続き’ＯＮ”状態となっている
ため、ｂ点は−ｖＤＤ、ａ点はＧＮＤの電位で安定とな
る。

又、電源（−ＶＤＤ）が切れた状態で、ａ点でｏｖ。

ｂ点で１７位に電荷が残った場合においては、電源の立
下り途中においてＶＤＤ−ＭＯ８ＦＥＴＴ。

ノＶｔｂ）ｆｆテはＴ３は”ＯＦＦ″状態となっており
、ＭＯ８ＦＥＴＴ−まＶＤＤ−ＴＩＶｔｈＮでＯＮ”状
態となるため、初期状態にａ点がｏｖ、ｂ点がＩＶ（又
はＴ、のＶｔｈＮまで）位であっても、安定状態ではｂ
点がｖＤＤＩａ点が０■となる。さらに本回路では全て
Ｅ−ＭＯＳＦＥＴで構成されているため安定状態での消
費電流は殆んど零である。

第４６図は従来提案されている状態設定回路の例を示す
回路図であり、同図において、ラッチ回路の安定度を増
すため、Ｔ、のＮチャンネルＤ（デプリーション）−Ｍ
ＯＳＦＥＴが挿入されている。このＤ−ＭＯＳＦＥＴに
より電源（−ＶＤＤ’）投入時、ａ点は必ず電源と同時
に立下り、又す点はＭＯ８ＦＥＴＴ、のＶｔｈまで電源
が立下がらないと、”ＯＮ”しないため安定状態ではｂ
点がＶＤＤｈａ点が０■となる。しかし本回路ではａ点
とＶＤＤとの間にＤ−ＭＯＳＦＥＴを使用しているため
、次に何等かの形でａ点ｖＤＤ、ｂ点０■（ＲＥＳＥＴ
）状態になった時−Ｐ−ＭＯ８ＦＥＴＴｓが’ＯＮ″と
なりＴ１とＴ、による直流バスが生じて消費電流大とな
る。それに対して第４５図のような本発明の状態設定回
路では上記したように状態設定が確実にできると共に消
費電流が極めて小さくてすむので有効な状態設定手段を
提供することができる。

次に本発明に係る電圧レギュレータ及びその応用例を説
明する。

第４７図は本発明による電圧レギュレータであり、第４
８図はその特性図である。

第４７図の比較型電圧レギュレータは公知のそれと類似
の構成となりているが、電圧比較器ＣＰがプラス・マイ
ナス両入力端子からみて電圧レベルで非対称になってい
るところが通常の電圧比較器と異なっている。つまり、
この電圧比較器はプラス・マイナス両入力の電圧レベル
が等しいときにはバランスせず、マイナス側の方に所定
の高い入力電圧（絶対値で）が印加されたときバランス
する。言い換えればこの電圧比較器はプラス・マイナス
の入力レベルがバランス点に対してオフセットを持って
いる。

このような電圧レギュレータによれば、入力電圧■ｉｎ
が高い場合出力電圧■。ｕｔは基準電圧Ｖｒｅｆに依存
し１■。ｕｔ−■ｉｎ’の差が大きくとられるが、入力
電圧Ｖｉｎが低い場合は■。ｕｔは専らｖｉｎに依在し
、＋Ｖａｎ−ＶｏｕｔＩの差は小さくされる。両者の変
化点Ｐは、入力電圧■ｉｎに関して言えば、ｖｉ１≧■
１の点に設定される（Ｌはレギュレータ負荷／の最低動
作電圧である）。

このように構成された電圧レギュレータによれば、負荷
／は、入力電圧■ｉｎが高いときは、最低動作電圧ｖ１
よりも高いが入力電圧■ｉｎよりも低い出力電圧■。旧
で動作されるので、動作が保証されつつその消費電力が
低減されるーまた入力電圧■・が低いときは、負荷Ｚは
入力電圧■ｉｎとほぼｎ 同じかそれより若干小さい出力電圧■。ｕｔで動作させ
られるので、負荷／の入力電圧■ｉｎに対する最低動作
電圧■１が保証され、高い入力電圧■ｉｎに対しては負
荷／に合った電圧に出力電圧Ｖ。ｕｔを低減しているの
で、この電圧レギュレータは負荷／に対して低消費電力
及び広範囲な入力電圧Ｖｉｎの幅を持たせることができ
る。

このような効果を、オフセットを持たない電圧比較器レ
ギュレータに対比させて、第４８図のグラフを用いて詳
述する。

同図において横軸は入力電圧ｖｉｎを縦軸は出力＜６ｕ
ｔおよび基準電圧Ｖｒｅｆを示している。曲線ａはｖｉ
ｎに等しいＶ。ｕｔを示しており、言い換えれば、電圧
レギュレータを用いないで、入力電圧■ｉｎで直接負荷
／を動作させた場合の仮想曲線を示している。

曲−＠Ｃは一般の基準電圧■ｒｅｆ１を示しており、通
常基準電圧発生回路Ｖｒｅ（ＧＥＮＦＥＴのしきい値電
圧Ｖｔｈ−電流増幅係数１３相互コンダクタンスｇｍ、
或はＰＮ接合のｊ＠方向、逆方向電圧降下■Ｆ、■２．
双極トランジスタの電流増幅率ｋｌｆｅを利用している
ため、■ｒｅｆＧＥＮの出力電圧■ｒｅｆはその電源電
圧■ｉｎに依存する”■ｒｅｆ”’ｆ（ｖｉｎ）’ｔ。

電圧比較回路ＣＰの基準電圧としてこのような基準電圧
ｖｒｅｆｌを使用し、また前述したようなオフセットを
比較回路ＣＰに持たせたかりた場合、出力電圧■。ｕｔ
は基準電圧ｖｒｅｆ１に等しくなり曲線Ｃに一致する。

そして、基準電圧■ｒｅｆ１は入力電圧■ｉｎより高く
なることはないので、出力電圧■。ｕｔはどの範囲にお
いても入力電圧ｖｉｎよりも低くなる。その結果、出力
電圧Ｖ。ｕｔが負荷／の最低動作電圧■、に等しくなる
とき（点Ｒ）の入力電圧■ｉｎはＶｔ（Ｖｚ＞Ｖｔ）と
なる。従って、負荷／からみた入力電圧Ｖｉｎの可能使
用範囲は＋Ｖ、−Ｖ、＋に相当する電圧分だけ、損失が
生ずることになる。

この損失を小さくするために、第４７図の電圧レギュレ
ータでは、ブイナス入力がプラス入力よりもオフセット
電圧Δ■ｏｆｆ高くなったとき平衡するよう比較器ＣＰ
を構成する。

また基準電圧としては、仮想の基準電圧Ｖｒｅｆｌより
も小さく類似特性をもつ基準電圧■ｒｅｆｚ（曲線ｄ）
を用い、目標通常入力電圧Ｖ、における実質的な比較電
圧（■ｒｅｆ２＋Δ■ｏｆｆ）が仮想の基準電圧Ｖｒｅ
ｆｌに等しくなるよう、つまり目標動作点Ｓに一致する
ようＶｒｅｆ２とΔ■ｏｆｆの値を設定している。

このような構成によれば、電圧比較器ＣＰは、Ｖｏｕｔ
””ｒｅｆｔ＋Δｖｏｆｆの条件で平衡し、この平衡条
件を満足する入力電圧■ｌｎは、■ｉｎ≧■ｏｕｔなの
で、■ｉｎ≧■ｒｅｆ２＋Δ■ｏｆｆのときだけとなる
。

入力電圧■ｉｎがＣＶｒｅｆｚ＋ΔＶｏｆｆ）より小さ
い場合、出力電圧■ｉｎもそれより小さくなるので比較
器ＣＰは出力電圧Ｖ。ｕｔを高くしようと働くが、この
帰還制御は出力電圧■。ｕｔを入力電圧■ｉｎに等しく
したところで制限されてしまう（■ｏｕｔ≦Ｖｉｎのた
め）。

従って出力電圧ｖ。ｕｔはｖｉ”−ｖｒｅｆｉ十Δ”ｏ
ｆｆを変曲点（Ｐ）として、入力電圧■ｉｎが変曲点Ｐ
よりも高いときは■ｒｅｆ２＋Δｖｏｆｆに低減（制限
）され（曲線す、）、ｖｉｎがそれより低いときはほぼ
入力電圧ｖｉｎ（曲線ａｔ）Ｋ等しくされる。

そして、この変曲点Ｐが入力電圧ｖｉｎ関して（横軸で
）最低動作電圧Ｖ＋Ｃ点Ｑ）と同じかまたは高ければ前
述した損失を避けることができる。

これは、曲線すがΔ■ｏｆｆによって曲ＷＡａと交差点
を持つからであり、曲１１ｉ３ｔｄのように曲ｉａと交
点を持たない場合にはこのような効果は得られない。

ナオ、第４７図のＦＥＴはソース・７ｔｌ：ｘＶ−とじ
て働くもののデブレッシ璽ン・モードＮチャンネルＦＥ
Ｔであるので、ｖｏｕｔ”＝ｖｉｎを可能とし、そのし
きい値電圧Ｖｔｈの損失がない。従って、これは入力電
圧■・が小さい場合に有効である。

ｎ しかしながら、このことはエンノ・ンス・メントモード
のソース・フォロワＦＥＴの使用を否定するものでなく
、入力電圧が太きくＶｔｈ損失が重大な問題でなくて、
デプレッション・モードＦＥＴ製造プロセスを採用する
ことが困難な場合極めて有効である。この場合、低い方
の出力電圧Ｖ。ｕｔ（変化点Ｐより下）を決める曲ｋａ
ｔ（Ｖ□ｕ（−Ｖｉ１）はＶｔｈだけ下方の方ヘシフト
する（■。ｕｔ−■１ｎ−Ｖｔｈ）だけであり、出力電
圧■。ｕｔに上述したような効果を持たせることが可能
なことに変わり４まない。

また５図中ＮチャンネルＦＥＴｆｔＰチヤンネルＦＥＴ
Ｋ代えることもでき、この場合ＰチャンネルＦＥＴはソ
ース接地として働くので、上述したＶｔｈの損失はない
。

制御用のＦＥＴとしてソース接地、ソースフォロワのい
ずれを採用するかに本質的な差異ｋまな〜・が、ソース
接地にした場合はデプレッシヨン・モードＦＥＴにする
ようなしきい値電圧Ｖｔｈ損失に対する特別な配慮は必
要でない。また、ソース・フォロワにした場合は、電圧
比較の動作を側期的にサンプリングする必蚤があるとき
（例えば比較器ＣＰを低消費電力化のためにクロ２り・
ドライブするとき）、このＦＩＴはボルテージ・フォロ
ワとして働くので便利℃ある。つまりこのＦＩＴの相互
コンダクタンスｇｉｎが十分高ければ、出力電圧はゲー
ト電圧により一義的に決まるからである。

また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。

オフセット■。ｆｆは入力端子ｖｌｎの関数になること
が必ずしも否定されることではないが、変曲点Ｐを設定
する上ではｖｉｎに対して一定であることカー望ましい
。

また基準電圧■ｒｅｆ２として、負荷／と同様な変動璧
素を持つ基準電圧を使用すれは、負荷／の特性に応じた
出力電圧■。ｕｔを得ることかできるのでこれまた便利
である。その場合■ｒｅｆｔを負荷Ｚを動作させる最低
の電圧の電圧に設定しておけば、Δｖｏｆｆを一定のマ
ージン手段として利用することができる。

オフセットΔｖｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出力電圧ｖｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と第５０図
のグラフを用いて説ＢＡｊる。

以下の説明および第５０図のグラフでは電圧値は全て絶
対値にする。

第４９因においてＱｌｏｙはＮチャンネル・デプレッシ
ｌン・モードＦＥＴからなる制御用トランジスタである
ｏＱｓｏｌとｑ＋ｏｔおよびＱ１０４ｍＱ１０６はカレ
ント・ミラー回路を構成しており、Ｑ、。、のドレイン
電流とほぼ等しいドレイン電流がダイオード接地された
ＦＥＴＱＩ０４とＱｌｏｓに流れる。ダイオード接続さ
れたＰチャンネ、ｕＦＥＴＱ、。４、Ｎチャンネ゛ルＦ
ＥＴＱｌ。、のソース・ドレイン間電圧降下ＶＤａは、
高インピーダンス負荷Ｑ１ｏ２、Ｑｌｏｓによってほぼ
それぞれのしきい値電圧■ｔｈｐ、■ｔｈｎとなる。

従って、比較器ＣＰのプラス・マイナス両入力端子にそ
れぞれ、ｖｔｈｐ、（ｖｉｎ−Ｖｔｈｎ）Ｆ）ＩＩＥＢ
ＥｆＪ”加わる（第５０図曲線ｄ、ｂ）。

比較器ＣＰはオフセットを持たず、従って両入力が等し
いときバランスする。従って、その平衡条件は（ｖｏｕ
ｔ−Ｖｔｈｎ）−■ｔｈｎ％すなわちｖｏｕｔ””ｔｈ
ｐ＋ｖｔｈｎである。■ｉｎ≧■ｏｕｔの条件より、出
力電圧■ｏｕｔは、ｖ）。≧ｖｔｈｐ＋■ｔｈｎのとき
（■ｔｈ９＋■ｔｈｎ）に制限され、■ｉｎ≦Ｖｔｈｐ
＋Ｖｔｈｎのときほぼｖｉｎに等しくなる。従って、負
荷／が０ＭＯ８で構成されている場合、その動作下限電
圧は通常（ｖｔｈｐ＋■ｔｈｎ）になるので出力電圧■
ｏｕｔはそれを補償することができる。

なお、ＭＯＢダイオード回路によって取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でなく
、そのドレイン電流に追従する。

平衡点の出力電圧Ｖ。ｕｔは勿論本来の（ｖｔｈｐ＋■
ｔｈｎ）よりも大きめにした方が良（、そのためには各
ＭＯＳダイオードＱＩ０４％Ｑｌ。、に流れる電流を小
さくするようＦＥＴＱｌ。３の相互コンダクタンスを小
さくしておけば良い。

また、ＭＯＳダイオードによりて取り出す近似のしきい
値電圧はドレイン電流が流れることが前提となるので、
入力電圧ｖｉｎが低くなっても、両方のダイオードに電
流が流れるよう回路を構成しなければならない。

次に第４９図の電圧レギュレータを電子時計に応用した
例を第５１図を用いて説明する。

第５１図において、Ｏ２０は水晶発振器、ＷＳは正弦波
発振出力をく形波に変換する波形成形回路、ＦＤは分局
回路、ＴＭは分局出力から所定の周期、幅を持つパルス
を作るタイミング・パルス発生回路％ＬＦは低いレベル
の信号を高いレベルの信号に変換するレベルシフト回路
、ＢＣは電池寿命検出器、ＶＣは電圧比較器、ＶＲはそ
れを使用した電圧レギュレータ、Ｈはホールド回路、Ｄ
Ｔは発振状態検出器、ＬＭは秒針を駆動するステップ・
モータの励磁コイルである。

検出器ＤＴは、Ｏ２０が発振したことを分局器ＦＤ、タ
イミング回路ＴＭを通して検出し、発振した場合電圧レ
ギュレータＶＲを働かせて、発振器′０７８ＣおよびＷ
Ｓ、ＦＤ、ＴＭ等の動作電源電圧を１．５■から落とす
。

電池Ｅを入れた瞬間、インバータエ、の入力ノードは放
電抵抗Ｒ８゜４によりて接地電位（論理１ｏ＃）把なっ
ているのでＮチャンネル・ＦＥＴＱ、。１をＯＮ状態に
し、レギュレータの出力を電池電圧の１．５Ｖにする。

このときＱｔｏｓもＯＮにされ、ＦＥＴＱｘｏｔのゲー
ト・ノードを充電しておく。これは次にＦＥＴＱｚａｔ
がＯＦＦにスイッチングした瞬間、レギュレータ出力が
落ち込むことがないよう、レギュレータの負帰還〃−プ
を予め能動的にしてお（ためである。

発振器が動作し始めたとき、他の論理＠Ｗ＆は既に動作
状態に入っているため、タイミング回路ＴＭから検出器
ＤＴにパルスφ８が供給される。排他的論理和回路ＥＸ
１はこのパルスφＢが出たことを検出するもので、一方
の入力には他方に対してインバータＩ４＃Ｌ、積分回路
ｃｔｏｔｓ１（ｔａｓによって遅延されたパルスφ、が
印加される。従って、パルスφＢが出ると、ゲートＥＸ
、の出力には遅延時間に相当する幅のパルスが生じる。

このパルスはＦＥＴＱ２Ｉ６、インバータＩ６、コンデ
ンサｃｒｏｗから成る整流回路で積分され、φＢが出始
めてからしばらく経つとＮチャンネル、ＦＥＴＱｖ。１
、Ｑ、。、をＯＦＦにする。これによって、レギュレー
タＶＲは自身の制御ループのみによって、所定の出力電
圧（１，５Ｖ未漕）を発生し、低消費電力に寄与する。

以下、このレギュレータ、特に電圧比較器ＶＣの動作を
説明する。この比較器ＶＣは第４７図のＩｌｌ’埋図と
第４８図の特性図で説明した比較器ＣＰと同様な動作を
するので簡単な説明にとどめておく。

ＰチャンネルＭＱ８ＦＥＴＱｔ０６、ＱｔＯ？はオフセ
ット電圧Ｖ。ｆｆを得るために、Ｑ、。６のゲートは第
５図のＱ＋、第６図のようなＰ減にされ、ＱｔＯｆ’の
ゲートは第５図のＱｔ−第７図のようなＮ型にされる。

従りて、Ｑ、。、のしきい値電圧ＶｔｈはＱ、。６より
約０．５５Ｖ高（なり、これか前述したオフセット電圧
Ｖ。ｆｆとなる。ＮチャンネルＦＥＴＱｙ。、とＰチャ
／ネ／Ｉ／ＦＥＴＱｔｏ＊は共にダイオード接続されて
いるので、比較器ＶＣのプラス入力であるＱ２゜７のゲ
ートには両Ｖｔｈの和（Ｖｔｈｐ＋■ｔｈｎ）が印加さ
れ、これが第４８図および第５０図の曲ｉｄに示した■
ｒｅｆ２の電圧となる。

従って、電圧レギュレータＶＲの出力電圧Ｖ。ｕｔは■
ｏｕｔ″”■ｔｈｐ＋ｖｔｈｎ＋ΔＶＯｆｆ（ｖｉｎ≧
Ｖｔｈｐ＋■ｔｈｎ＋Δ■ｏｆｆの場合５となる。入力
電圧■ｉｎが低いときは前述と同様■。ｕｔ”■ｉｎと
なる。

この比較器は低消費電力化のためにタイミング信号φ、
によって動作時間が制限されている。勿論基準電圧■ｒ
ｅｆ２を得る回路もそうであり、そのため基準電圧■ｒ
ｅｆｚの電圧をホールドするようコンデンサＣ１゜４・
か又Ｑ、。、のゲート電圧をホールドするようにコンデ
ンサＣ０゜、がゲート容量等の寄生容量とは別個に追加
されている。コンデンサＣ１゜、は帰還ループに幾つか
のＦＥＴが縦続接続されたことによって位相回りが生じ
、それに起因する発振を防止するためのものである。

バッテリ・チェッカーＢＣは第４４図とほば同様な構成
となっているのでその説明は省略する。

なお、ＩＣの出力段で励磁コイルの駆動器工３、■、は
、駆動能力を大きくするため１，５■の電池を直接電源
にしている。

第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢＣをディジタル表示電子時計に応用し
た例を示している。

同図において、０８Ｃ，ＷＳ、ＦＤは第５１図の例と同
様、１．５Ｖより低い調整電圧を電源とし、またデコレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低い電圧を電源としている。

ＤＢは１．５■の電圧を３．０■に昇圧する倍電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動器は省略し【ある）。

／Ｓはレベルシフト回路であり、電源電圧の高い回路へ
低い信号レベルを直流的に高く変換して供給する。

このように、低い動作電圧で動作するＩＣ内部の通常の
論理回路は低い動作電源で、ＩＣの入出力インター７エ
ースにおける高い動作電圧を必要とする表示駆動器等は
高い動作雷＊’ｊｌａ使用すると、低消費電力化や使用
電源範囲の拡張に有効である。

【図面の簡単な説明】

第１図はＧａＡｓ、ＳｉおよびＧｅ半導体のエネルギー
・ギャップＥｇとその温度依存性を示す図である。第２
図は半導体のバンド構造とフェルミ準位Ｅｆを示す図で
あり、同図（ａ）、（ｂ）はＮ型半導体の、同図（ｃ）
、（ｄ）はＰＭ半導体の夫々バンド構造とフェルミ準位
を示す図である。第３図はＮ型及びＰ型Ｓｉのフェルミ
準位の、不純物濃度をバラメータにした温度特性を示す
図である。第４図（ａ）。 （ｂ）および（ｃ）はそれぞれＧｅ＊ＳｉおよびＧａＡ
Ｓ牛導体と各種のドナーおよびアクセプタ不純物が持つ
エネルギー準位の分布を示す図である。 第５図はＮ型およびＰ型半導体の２工ルミ準位の差（Ｅ
ｆｎ−Ｅｆｐ）を取り出すために使用され得るＰ＋ゲー
トおよびＮ＋ゲゲーＭＯ８ＦＥＴの断面構造を概略的に
示し、左半分がＰチャンネＡ／ＦＥＴ、右半分がＮチャ
ンネルＦＥＴを示している。 第６図（ａ）、（ｂ）は夫々Ｐ＋ゲートＰチーｙｙネｈ
Ｍ。 ５ＦＥＴの平面図と断面図を、第７図（ａ）、（ｂ）は
＄ｉゲートＰチャンネルＭＯ８ＦＥＴの平面図と断面図
を、第８図（ａ）、（ｂ）はＮ＋ゲゲーＰチー？７ネｙ
ｖＭ０８ＦＥＴの平面図と断面図を、第９図（ａ）、（
ｂ）はＮ＋ダグ−ＮチャンネルＭＯ８ＦＥＴの平面図と
断面図を、第１０図（ａ）、（ｂ）はｉゲートＮチャン
ネｙＭＯ８ＦＥＴの平面図と断面図を、第１１図（ａ）
。 （ｂ）はＰ＋ゲゲーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示している。 第１２図（ａ）〜（ｄ）、第１３図（ａｌ〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄ）は、
それぞれコンプリメンタＩＪＭＯＳを一緒に製造する場
合の主要工程における断面図である。 第１６図（ａ）、（ｂ）はそれぞれＰ＋型半導体−絶縁
物−ＮＭ半導体構造のエネルギー状態と電荷の状態を示
し、同図（ｃ）、（ｄ）はそれぞれＮ＋型半導体−絶縁
物−Ｎ型半導体構造のエネルギー状態と電荷の状態を示
す図である。 第１７図（ａ）ないしくｅ）はＮチャンネルＭＯ８ＦＥ
Ｔの各製造工程における断面図である。 第１８図（ａ）、（ｂ）は夫々異なるしきい値電圧Ｖｔ
ｈを持つ２つの）’ＥＴ＋７’）Ｖｔｈの差を取り出す
ためのＭＯＳダイオード回路の特性図とその回路を示す
図である。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂ）はそのタイ
ミング信号波形を示す。第２２図乃至第２７図は更に他
の実施例にもとすく基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２図、第３３図はそれぞ
れコンパレータ回路、メモリセル回路、アドレスバッフ
ァ回路、差動アンプの回路図を示す。第３４図は論理回
路の回路図を示す。 第３５図〜第３７図は基準電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギュレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した例を、第４４因は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示し【いる。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はその動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギュレータの他の例を説
明するための回路図であり、第５０図はその動作を説明
するためのｔ気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタル表示電子時計
に応用した例を説明するための回路システム図である。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａ、・・・水晶振動子、ＯＳＣ・・・水晶発
振回路、ｗｓ・・・正弦波−（形波変換波形成形回路、
ＦＤ・・・２進力クンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイル、ＢＦ・・・ＣＭの駆動用バッファー、Ｎ
Ａ・・・ＮＡＮＤゲート、ＩＣ・・・モノリシックＳｉ
半導体集積回路チップ、φ・・・クロックパルス、Ｅｇ
・・・半導体のエネルギー・ギャップ、Ｅｖ・・・価電
子帯の最上限準位、ＥＣ・・・伝導帯の最下限準位、Ｅ
ｉ・・・真性半導体のフェルミ準位、ＥｆｎｐＥｆｐ・
・・Ｎ型、Ｐ型半導体のフェルミ準位、Ｅｄ、Ｅａ・・
・ドナー、アクセプタ準位。 第１区 第２図 （ｂ） 第１８図 第１９図第２０図 第２１図 （ｂン ■ニニニニニ＝ 第２２図 第２４図 第２５図 第２６図 第２７図 第２８図 第２９図 第３０図 第３１図 第３２図 φｒ 第３３１第３７図 第３４図 第３５図 第３６図 第３８図 第３９図 第４０図 第４１図 第４２図 第４３図 第４６図 第４５図 第４７図 第４８図 □Ｖ龜 第５２図 手続補正書（方式） 事件の表示 昭和５９年特許願第２２２１６６号 発明の名称 絶縁ゲート型電界効果半導体装置の製法補正をする者 １＋１４粋帳係特許出願人 名称Ｌ５１０１株式会社日立製（乍所 代理人 補正の内容 別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、（１）第１導電型の半導体基板上に素子分離用Ｃ厚
   い絶縁膜と、少なくとも第１．第２．第３ＣＭＩＳＦＥ
   Ｔ形成用の薄い絶縁膜を形成する工程 （２）前記第１．第２．第３のＭＩＳＦＥＴ形成用の領
   域に真性の多結晶シリコンでゲート電極を形成する工程 （３）少なくとも前記第２のＭＩＳＦＥＴのゲート電極
   部に開口部を有する第１の絶縁膜をマスクとして、前記
   第２のＭＩＳＦＥＴのゲートに第１導電型不純物を導入
   する工程 （４）前記第１の絶縁膜を除去した後、少な（とも前記
   第２および第３のＭＩＳＦＥＴのゲート電極上に第２の
   絶縁膜を形成する工程 （５）前記第２の絶縁膜をマスクとして、第２導電型の
   不純物を導入する工程 を有することを特徴とする絶縁ゲート型電界効果半導体
   装置の製法。 以下余白