JPS6319884B2 - - Google Patents
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- JPS6319884B2 JPS6319884B2 JP59201769A JP20176984A JPS6319884B2 JP S6319884 B2 JPS6319884 B2 JP S6319884B2 JP 59201769 A JP59201769 A JP 59201769A JP 20176984 A JP20176984 A JP 20176984A JP S6319884 B2 JPS6319884 B2 JP S6319884B2
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- 239000004065 semiconductor Substances 0.000 claims description 91
- 239000012535 impurity Substances 0.000 description 59
- 238000004519 manufacturing process Methods 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 230000000704 physical effect Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000008859 change Effects 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000001514 detection method Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 3
- 229910052753 mercury Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 229910001923 silver oxide Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Description
【発明の詳細な説明】
本発明は電子装置、特に基準電圧発生装置とそ
の応用並びに絶縁ゲート型電界効果トランジスタ
とその製造方法に関する。
の応用並びに絶縁ゲート型電界効果トランジスタ
とその製造方法に関する。
各種の半導体電子回路において、基準となる電
圧を発生させるには電圧の次元を持つた物理量を
利用することが必須の条件である。これまで、そ
の物理量としてはもつぱらPN接合ダイオードの
順方向電圧降下VFや逆方向降伏電圧（ツエナ電
圧）VZ並びに絶縁ゲート型電界効果トランジス
タ（IGFET、MOSFETで代表されることが多
い）のしきい値電圧Vth等が利用されている。
圧を発生させるには電圧の次元を持つた物理量を
利用することが必須の条件である。これまで、そ
の物理量としてはもつぱらPN接合ダイオードの
順方向電圧降下VFや逆方向降伏電圧（ツエナ電
圧）VZ並びに絶縁ゲート型電界効果トランジス
タ（IGFET、MOSFETで代表されることが多
い）のしきい値電圧Vth等が利用されている。
これらの物理量は絶対的な電圧値を示すもので
なく、その電圧値はさまざまなフアクターによつ
て変動を受ける。従つて、これらの物理量を各種
電子回路の基準電圧発生装置として利用するため
には、得られる電圧値の変動要素と許容できる変
動幅に注意を払わなければならない。
なく、その電圧値はさまざまなフアクターによつ
て変動を受ける。従つて、これらの物理量を各種
電子回路の基準電圧発生装置として利用するため
には、得られる電圧値の変動要素と許容できる変
動幅に注意を払わなければならない。
まず、これら物理量の温度特性について言え
ば、上記VFやVthは通常２〜3nV／℃程度の温度
依存性を持つており、この温度変化に伴なう基準
電圧の温度変化は用途によつては実用を断念せざ
るを得ない程の大きさに及ぶ。
ば、上記VFやVthは通常２〜3nV／℃程度の温度
依存性を持つており、この温度変化に伴なう基準
電圧の温度変化は用途によつては実用を断念せざ
るを得ない程の大きさに及ぶ。
例えば公称1.5Vの酸化銀電池を使用する電子
時計において、電池の電圧の下がつたことを警告
する目的で作られるバツテリー・チエツカーを実
現しようとすれば、1.4V程度を境（検出レベル）
として電池電圧の高低を判断する必要がある。
時計において、電池の電圧の下がつたことを警告
する目的で作られるバツテリー・チエツカーを実
現しようとすれば、1.4V程度を境（検出レベル）
として電池電圧の高低を判断する必要がある。
これを0.6V程度のMOSFETのしきい値電圧
Vth又は、ダイオードの順方向降下電圧VFを利用
して構成しようとすれば、1.4Vを目標とした検
出レベルは 1.4（Ｖ）／0.6（Ｖ）×｛２〜３（mV／℃）｝ ＝4.67〜7.0（mV／℃） の温度依存性を持ち、実用動作温度範囲を０℃〜
50℃と狭く見積つても、1.23V〜1.57Vと大きく
変動することになり、実用的なバツテリーチエツ
カーとはなり得ない。
Vth又は、ダイオードの順方向降下電圧VFを利用
して構成しようとすれば、1.4Vを目標とした検
出レベルは 1.4（Ｖ）／0.6（Ｖ）×｛２〜３（mV／℃）｝ ＝4.67〜7.0（mV／℃） の温度依存性を持ち、実用動作温度範囲を０℃〜
50℃と狭く見積つても、1.23V〜1.57Vと大きく
変動することになり、実用的なバツテリーチエツ
カーとはなり得ない。
次に、これら物理量の製造バラツキについて
は、MOSFETのしきい値電圧Vthは±0.2V程度
のバラツキがあり、このバラツキは温度変化より
も大きくなる。従つて、上述のバツテリ・チエツ
カをVthを利用してIC（集積回路）化した場合基
準電圧補正のための外部部品と接続ピン（端子）
のみならず、IC製造後の調整の手間が必要とな
る。
は、MOSFETのしきい値電圧Vthは±0.2V程度
のバラツキがあり、このバラツキは温度変化より
も大きくなる。従つて、上述のバツテリ・チエツ
カをVthを利用してIC（集積回路）化した場合基
準電圧補正のための外部部品と接続ピン（端子）
のみならず、IC製造後の調整の手間が必要とな
る。
また、ツエナ電圧VZは低い電圧では3V程度が
限度であり、１〜3V程度の低電圧範囲で使用す
る基準電圧としては不適当であり、又、ツエナ電
圧及びダイオードの順方向降下電圧を基準電圧と
して使用するのには、数mA〜数十mA程度の電
流を流す必要があり、低消費電力化という点でも
不適当である。
限度であり、１〜3V程度の低電圧範囲で使用す
る基準電圧としては不適当であり、又、ツエナ電
圧及びダイオードの順方向降下電圧を基準電圧と
して使用するのには、数mA〜数十mA程度の電
流を流す必要があり、低消費電力化という点でも
不適当である。
以上の説明から明らかなように、Vth、VFおよ
びVZを利用した従来の基準電圧発生装置は、温
度特性、製造バラツキ、消費電力および電圧レベ
ル等を考えれば、必ずしもあらゆる用途に適合す
るものではなく、極めて厳しい特性が要求される
用途に対しては実用化や量産化を断念せねばなら
なくなるケースがしばしばであつた。
びVZを利用した従来の基準電圧発生装置は、温
度特性、製造バラツキ、消費電力および電圧レベ
ル等を考えれば、必ずしもあらゆる用途に適合す
るものではなく、極めて厳しい特性が要求される
用途に対しては実用化や量産化を断念せねばなら
なくなるケースがしばしばであつた。
本発明者らは、以上のような検討から従来の基
準電圧発生装置の改良には物理的に限界があると
知り、新しい考え、発想を持つた基準電圧発生装
置の研究、開発に踏み切つた。
準電圧発生装置の改良には物理的に限界があると
知り、新しい考え、発想を持つた基準電圧発生装
置の研究、開発に踏み切つた。
なお、定電流回路としては、特開昭51−28645
号公報に示されているものが公知である。
号公報に示されているものが公知である。
本発明の目的は従来にはみられない全く新しい
考えに基ずいた基準電圧発生回路を提供し、電子
回路の設計、量産化を容易にすることである。
考えに基ずいた基準電圧発生回路を提供し、電子
回路の設計、量産化を容易にすることである。
本発明の他の目的は温度変化の小さい基準電圧
発生装置を提供することである。
発生装置を提供することである。
本発明の他の目的は得られる電圧値の変動が製
造条件の変動に対して小さい、例えばロツト間の
製造バラツキ（偏差）が小さい基準電圧発生装置
を提供することである。
造条件の変動に対して小さい、例えばロツト間の
製造バラツキ（偏差）が小さい基準電圧発生装置
を提供することである。
本発明の他の目的は製造後の調整が不要な程に
製造バラツキを小さくできる集積回路化された基
準発生装置を提供することである。
製造バラツキを小さくできる集積回路化された基
準発生装置を提供することである。
本発明の他の目的は目標仕様に対して大きい余
裕度を持つて製造することが可能な基準電圧発生
装置を含む集積回路化された電子回路装置を提供
することである。
裕度を持つて製造することが可能な基準電圧発生
装置を含む集積回路化された電子回路装置を提供
することである。
本発明の他の目的は製造歩留りの高い基準電圧
発生装置を含む集積回路化された電子回路装置を
提供することである。
発生装置を含む集積回路化された電子回路装置を
提供することである。
本発明の他の目的はIGFET集積回路に適した
基準電圧発生装置を提供することである。
基準電圧発生装置を提供することである。
本発明の更に他の目的は消費電力の少ない基準
電圧発生装置および電圧比較器を提供することで
ある。
電圧発生装置および電圧比較器を提供することで
ある。
本発明の他の目的は精度の優れた低電圧
（1.1V以下）を得ることができる基準電圧発生装
置を提供することである。
（1.1V以下）を得ることができる基準電圧発生装
置を提供することである。
本発明の他の目的は比較的低い電圧（約１〜
3V）の電源、例えば1.5Vの酸化銀電池や1.3Vの
水銀電池に適合する基準電圧発生装置を提供する
ことである。
3V）の電源、例えば1.5Vの酸化銀電池や1.3Vの
水銀電池に適合する基準電圧発生装置を提供する
ことである。
本発明の他の目的は半導体集積回路に適合する
基準電圧発生装置を提供することである。
基準電圧発生装置を提供することである。
本発明の他の目的は高精度の電圧比較器、安定
化電源装置、定電流回路、バツテリ・チエツカを
提供することである。
化電源装置、定電流回路、バツテリ・チエツカを
提供することである。
本発明の他の目的は高精度のバツテリ・チエツ
カを内蔵した、外部端子数の少ない電子時計用半
導体集積回路装置を提供することである。
カを内蔵した、外部端子数の少ない電子時計用半
導体集積回路装置を提供することである。
本発明の他の目的は相補型絶縁ゲート電界効果
トランジスタ集積回路（CMOS IC）とコンパチ
ブルな基準電圧発生装置とその製造方法を提供す
ることである。
トランジスタ集積回路（CMOS IC）とコンパチ
ブルな基準電圧発生装置とその製造方法を提供す
ることである。
本発明は半導体物性の原点にたちかえり、特に
エネルギーギヤツプEg、フエルミ準位Ef等に着眼
してなされたものである。
エネルギーギヤツプEg、フエルミ準位Ef等に着眼
してなされたものである。
即ち、半導体がエネルギー・ギヤツプEg、ド
ナー、アクセプタおよびフエルミ準位等の各種準
位をもつことは周知であるが、これら半導体の物
性、特にエネルギー・ギヤツプEgやフエルミ準
位Efに着目した基準電圧発生装置は、半導体が発
見されて以来広範囲の分野に目覚ましい発展を遂
げた現在に至るまで、いまだ例をみない。
ナー、アクセプタおよびフエルミ準位等の各種準
位をもつことは周知であるが、これら半導体の物
性、特にエネルギー・ギヤツプEgやフエルミ準
位Efに着目した基準電圧発生装置は、半導体が発
見されて以来広範囲の分野に目覚ましい発展を遂
げた現在に至るまで、いまだ例をみない。
結果論で言うと、本発明者らはこのエネルギ
ー・ギヤツプEg、フエルミ準位Ef等を基準電圧源
に利用することを考え、その実現に成功した。エ
ネルギー・ギヤツプEg、フエルミ準位Ef等を基準
電圧源に使用すること自体は決して難しい理論で
はなく、その結果はたやすく理解、納得できると
ころであろう。しかしながら、もはや浅い歴史で
はなくなつたこの半導体工業の分野において、半
導体物性の原点にたちかえり、本発明者らがもた
らした前人未到と信じられるこの成功例は独創的
かつ画期的なものであり、今後の電子回路や半導
体工業の一層の発展に大きく寄与できるものと期
待される。
ー・ギヤツプEg、フエルミ準位Ef等を基準電圧源
に利用することを考え、その実現に成功した。エ
ネルギー・ギヤツプEg、フエルミ準位Ef等を基準
電圧源に使用すること自体は決して難しい理論で
はなく、その結果はたやすく理解、納得できると
ころであろう。しかしながら、もはや浅い歴史で
はなくなつたこの半導体工業の分野において、半
導体物性の原点にたちかえり、本発明者らがもた
らした前人未到と信じられるこの成功例は独創的
かつ画期的なものであり、今後の電子回路や半導
体工業の一層の発展に大きく寄与できるものと期
待される。
本発明の一実施例によれば、シリコン・ゲート
電極の導電型が異なる２つのIGFETがシリコ
ン・モノリシツク半導体集積回路チツプ内に作ら
れる。これらのFETはゲート電極の導電型を除
いてほぼ同じ条件で製造されるので、両者のVth
の差はほぼＰ型シリコンとＮ型シリコンのフエル
ミ準位の差に等しくなる。各ゲート電極には飽和
濃度付近にそれぞれの不純物がドープされ、この
差はシリコンのエネルギー・ギヤツプEg（約
1.1V）にほぼ等しくなり、これが基準電圧源と
して利用される。
電極の導電型が異なる２つのIGFETがシリコ
ン・モノリシツク半導体集積回路チツプ内に作ら
れる。これらのFETはゲート電極の導電型を除
いてほぼ同じ条件で製造されるので、両者のVth
の差はほぼＰ型シリコンとＮ型シリコンのフエル
ミ準位の差に等しくなる。各ゲート電極には飽和
濃度付近にそれぞれの不純物がドープされ、この
差はシリコンのエネルギー・ギヤツプEg（約
1.1V）にほぼ等しくなり、これが基準電圧源と
して利用される。
このような構成に基ずく基準電圧発生装置は温
度依存性が小さくまた製造偏差も小さいので、各
種電子回路の基準電圧発生装置として利用され得
る。
度依存性が小さくまた製造偏差も小さいので、各
種電子回路の基準電圧発生装置として利用され得
る。
本発明および本発明の更に他の目的は図面を参
照した以下の説明から一層明白に理解されるであ
ろう。
照した以下の説明から一層明白に理解されるであ
ろう。
半導体の結晶構造から始まり、半導体のエネル
ルー・バンドおよびドナーとアクセブタ不純物が
半導体にもたらす現象などへと展開していく半導
体の物性論は数多くの文献で説明されている。
ルー・バンドおよびドナーとアクセブタ不純物が
半導体にもたらす現象などへと展開していく半導
体の物性論は数多くの文献で説明されている。
組成の異なる半導体がそれぞれ固有のエネルギ
ー・ギヤツプEgを有し、eVで表わされるエネル
ギー・ギヤツプEgが電圧の次元を持つているこ
とは言うまでもなく周知である。しかしながら、
前述したように半導体が固有のエネルギー・ギヤ
ツプEgを持ち、この温度依存性が小さいことに
着目し、これを基準電圧源として利用した例はい
まだ例をみない。
ー・ギヤツプEgを有し、eVで表わされるエネル
ギー・ギヤツプEgが電圧の次元を持つているこ
とは言うまでもなく周知である。しかしながら、
前述したように半導体が固有のエネルギー・ギヤ
ツプEgを持ち、この温度依存性が小さいことに
着目し、これを基準電圧源として利用した例はい
まだ例をみない。
本実施例はこのような半導体物性の基礎から出
発して成されたものであるので、本発明の詳細な
説明はまずは半導体の物性を引き合いにして本発
明の原理的なところから始める。なお、半導体の
物性については、多くの文献でかなり丁寧に説明
されているので、以下その文献の一つであるS.
M.SZE著、“Physics of Semiconductor
Devices”、1969年John Wiley＆Sons社発行、特
にChapter ２“Physics and Properties of
Semiconductors―AResume”11頁〜65頁の助け
を借りて簡単に説明する。
発して成されたものであるので、本発明の詳細な
説明はまずは半導体の物性を引き合いにして本発
明の原理的なところから始める。なお、半導体の
物性については、多くの文献でかなり丁寧に説明
されているので、以下その文献の一つであるS.
M.SZE著、“Physics of Semiconductor
Devices”、1969年John Wiley＆Sons社発行、特
にChapter ２“Physics and Properties of
Semiconductors―AResume”11頁〜65頁の助け
を借りて簡単に説明する。
エネルギー・ギヤツプEgの応用
半導体の組成物としてはさまざまなものがある
が、そのうち現在工業的に利用されている半導体
として代表的なのがゲルマニユウム（Ge）、シリ
コン（Si）の非化合物半導体とガリユウム・ひ素
（GaAs）化合物半導体である。これらのエネル
ギー・ギヤツプEgと温度との関係は前述の著書
24頁で説明されており、これを第１図に再掲す
る。
が、そのうち現在工業的に利用されている半導体
として代表的なのがゲルマニユウム（Ge）、シリ
コン（Si）の非化合物半導体とガリユウム・ひ素
（GaAs）化合物半導体である。これらのエネル
ギー・ギヤツプEgと温度との関係は前述の著書
24頁で説明されており、これを第１図に再掲す
る。
第１図から理解されるように、Ge、Siおよび
GaAsのEgは常温（300〓）で、それぞれ、0.80
（eV）、1.12（eV）および1.43（eV）である。また
その温度依存性は、それぞれ、0.39（meV／〓）、
0.24（meV／〓）および0.43（meV／〓）である。
従つて、これらのエネルギー・ギヤツプEgに相
当する或いはそれに近い値の電圧を取り出すこと
によつて、前述したPN接合ダイオードの順方向
電圧降下VFやIGFETのしきい値電圧Vthが持つ温
度依存性より１桁も小さい温度依存性を持つ基準
電圧発生装置が得られる。さらに、得られる電圧
は半導体固有のエネルギー・ギヤツプEgで決ま
り、例えばSiでは常温で約1.12（Ｖ）と他の要因
とはほぼ無関係に定められ、製造条件等のバラツ
キに左右されにくい基準電圧を得ることが可能で
ある。
GaAsのEgは常温（300〓）で、それぞれ、0.80
（eV）、1.12（eV）および1.43（eV）である。また
その温度依存性は、それぞれ、0.39（meV／〓）、
0.24（meV／〓）および0.43（meV／〓）である。
従つて、これらのエネルギー・ギヤツプEgに相
当する或いはそれに近い値の電圧を取り出すこと
によつて、前述したPN接合ダイオードの順方向
電圧降下VFやIGFETのしきい値電圧Vthが持つ温
度依存性より１桁も小さい温度依存性を持つ基準
電圧発生装置が得られる。さらに、得られる電圧
は半導体固有のエネルギー・ギヤツプEgで決ま
り、例えばSiでは常温で約1.12（Ｖ）と他の要因
とはほぼ無関係に定められ、製造条件等のバラツ
キに左右されにくい基準電圧を得ることが可能で
ある。
では、この半導体のエネルギー・ギヤツプEg
に相当する電圧はいかなる原理に基ずいて取り出
すことができるか、その一例を説明する。
に相当する電圧はいかなる原理に基ずいて取り出
すことができるか、その一例を説明する。
Ｎ型およびＰ型半導体のフエルミ準位の差
（Efo―Efp）の応用
半導体にドナーおよびアクセプタ―不純物をド
ープした場合のエネルギー準位の状態はよく知ら
れている。なかでも本発明で注目したところは、
Ｎ型およびＰ型半導体のフエルミ・エネルギーの
位置するところが、真性半導体のフエルミ・エネ
ルギー準位Eiを基準にして、それぞれ伝導帯およ
び価電子帯に向けて２分されるという物性であ
る。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体のフエルミ準
位Eiから一層離れる傾向で、Ｐ型半導体のフエル
ミ準位Efpは価電子帯の最上限準位Evに近づき、
Ｎ型半導体のフエルミ準位Efoは伝導帯の最下限
準位Ecに近づき、両フエルミ準位の差（Efo―
Efp）をとれば、これは半導体の持つエネルギ
ー・ギヤツプEgにより近づくことになり、その
温度依存性もエネルギー・ギヤツプEgのそれに
近くなる。詳しくは後述するが不純物濃度が高け
れば高い程（Efo―Efp）の温度依存性は小さくな
り、飽和濃度にできるだけ近い濃度にすることが
好ましい。
ープした場合のエネルギー準位の状態はよく知ら
れている。なかでも本発明で注目したところは、
Ｎ型およびＰ型半導体のフエルミ・エネルギーの
位置するところが、真性半導体のフエルミ・エネ
ルギー準位Eiを基準にして、それぞれ伝導帯およ
び価電子帯に向けて２分されるという物性であ
る。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体のフエルミ準
位Eiから一層離れる傾向で、Ｐ型半導体のフエル
ミ準位Efpは価電子帯の最上限準位Evに近づき、
Ｎ型半導体のフエルミ準位Efoは伝導帯の最下限
準位Ecに近づき、両フエルミ準位の差（Efo―
Efp）をとれば、これは半導体の持つエネルギ
ー・ギヤツプEgにより近づくことになり、その
温度依存性もエネルギー・ギヤツプEgのそれに
近くなる。詳しくは後述するが不純物濃度が高け
れば高い程（Efo―Efp）の温度依存性は小さくな
り、飽和濃度にできるだけ近い濃度にすることが
好ましい。
フエルミ準位Efo、Efpはドナーおよびアクセプ
ター不純物の濃度だけでなく、ドナーおよびアク
セプター準位EdおよびEaにも関係し、この準位
Ed、Eaは不純物材料によつて異なる。準位Edお
よびEaがそれぞれ伝導帯および価電子帯に近い
程、フエルミ準位EfdおよびEfaもそれぞれに近づ
く。言い換えれば、ドナーおよびアクセプターの
不純物準位Ed、Efが浅い程、フエルミ準位の差
（Efo―Efp）は半導体のエネルギー・ギヤツプEg
に近くなる。
ター不純物の濃度だけでなく、ドナーおよびアク
セプター準位EdおよびEaにも関係し、この準位
Ed、Eaは不純物材料によつて異なる。準位Edお
よびEaがそれぞれ伝導帯および価電子帯に近い
程、フエルミ準位EfdおよびEfaもそれぞれに近づ
く。言い換えれば、ドナーおよびアクセプターの
不純物準位Ed、Efが浅い程、フエルミ準位の差
（Efo―Efp）は半導体のエネルギー・ギヤツプEg
に近くなる。
ドナーおよびアクセプターの不純物準位Ed、Ef
が真性半導体のフエルミ・レベルEiに近い程、す
なわち深い程フエルミ準位の差（Efo―Efp）は半
導体のエネルギー・ギヤツプEgからより離れる。
しかしながら、このことは必ずしも温度依存性が
悪くなることを意味しているのではなく、フエル
ミ準位の差（Efo―Efp）の絶対値が小さくなるこ
とを意味している。従つて、フエルミ準位の差
（Efo―Efp）は、半導体材料および不純物材料固
有のものであり、別の見方をすれば半導体のエネ
ルギー・ギヤツプEgとカテゴリを異にした、ギ
ヤツプEgと並ぶ基準電圧源と成り得る。すなわ
ち、フエルミ準位の差（Efo―Efp）は、それ自体
で、PN接合の順方向電圧降下VFやIGFETのし
きい値電圧Vthよりも温度依存性が小さく、また
製造バラツキに左右されにくい基準電圧源となり
得、浅いドナー及びアクセプタ準位Ed、Efを示す
不純物材料を使用してフエルミ準位の差（Efo―
Efp）を取り出すことが、半導体のエネルギー・
ギヤツプEgにほぼ近い値の電圧を取り出す一つ
の方法となり得る訳である。一方、得られる電圧
値の設定に関して言えば、半導体のエネルギー・
ギヤツプに相当するだけの比較的大きい基準電圧
を得ることを目的とする場合には、浅い準位を示
す不純物を使用し、比較的小さい基準電圧を得る
ことを目的とする場合には深い準位を示す不純物
を使用すれば良い。
が真性半導体のフエルミ・レベルEiに近い程、す
なわち深い程フエルミ準位の差（Efo―Efp）は半
導体のエネルギー・ギヤツプEgからより離れる。
しかしながら、このことは必ずしも温度依存性が
悪くなることを意味しているのではなく、フエル
ミ準位の差（Efo―Efp）の絶対値が小さくなるこ
とを意味している。従つて、フエルミ準位の差
（Efo―Efp）は、半導体材料および不純物材料固
有のものであり、別の見方をすれば半導体のエネ
ルギー・ギヤツプEgとカテゴリを異にした、ギ
ヤツプEgと並ぶ基準電圧源と成り得る。すなわ
ち、フエルミ準位の差（Efo―Efp）は、それ自体
で、PN接合の順方向電圧降下VFやIGFETのし
きい値電圧Vthよりも温度依存性が小さく、また
製造バラツキに左右されにくい基準電圧源となり
得、浅いドナー及びアクセプタ準位Ed、Efを示す
不純物材料を使用してフエルミ準位の差（Efo―
Efp）を取り出すことが、半導体のエネルギー・
ギヤツプEgにほぼ近い値の電圧を取り出す一つ
の方法となり得る訳である。一方、得られる電圧
値の設定に関して言えば、半導体のエネルギー・
ギヤツプに相当するだけの比較的大きい基準電圧
を得ることを目的とする場合には、浅い準位を示
す不純物を使用し、比較的小さい基準電圧を得る
ことを目的とする場合には深い準位を示す不純物
を使用すれば良い。
不純物材料の選択の具体例
フエルミ準位Efとドナー準位Ed、アクセプタ準
位Ec、ドナー濃度Nd、アクセプタ濃度Naおよび
温度Ｔとの関係については第２図および第３図を
参照して更に詳しく説明するが、それに先立ち、
Ge、SiおよびGaAs半導体に対して各不純物がど
のような準位を示すかを理解し、本発明ではそれ
らの不純物をいかに利用するかを理解するため
に、前述の文献第30頁のデータを第４図として再
掲し、説明を加える。
位Ec、ドナー濃度Nd、アクセプタ濃度Naおよび
温度Ｔとの関係については第２図および第３図を
参照して更に詳しく説明するが、それに先立ち、
Ge、SiおよびGaAs半導体に対して各不純物がど
のような準位を示すかを理解し、本発明ではそれ
らの不純物をいかに利用するかを理解するため
に、前述の文献第30頁のデータを第４図として再
掲し、説明を加える。
第３図ａ，ｂおよびｃは、それぞれ、Ge、Si
およびGaAsに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で
表わされたギヤツプの中心Eiから上側に位置する
準位については伝導帯の最下限準位Ecからのエネ
ルギー差（Ec―Ed）を示し、下側に位置する準
位については価電子帯の最上限準位EVからのエ
ネルギー差（Ea―Ev）を示し、その単位はいず
れも（eV）である。
およびGaAsに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で
表わされたギヤツプの中心Eiから上側に位置する
準位については伝導帯の最下限準位Ecからのエネ
ルギー差（Ec―Ed）を示し、下側に位置する準
位については価電子帯の最上限準位EVからのエ
ネルギー差（Ea―Ev）を示し、その単位はいず
れも（eV）である。
従つて、同図において小さい数値で示された不
純物材料はその単位が伝導帯の最下限準位Ec若し
くは価電子帯の最上限準位Evに近いことを表わ
しており、エネルギー・ギヤツプEgに近い電圧
を得る不純物としてふさわしい。例えば現在最も
ひんぱんに所用されているSiに対しては、Li、
Sb、Ｐ、AsおよびBiのドナー不純物およびＢ、
AlおよびGaのアクセプター不純物の示す準位差
（Ec―Ed）、（Ea―Ev）が最も小さく、それぞれの
準位差はいずれもSiのエネルギー・ギヤツプEgの
約６％以下である。これらの不純物を使用したＮ
型SiおよびＰ型Siのフエルミ準位の差（Efd―
Efa）は、０〓からの温度変化を無視すれば、Si
のエネルギー・ギヤツプEgの約94％〜97％とな
り、ほぼEgに等しい値となる。また、上記不純
物の次に小さい準位差（Ec―Ed）、（Ea―Ev）を
示すドナー不純物はＳ（Egの約16％）で、アクセ
プター不純物はIo（Egの約14％）であり、各不純
物を使用したＮ型SiおよびＰ型Siのフエルミ準位
の差（Efd―Efa）は０〓において約0.85Egとなり、
Siのエネルギー・ギヤツプEgのずれは約15％にも
及び、上述の不純物に対してずれは極端に開くこ
とが判る。
純物材料はその単位が伝導帯の最下限準位Ec若し
くは価電子帯の最上限準位Evに近いことを表わ
しており、エネルギー・ギヤツプEgに近い電圧
を得る不純物としてふさわしい。例えば現在最も
ひんぱんに所用されているSiに対しては、Li、
Sb、Ｐ、AsおよびBiのドナー不純物およびＢ、
AlおよびGaのアクセプター不純物の示す準位差
（Ec―Ed）、（Ea―Ev）が最も小さく、それぞれの
準位差はいずれもSiのエネルギー・ギヤツプEgの
約６％以下である。これらの不純物を使用したＮ
型SiおよびＰ型Siのフエルミ準位の差（Efd―
Efa）は、０〓からの温度変化を無視すれば、Si
のエネルギー・ギヤツプEgの約94％〜97％とな
り、ほぼEgに等しい値となる。また、上記不純
物の次に小さい準位差（Ec―Ed）、（Ea―Ev）を
示すドナー不純物はＳ（Egの約16％）で、アクセ
プター不純物はIo（Egの約14％）であり、各不純
物を使用したＮ型SiおよびＰ型Siのフエルミ準位
の差（Efd―Efa）は０〓において約0.85Egとなり、
Siのエネルギー・ギヤツプEgのずれは約15％にも
及び、上述の不純物に対してずれは極端に開くこ
とが判る。
従つて、Siのエネルギー・ギヤツプEgにほぼ等
しい電圧を得るためのＰ型およびＮ型Siの不純物
材料としては、Li、Sb、Ｐ、AsおよびBiのグル
ープから選択された１つのドナー不純物および
Ｂ、AlおよびGaのグループから選択された１つ
のアクセプター不純物が好適であり、その他の不
純物はSiのエネルギー・ギヤツプEgよりかなり小
さい電圧を得る目的に好適であろう。
しい電圧を得るためのＰ型およびＮ型Siの不純物
材料としては、Li、Sb、Ｐ、AsおよびBiのグル
ープから選択された１つのドナー不純物および
Ｂ、AlおよびGaのグループから選択された１つ
のアクセプター不純物が好適であり、その他の不
純物はSiのエネルギー・ギヤツプEgよりかなり小
さい電圧を得る目的に好適であろう。
フエルミ準位Efの物性
次に、フエルミ準位の差（Efo―Efp）につい
て、第２図を参照して物性的な説明をする。第２
図は半導体のエネルギー準位を示す図であり、同
図ａおよびｂはそれぞれＮ型半導体のエネルギー
準位モデルとその温度特性を示し、同図ｃおよび
ｄはそれぞれＰ型半導体のエネルギー準位モデル
とその温度特性を示している。
て、第２図を参照して物性的な説明をする。第２
図は半導体のエネルギー準位を示す図であり、同
図ａおよびｂはそれぞれＮ型半導体のエネルギー
準位モデルとその温度特性を示し、同図ｃおよび
ｄはそれぞれＰ型半導体のエネルギー準位モデル
とその温度特性を示している。
半導体中のキヤリアはドナーの不純物Ndのう
ち、イオン化して生じた電子ndと価電子帯より
励起された電子及びホールのペアーである。不純
物Ndが十分大きい時は励起された電子及びホー
ルのペアーが無視でき、伝導電子の数ｎは ｎ≒nd ……(1) となる。ndはドナー準位にトラツプされる確率
から、またｎは、伝導帯に存在する電子数から求
められ、各々 nd＝Nd｛１―１／１＋ｅ（Ed−EF／KT）｝ ＝Nd・１／１＋ｅ（EF−EC／KT） …(2) ｎ＝Nc・ｅ（EF―EC／KT） …(3) となる。ここで、 NC＝２（2xn＊／h2KT）3/2 ｈ；ブランク定数、m*；電子の有効質量 これより、 NC・ｅ（EF―EC／KT）＝Nd／１＋ｅ（EF−Ed／KT）…
(4) となり、 Nd／NC＝ｅ（EF―EC／KT）＋ｅ（2EF―Ed―EC／KT）
…(5) となる。
ち、イオン化して生じた電子ndと価電子帯より
励起された電子及びホールのペアーである。不純
物Ndが十分大きい時は励起された電子及びホー
ルのペアーが無視でき、伝導電子の数ｎは ｎ≒nd ……(1) となる。ndはドナー準位にトラツプされる確率
から、またｎは、伝導帯に存在する電子数から求
められ、各々 nd＝Nd｛１―１／１＋ｅ（Ed−EF／KT）｝ ＝Nd・１／１＋ｅ（EF−EC／KT） …(2) ｎ＝Nc・ｅ（EF―EC／KT） …(3) となる。ここで、 NC＝２（2xn＊／h2KT）3/2 ｈ；ブランク定数、m*；電子の有効質量 これより、 NC・ｅ（EF―EC／KT）＝Nd／１＋ｅ（EF−Ed／KT）…
(4) となり、 Nd／NC＝ｅ（EF―EC／KT）＋ｅ（2EF―Ed―EC／KT）
…(5) となる。
ここで、フエルミ・準位は、ECに接近した位
置にある場合を相定しているから(5)式の第一項は
無視できて EF＝１／２（Ed＋EC）―１／２KTlnNC／Nd …(6) となる。
置にある場合を相定しているから(5)式の第一項は
無視できて EF＝１／２（Ed＋EC）―１／２KTlnNC／Nd …(6) となる。
この式の示すところは温度が低い時はもちろ
ん、常温においても不純物濃度Ndが高い場合に
は、NC／Ndは１に近づき、lnNc／Nd→０となるた め、フエルミ準位は伝導帯の下端とドナー準位の
中間に位置し、温度の依存性は、Ecの温度特性に
ほぼ等しくなる。
ん、常温においても不純物濃度Ndが高い場合に
は、NC／Ndは１に近づき、lnNc／Nd→０となるた め、フエルミ準位は伝導帯の下端とドナー準位の
中間に位置し、温度の依存性は、Ecの温度特性に
ほぼ等しくなる。
但し、温度が十分高くなつた場合には、価電子
帯から励起された電子とホールのペアーから多数
となり、不純物の影響は少なくなり、フエルミ・
準位は真性半導体の準位E1に近ずく。以上の関
係を示したものが、第１図ｂである。
帯から励起された電子とホールのペアーから多数
となり、不純物の影響は少なくなり、フエルミ・
準位は真性半導体の準位E1に近ずく。以上の関
係を示したものが、第１図ｂである。
第１図ｃのようなアクセプター不純物だけを含
んだＰ型半導体の場合も全く同様で、低温の時及
び、アクセプター不純物濃度が大きい場合には、
フエルミ準位は、価電子帯の上端とアクセプター
準位の中間にほぼ位置し温度が高くなると真性半
導体のフエルミ・準位に近づいていく。
んだＰ型半導体の場合も全く同様で、低温の時及
び、アクセプター不純物濃度が大きい場合には、
フエルミ準位は、価電子帯の上端とアクセプター
準位の中間にほぼ位置し温度が高くなると真性半
導体のフエルミ・準位に近づいていく。
この関係を示したものが第１図ｄである。
フエルミ準位Efの温度特性と不純物濃度との関係
一具体例 フエルミ準位Efp、Efoの温度依存性と不純物濃
度との関係について物性的な説明をしたが、次
に、現在最も多く実用されているSi半導体を具体
例として、前述の著書37頁のデータを参考にし
て、実用化する際のフエルミ準位の差（Efo―
Efp）とその温度依存性について説明する。第３
図にそのデータを再掲する。
一具体例 フエルミ準位Efp、Efoの温度依存性と不純物濃
度との関係について物性的な説明をしたが、次
に、現在最も多く実用されているSi半導体を具体
例として、前述の著書37頁のデータを参考にし
て、実用化する際のフエルミ準位の差（Efo―
Efp）とその温度依存性について説明する。第３
図にそのデータを再掲する。
通常のSi半導体集積回路製造プロセスにおいて
不純物材料としてはもつぱらボロンＢ、リンＰが
使用され、その不純物濃度の高いところでは1020
（atoms／cm3）であるが、不純物濃度をそれより
２桁低い1018（atoms／cm3）としても、第３図か
ら読み取れるように、Ｎ型半導体とＰ型半導体の
フエルミ・準位の差（Efo―Efp）は、300〓にお
いて0.5―（−0.5）＝1.0（eV）であり、同温度で
のエネルギーギヤツプEg1.1eVに比較的近い値
となる。温度に対する変化は200〓から400〓（−
70℃〜130℃）の範囲で、約1.04（eV）から0.86
（eV）の変化で、変化率は、0.9（mV／℃）であ
る。これは先に述べたIGFETのしきい値電圧Vth
及び、ダイオードの順方向降下電圧VFの温度に
対する変化率が２〜3mV／℃であるのに対し約
１／３の小さい値である。
不純物材料としてはもつぱらボロンＢ、リンＰが
使用され、その不純物濃度の高いところでは1020
（atoms／cm3）であるが、不純物濃度をそれより
２桁低い1018（atoms／cm3）としても、第３図か
ら読み取れるように、Ｎ型半導体とＰ型半導体の
フエルミ・準位の差（Efo―Efp）は、300〓にお
いて0.5―（−0.5）＝1.0（eV）であり、同温度で
のエネルギーギヤツプEg1.1eVに比較的近い値
となる。温度に対する変化は200〓から400〓（−
70℃〜130℃）の範囲で、約1.04（eV）から0.86
（eV）の変化で、変化率は、0.9（mV／℃）であ
る。これは先に述べたIGFETのしきい値電圧Vth
及び、ダイオードの順方向降下電圧VFの温度に
対する変化率が２〜3mV／℃であるのに対し約
１／３の小さい値である。
不純物濃度が1020cm-3以上であればシリコン・
エネルギーギヤツプＥ（g）Si＝1.1（Ｖ）にほぼ等
しくなり、温度の変化率は約0.2mV／℃となり、
十分小さい値となる。
エネルギーギヤツプＥ（g）Si＝1.1（Ｖ）にほぼ等
しくなり、温度の変化率は約0.2mV／℃となり、
十分小さい値となる。
従つて、不純物濃度は約1018cm-3以上であれば
少く共従来より１／２〜１／３に小さくされた温
度依存性を得ることができ、更に好ましくは1020
cm-3以上（約１／10に改善）、更に最も好ましく
は飽和濃度である。
少く共従来より１／２〜１／３に小さくされた温
度依存性を得ることができ、更に好ましくは1020
cm-3以上（約１／10に改善）、更に最も好ましく
は飽和濃度である。
フエルミ準位の差（Efo―Efp）の取り出し原理と
実例 では、このフエルミ準位の差（Efo―Efp）に相
当する電圧はいかなる原理に基ずいて取り出すこ
とができるのか、その一例は、同一半導体基体表
面に形成された導電型の異なる半導体ゲート電極
を有する２つのMOSFETのしきい値電圧Vthの
差を利用することである。以下その具体例を説明
する。
実例 では、このフエルミ準位の差（Efo―Efp）に相
当する電圧はいかなる原理に基ずいて取り出すこ
とができるのか、その一例は、同一半導体基体表
面に形成された導電型の異なる半導体ゲート電極
を有する２つのMOSFETのしきい値電圧Vthの
差を利用することである。以下その具体例を説明
する。
第５図は各FETの概念的な断面構造を表わし
たものである。以後簡単のため、P+型半導体を
ゲート電極としたMOSトランジスタをP+ゲート
MOS、N+型半導体をゲート電極としたMOSト
ランジスタをN+ゲートMOSと言うこととする。
第６図は、一般のCMOS製造工程において上記
P+ゲートMOS及び、N+ゲートMOSが何らの工
程の変化及び追加をすることなく、製造できるこ
とを示す主要工程の断面図である。
たものである。以後簡単のため、P+型半導体を
ゲート電極としたMOSトランジスタをP+ゲート
MOS、N+型半導体をゲート電極としたMOSト
ランジスタをN+ゲートMOSと言うこととする。
第６図は、一般のCMOS製造工程において上記
P+ゲートMOS及び、N+ゲートMOSが何らの工
程の変化及び追加をすることなく、製造できるこ
とを示す主要工程の断面図である。
第７図は、実際に回路構造上使用されるパター
ンを、Ｐ―チヤンネルMOSトランジスタの場合
について、断面構造と合せて、表わしたものであ
る。
ンを、Ｐ―チヤンネルMOSトランジスタの場合
について、断面構造と合せて、表わしたものであ
る。
第７図において、セルフ・アライン構造とする
ために、ゲート電極のソース及び、ドレインに接
した両端部には、この場合Ｐ―チヤネル―MOS
トランジスタであるから、P+ゲートMOS、N+ゲ
ートMOSの両者ともＰ不純物が拡散される。ゲ
ート電極の中央には、P+ゲートMOSはＰ型不純
物が、N+ゲートMOSはＮ型不純物が拡散され
る。前記のソース及びドレインと接した両端部と
中央の領域との間には、何も不純物を拡散しない
領域Ｉを設けて、P+ゲートMOSとN+ゲート
MOSの相違点が単にゲート中央の領域のＰ型半
導体であることと、Ｎ型半導体であることのみに
なるよう配慮されている。
ために、ゲート電極のソース及び、ドレインに接
した両端部には、この場合Ｐ―チヤネル―MOS
トランジスタであるから、P+ゲートMOS、N+ゲ
ートMOSの両者ともＰ不純物が拡散される。ゲ
ート電極の中央には、P+ゲートMOSはＰ型不純
物が、N+ゲートMOSはＮ型不純物が拡散され
る。前記のソース及びドレインと接した両端部と
中央の領域との間には、何も不純物を拡散しない
領域Ｉを設けて、P+ゲートMOSとN+ゲート
MOSの相違点が単にゲート中央の領域のＰ型半
導体であることと、Ｎ型半導体であることのみに
なるよう配慮されている。
さらに、セルフ・アラインのためにとつたゲー
トのＰ型不純物拡散領域が、マスクの合わせの誤
差により、製造時において、左右（ソース側ある
いはドレイン側）の一方に片寄つたことによる
MOSトランジスタの実効的なチヤネル長のずれ
（変化）が極力少なくなるように、ソース領域と
ドレイン領域の列を交互に配置し、かつ全体的に
左半分と右半分がチヤンネル方向に対して線対称
となるように配置される。従つて、マスク合わせ
のチヤンネル方向に対する（左右）のズレが各列
のFETの実効チヤンネル長に変化を及ぼしても、
並列に接続された各列のP+ゲートMOSとN+ゲー
トMOSの平均的な実効チヤンネル長は、全体的
にズレが相殺されほぼ一定となる。
トのＰ型不純物拡散領域が、マスクの合わせの誤
差により、製造時において、左右（ソース側ある
いはドレイン側）の一方に片寄つたことによる
MOSトランジスタの実効的なチヤネル長のずれ
（変化）が極力少なくなるように、ソース領域と
ドレイン領域の列を交互に配置し、かつ全体的に
左半分と右半分がチヤンネル方向に対して線対称
となるように配置される。従つて、マスク合わせ
のチヤンネル方向に対する（左右）のズレが各列
のFETの実効チヤンネル長に変化を及ぼしても、
並列に接続された各列のP+ゲートMOSとN+ゲー
トMOSの平均的な実効チヤンネル長は、全体的
にズレが相殺されほぼ一定となる。
第６図は、通常のシリコンゲートCMOS製造
プロセスにおいて、いかにしてP+ゲートMOS及
びN+ゲートMOSが構成されるかを示したもので
ある。
プロセスにおいて、いかにしてP+ゲートMOS及
びN+ゲートMOSが構成されるかを示したもので
ある。
ａ図において、１０１は比抵抗1Ωcm〜8Ωcmの
Ｎ型シリコン半導体で、その上に熱酸化膜１０２
を4000Å〜16000Å程度に成長させ、ホトエツチ
ング技術により、選択的に拡散のための窓をあけ
る。Ｐ型不純物となるボロンを50KeV〜200KeV
のエネルギーで1011〜1013cm-2程度の量でイオン
打込みを行い、その後８時〜20時間程度熱拡散し
てＮチヤンネルMOSトランジスタの基板である
P-ウエル１０３を形成する。
Ｎ型シリコン半導体で、その上に熱酸化膜１０２
を4000Å〜16000Å程度に成長させ、ホトエツチ
ング技術により、選択的に拡散のための窓をあけ
る。Ｐ型不純物となるボロンを50KeV〜200KeV
のエネルギーで1011〜1013cm-2程度の量でイオン
打込みを行い、その後８時〜20時間程度熱拡散し
てＮチヤンネルMOSトランジスタの基板である
P-ウエル１０３を形成する。
ｂ図において、熱酸化膜１０２を除去し、熱酸
化膜１０４を1μm〜2μm程形成しMOSトランジ
スタのソース、ドレインおよびゲートとなる領域
をエツチングにより除去する。その後300Å〜
1500Å程度のゲート酸化膜１０５を形成する。そ
の上に多結晶Si１０６を2000Å〜6000Å程成長さ
せ、MOSトランジスタのゲート部を残してエツ
チングにより除去する。
化膜１０４を1μm〜2μm程形成しMOSトランジ
スタのソース、ドレインおよびゲートとなる領域
をエツチングにより除去する。その後300Å〜
1500Å程度のゲート酸化膜１０５を形成する。そ
の上に多結晶Si１０６を2000Å〜6000Å程成長さ
せ、MOSトランジスタのゲート部を残してエツ
チングにより除去する。
ｃ図において、気相成長により酸化膜１０７を
形成し、Ｐ型不純物を拡散する領域をホトエツチ
ング技術により除去する。その後、1020〜1021cm
-3程の高濃度のＰ型不純物となるボロンを拡散
し、ＰチヤンネルMOSトランジスタのソース、
ドレイン領域１０８を形成し、同時にＰ型半導体
のゲート電極を形成する。
形成し、Ｐ型不純物を拡散する領域をホトエツチ
ング技術により除去する。その後、1020〜1021cm
-3程の高濃度のＰ型不純物となるボロンを拡散
し、ＰチヤンネルMOSトランジスタのソース、
ドレイン領域１０８を形成し、同時にＰ型半導体
のゲート電極を形成する。
ｄ図において、先と同様に気相成長により酸化
膜１０９を形成し、Ｎ型不純物を拡散する領域を
ホトエツチング技術により除去する。その後、
1020〜1021cm-3程度の高濃度のＮ型不純物となる
リンを拡散し、ＮチヤンネルMOSトランジスタ
のソース、ドレイン領域１１０を形成し、同時に
Ｎ型半導体のゲート電極を形成する。
膜１０９を形成し、Ｎ型不純物を拡散する領域を
ホトエツチング技術により除去する。その後、
1020〜1021cm-3程度の高濃度のＮ型不純物となる
リンを拡散し、ＮチヤンネルMOSトランジスタ
のソース、ドレイン領域１１０を形成し、同時に
Ｎ型半導体のゲート電極を形成する。
ｅ図において、酸化膜１０９を除去し、気相成
長により4000Å〜8000Å程度の酸化膜１１１を形
成し、電極取り出し部をホトエツチング技術によ
り除去する。その後、金属（Al）を蒸着し、ホ
トエツチング技術により電極配線部分１１２を形
成する。
長により4000Å〜8000Å程度の酸化膜１１１を形
成し、電極取り出し部をホトエツチング技術によ
り除去する。その後、金属（Al）を蒸着し、ホ
トエツチング技術により電極配線部分１１２を形
成する。
ｆ図において、気相成長により1μm〜2μmの酸
化膜で覆う。
化膜で覆う。
次に、ゲートは電極として半導体を用いた
MOSトランジスタのしきい値電圧について、第
８図に従つて説明する。まずP+ゲートMOSの場
合については、第８図ａのエネルギーバンド図よ
り であることが示される。
MOSトランジスタのしきい値電圧について、第
８図に従つて説明する。まずP+ゲートMOSの場
合については、第８図ａのエネルギーバンド図よ
り であることが示される。
但しここでVG；半導体基板とゲート電極（P+
半導体）との電位差 ｘ；電子親和力、Eg；エネルギー・ギヤツプ φs；Ｎ型半導体基板の表面ポテンシヤル φFP＋；真性半導体のフエルミ・ポテンシヤル
を基準としたＰ型半導体のフエルミ・ポテンシヤ
ル φF；真性半導体のフエルミ・ポテンシヤルを
基準としたＮ型半導体基板のフエルミ・ポテンシ
ヤル ｑ；電子の単位電荷 V0；絶縁物に加わる電位差 EC；伝導帯のエネルギー準位の下限 EV；価電子帯のエネルギー準位の上限 Ei；真性半導体のフエルミ・準位 (7)式において、ゲート電極の仕事関数をポテンシ
ヤルで表わしてφMP＋とし、又半導体の仕事関数
を同様にφsiとすると φMP＋＝ｘ＋Eg／2q＋φFP＋ …(8) φsi＝ｘ＋Eg／2q−φF …(9) であるから、 V0＝−VG＋φM―φsi―φs …(10)となる。
半導体）との電位差 ｘ；電子親和力、Eg；エネルギー・ギヤツプ φs；Ｎ型半導体基板の表面ポテンシヤル φFP＋；真性半導体のフエルミ・ポテンシヤル
を基準としたＰ型半導体のフエルミ・ポテンシヤ
ル φF；真性半導体のフエルミ・ポテンシヤルを
基準としたＮ型半導体基板のフエルミ・ポテンシ
ヤル ｑ；電子の単位電荷 V0；絶縁物に加わる電位差 EC；伝導帯のエネルギー準位の下限 EV；価電子帯のエネルギー準位の上限 Ei；真性半導体のフエルミ・準位 (7)式において、ゲート電極の仕事関数をポテンシ
ヤルで表わしてφMP＋とし、又半導体の仕事関数
を同様にφsiとすると φMP＋＝ｘ＋Eg／2q＋φFP＋ …(8) φsi＝ｘ＋Eg／2q−φF …(9) であるから、 V0＝−VG＋φM―φsi―φs …(10)となる。
また第８図ｂの電荷の関係より
−COX・V0＋Qss＋Qi＋QB＝０ …(11)
である。ここで、
COX；単位面積当り、絶縁物の容量
Qss；絶縁物中の固定電荷
QB；半導体基板中不純物のイオン化による
固定電荷 Qi；チヤンネルとして形成されたキヤリア (10)、(11)より −COX（−VG＋φMP＋−φs―φsrf） ＋Qss＋Qi＋QD＝０ …(12) となる。
固定電荷 Qi；チヤンネルとして形成されたキヤリア (10)、(11)より −COX（−VG＋φMP＋−φs―φsrf） ＋Qss＋Qi＋QD＝０ …(12) となる。
チヤンネルQiができる時のゲート電圧VGが、
しきい値電圧であるから、P+ゲートMOSしきい
値電圧をVthp＋とすると Vthp＋＝VG｜Q=0＝φMP＋−φsi−φs −Qss／COX−QD／COX …（13） この時φs＝2φFである。
しきい値電圧であるから、P+ゲートMOSしきい
値電圧をVthp＋とすると Vthp＋＝VG｜Q=0＝φMP＋−φsi−φs −Qss／COX−QD／COX …（13） この時φs＝2φFである。
以下同様にして、N+ゲートMOSトランジスタ
においてはゲート電極の仕事関数φMN＋のみの相
違で φMN＋＝ｘ＋Eq／2q＋φFN＋ …（14） である。従つてそのしきい値電圧VthN＋は VthN＋＝φMN＋−φsi―φs−Qss／COX−QD／COX …（15） ここでφs＝2φF となる。
においてはゲート電極の仕事関数φMN＋のみの相
違で φMN＋＝ｘ＋Eq／2q＋φFN＋ …（14） である。従つてそのしきい値電圧VthN＋は VthN＋＝φMN＋−φsi―φs−Qss／COX−QD／COX …（15） ここでφs＝2φF となる。
これよりP+ゲートMOSとN+ゲートMOSのし
きい値電圧の差Vthp＋―VthN＋は、 Vthp＋−VthN＋＝φMP＋−φMN＋ ＝φFP＋−φFN＋ …（16） となり、ゲート電極を構成している半導体のフエ
ルミ・ポテンシヤルの差になる。これは第８図に
おいてａ，ｃを比較して、同じ電荷分布になる時
のゲート電圧が、ゲート電極の仕事関数差であ
り、フエルミ・準位の差になつていることで容易
に理解できる。
きい値電圧の差Vthp＋―VthN＋は、 Vthp＋−VthN＋＝φMP＋−φMN＋ ＝φFP＋−φFN＋ …（16） となり、ゲート電極を構成している半導体のフエ
ルミ・ポテンシヤルの差になる。これは第８図に
おいてａ，ｃを比較して、同じ電荷分布になる時
のゲート電圧が、ゲート電極の仕事関数差であ
り、フエルミ・準位の差になつていることで容易
に理解できる。
以上の説明は、P-チヤンネル型MOSトランジ
スタの例とした場合であるが、N-チヤンネル型
MOSトランジスタの場合も全く同様である。
スタの例とした場合であるが、N-チヤンネル型
MOSトランジスタの場合も全く同様である。
次にMOSトランジスタのVthの差を取り出す回
路について説明する。
路について説明する。
以下に説明する回路は上述したフエルミ準位の
差（Efo―Efp）を取り出すための一方法となり得
るが、その他一般的に、異なるVthを持つFETの
Vthの差に基ずく電圧を基準電圧として利用する
基準電圧発生装置として応用できる。
差（Efo―Efp）を取り出すための一方法となり得
るが、その他一般的に、異なるVthを持つFETの
Vthの差に基ずく電圧を基準電圧として利用する
基準電圧発生装置として応用できる。
第９図ｂは、MOSトランジスタのしきい値電
圧に対応する電圧を発生する回路である。T1，
T2はドレインとゲートが共通に接続された、い
わゆるMOSダイオードを構成している。
圧に対応する電圧を発生する回路である。T1，
T2はドレインとゲートが共通に接続された、い
わゆるMOSダイオードを構成している。
I0は定電流源、T1，T2は異なるしきい値電圧
Vth1，Vth2とほぼ等しい相互コンダクタンスβを
持つMOSFETであり、各々のドレイン電圧を
V1，V2とすれば I0＝１／２β（V1―Vth1）2 ＝１／２β（V2―Vth2）2 …（17） であるから、 V1＝Vth1＋√20 …（18） V2＝Vth2＋√20 …（19） となり、ドレイン電圧の差をとれば、しきい値電
圧の差を取り出すことができる。
Vth1，Vth2とほぼ等しい相互コンダクタンスβを
持つMOSFETであり、各々のドレイン電圧を
V1，V2とすれば I0＝１／２β（V1―Vth1）2 ＝１／２β（V2―Vth2）2 …（17） であるから、 V1＝Vth1＋√20 …（18） V2＝Vth2＋√20 …（19） となり、ドレイン電圧の差をとれば、しきい値電
圧の差を取り出すことができる。
定電流源としては、十分大きな抵抗を使つても
良く、特性のそろつたものであれば、拡散抵抗、
多結晶Si抵抗、イオン打込みによつて作られた抵
抗、MOSトランジスタによる抵抗を使用するこ
とができる。
良く、特性のそろつたものであれば、拡散抵抗、
多結晶Si抵抗、イオン打込みによつて作られた抵
抗、MOSトランジスタによる抵抗を使用するこ
とができる。
この回路でT1，T2として先に説明したN+ゲー
トMOS及びP+ゲートMOSを使用すれば、しきい
値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型
半導体のフエルミ・準位の差（Efo―Efp）を取り
出すことができる。
トMOS及びP+ゲートMOSを使用すれば、しきい
値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型
半導体のフエルミ・準位の差（Efo―Efp）を取り
出すことができる。
なお、ゲート電極の組成を変えること以外に
も、例えばチヤンネルへのイオン打込み、ドープ
ド・ゲート・オキサイド、ゲート絶縁膜の厚さの
変更等により異なるしきい値電圧を持たせること
が可能であるが、これを第９図の回路に適用すれ
ば、イオン打込み量に対応したしきい値電圧の
差、ゲート絶縁膜中にドープされた不純物量およ
びゲート絶縁膜の厚さに応じたしきい値電圧の差
を同様に基準電圧として取り出すことができる。
も、例えばチヤンネルへのイオン打込み、ドープ
ド・ゲート・オキサイド、ゲート絶縁膜の厚さの
変更等により異なるしきい値電圧を持たせること
が可能であるが、これを第９図の回路に適用すれ
ば、イオン打込み量に対応したしきい値電圧の
差、ゲート絶縁膜中にドープされた不純物量およ
びゲート絶縁膜の厚さに応じたしきい値電圧の差
を同様に基準電圧として取り出すことができる。
例えばイオン打込み法は、打込み量が電流の形
でモニター出来るため、不純物濃度の精度が、通
常の拡散に比較して極めて良いことは公知のとこ
ろであるが、第１０図はこの様子を示したもので
ある。イオン打込み以前のMOSトランジスタの
特性がT1であるとして、それが製造時に個々に
バラツキ、イオン打込み後に△Vthだけのしきい
値の変化し、個々にバラツいたとしても、両者の
しきい値電圧の差である△Vthは、イオン打込み
量で決まるために極めてバラツキが少なく、同様
に製造バラツキの少ない基準電圧として使用でき
る。つまり、イオン打込みをしないMOSトラン
ジスタT1のしきい値電圧をVth1とすると（15）
式同様 Vth1＝φMS―2φF−QSS／COX―QB／COX …（20） であり、イオン打込みによる基板の固定電荷の増
分を△QBとするとイオン打込みされたMOSトラ
ンジスタT2のしきい値電圧Vth2は Vth2＝φMS―2φF―QSS／COX―QB＋△QB／COX…（21
） となり、 Vth1―Vth2＝△QB／COX …（22） となる。このしきい値電圧の差電圧の温度変化
は、△QBがほとんど温度変化に対して一定であ
るため、極めて小さい。
でモニター出来るため、不純物濃度の精度が、通
常の拡散に比較して極めて良いことは公知のとこ
ろであるが、第１０図はこの様子を示したもので
ある。イオン打込み以前のMOSトランジスタの
特性がT1であるとして、それが製造時に個々に
バラツキ、イオン打込み後に△Vthだけのしきい
値の変化し、個々にバラツいたとしても、両者の
しきい値電圧の差である△Vthは、イオン打込み
量で決まるために極めてバラツキが少なく、同様
に製造バラツキの少ない基準電圧として使用でき
る。つまり、イオン打込みをしないMOSトラン
ジスタT1のしきい値電圧をVth1とすると（15）
式同様 Vth1＝φMS―2φF−QSS／COX―QB／COX …（20） であり、イオン打込みによる基板の固定電荷の増
分を△QBとするとイオン打込みされたMOSトラ
ンジスタT2のしきい値電圧Vth2は Vth2＝φMS―2φF―QSS／COX―QB＋△QB／COX…（21
） となり、 Vth1―Vth2＝△QB／COX …（22） となる。このしきい値電圧の差電圧の温度変化
は、△QBがほとんど温度変化に対して一定であ
るため、極めて小さい。
またイオン打込み量によつて基準電圧が自由に
変えることができ、シングル・チヤンネルMOS
製造工程でも容易に実現することができるのも大
きな利点である。
変えることができ、シングル・チヤンネルMOS
製造工程でも容易に実現することができるのも大
きな利点である。
第１１図および第１２図は、異なるしきい値電
圧を持つFETをMOSダイオード形式に直列に接
続して、しきい値電圧の差を取り出す回路例であ
る。T1はしきい値電圧Vth1，T2はしきい値電圧
Vth2を持つているとする。
圧を持つFETをMOSダイオード形式に直列に接
続して、しきい値電圧の差を取り出す回路例であ
る。T1はしきい値電圧Vth1，T2はしきい値電圧
Vth2を持つているとする。
抵抗R1がT1のインピーダンスに比較して十分
大きく、抵抗R2がT2のインピーダンスに比較し
て十分大きい条件では V1―V2≒Vth1 …（23） V1≒Vth2 …（24） ゆえに、V2≒Vth1―Vth2 …（25） となる。
大きく、抵抗R2がT2のインピーダンスに比較し
て十分大きい条件では V1―V2≒Vth1 …（23） V1≒Vth2 …（24） ゆえに、V2≒Vth1―Vth2 …（25） となる。
第１３図ａは、容量の両端子にしきい値電圧に
対応する電圧を加え、容量に保持された電圧を差
電圧として取り出すものである。第１３図ｂはそ
の動作タイミングを表わしたものである。クロツ
クパルスφ1によりT5，T6をオンさせて容量C1に
T1，T2のしきい値電圧Vth1，Vth2の差電圧をチ
ヤージする。
対応する電圧を加え、容量に保持された電圧を差
電圧として取り出すものである。第１３図ｂはそ
の動作タイミングを表わしたものである。クロツ
クパルスφ1によりT5，T6をオンさせて容量C1に
T1，T2のしきい値電圧Vth1，Vth2の差電圧をチ
ヤージする。
φ1が切れた後、クロツクφ2によりT3をオンさ
せC1のノードを接地する。この時C1にはしき
い値電圧の差電圧が保持されているから、ノード
にはその電位をそのままでる。後で述べるよう
な電圧検出回路に使用する場合には、この時のノ
ードの電位をそのまま基準電圧として使用する
こともできる。がより一般的な形で使用できるた
めには、クロツクφ2が入つている時間内にクロ
ツクφ3によつてトランス・ミツシヨンゲートT6，
T7をオンさせて、容量C2にその電位をとり込み、
演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるポルテージ・フオロアで受けれ
ば、その出力として、十分内部インピーダンスの
低い状態で、T1，T2のしきい値電圧の差が基準
電圧として得られる。
せC1のノードを接地する。この時C1にはしき
い値電圧の差電圧が保持されているから、ノード
にはその電位をそのままでる。後で述べるよう
な電圧検出回路に使用する場合には、この時のノ
ードの電位をそのまま基準電圧として使用する
こともできる。がより一般的な形で使用できるた
めには、クロツクφ2が入つている時間内にクロ
ツクφ3によつてトランス・ミツシヨンゲートT6，
T7をオンさせて、容量C2にその電位をとり込み、
演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるポルテージ・フオロアで受けれ
ば、その出力として、十分内部インピーダンスの
低い状態で、T1，T2のしきい値電圧の差が基準
電圧として得られる。
第１４図は同様に容量C2を利用した基準電圧
発生装置である。クロツクφ1によりT8をオンさ
せる。この時T9はクロツクφ2によりオフ状態で
ある。ノードの電位はノードの電位よりT1
のしきい値電圧Vth1だけ下がり、ノードの電位
はノードの電位よりT2のしきい値電圧Vth2だ
け下がり、容量Ｃの両端には両者の差電圧がチヤ
ージされる。次にφ1によりT8をオフし、φ2によ
りT9をオンさせるとノードにしきい値電圧の
差電圧が得られる。
発生装置である。クロツクφ1によりT8をオンさ
せる。この時T9はクロツクφ2によりオフ状態で
ある。ノードの電位はノードの電位よりT1
のしきい値電圧Vth1だけ下がり、ノードの電位
はノードの電位よりT2のしきい値電圧Vth2だ
け下がり、容量Ｃの両端には両者の差電圧がチヤ
ージされる。次にφ1によりT8をオフし、φ2によ
りT9をオンさせるとノードにしきい値電圧の
差電圧が得られる。
第１５図は、第１３図の回路で使用される公知
の演算増幅器を示したものである。T1，T2は差
動増幅回路を構成している差動対であり、T5，
T6はその能動負荷である。T7は、T3，T4による
バイアス回路と共に定電流回路を構成している。
T6，T7はT7を定電流源負荷とするレベル・変換
兼出力バツフアー回路である。図ではＣ―MOS
での回路構成例を示したが、シングル・チヤネル
MOSでも構成できることは言うまでもない。
の演算増幅器を示したものである。T1，T2は差
動増幅回路を構成している差動対であり、T5，
T6はその能動負荷である。T7は、T3，T4による
バイアス回路と共に定電流回路を構成している。
T6，T7はT7を定電流源負荷とするレベル・変換
兼出力バツフアー回路である。図ではＣ―MOS
での回路構成例を示したが、シングル・チヤネル
MOSでも構成できることは言うまでもない。
またこの演算増幅器において、差動増幅回路を
構成する差動対T1，T2に、先に述べた方法によ
り異なるしきい値電圧Vth1，Vth2を持たせること
により、そのしきい値電圧の差を基準電圧として
利用あるいは取り出すことができ、これは従来に
みられない演算増幅器の応用である。
構成する差動対T1，T2に、先に述べた方法によ
り異なるしきい値電圧Vth1，Vth2を持たせること
により、そのしきい値電圧の差を基準電圧として
利用あるいは取り出すことができ、これは従来に
みられない演算増幅器の応用である。
第１６図は、その差動部分のみを取り上げて一
般的な演算増幅器を概略的に表わしたものである
が、ここでMOSトランジスタT1，T2は各々異な
るしきい値電圧Vth1，Vth2を持つており、それ以
外の特性は等しいものとする。また入力側に表わ
れた（−）、（＋）の符号は各々、出力に対して逆
相、同相となることを意味するものである。
般的な演算増幅器を概略的に表わしたものである
が、ここでMOSトランジスタT1，T2は各々異な
るしきい値電圧Vth1，Vth2を持つており、それ以
外の特性は等しいものとする。また入力側に表わ
れた（−）、（＋）の符号は各々、出力に対して逆
相、同相となることを意味するものである。
T1の入力をV1、T2の入力をV2とすれば、
V1―Vth1＝V2―Vth2つまり
V1―V2＝Vth1―Vth2 …（26）
の条件を境として、出力レベルが変化する。
演算増幅器はしきい値電圧の差電圧分の入力オ
フ・セツトを持たせ、入力のいずれか一方を接地
あるいは、電源に接続すれば、このオフ・セツト
電圧を基準電圧とするコンパレータとして動作さ
せることができる。従つて第１６図に示すよう
に、（−）入力端子に出力を接続し（＋）入力端
子を接地すれば、出力outにはしきい値電圧の差
が得られる。この場合演算増幅器の動作をさせる
ためには、T2はデプレツシヨン・モードである
ことが必要である。例えばT1にP+ゲートMOS、
T2にN+ゲートMOSを使用する場合には、両方の
MOSFETのチヤンネル部に同一の条件でイオン
打込みを行つて、デイプレツシヨン型とすれば良
い。
フ・セツトを持たせ、入力のいずれか一方を接地
あるいは、電源に接続すれば、このオフ・セツト
電圧を基準電圧とするコンパレータとして動作さ
せることができる。従つて第１６図に示すよう
に、（−）入力端子に出力を接続し（＋）入力端
子を接地すれば、出力outにはしきい値電圧の差
が得られる。この場合演算増幅器の動作をさせる
ためには、T2はデプレツシヨン・モードである
ことが必要である。例えばT1にP+ゲートMOS、
T2にN+ゲートMOSを使用する場合には、両方の
MOSFETのチヤンネル部に同一の条件でイオン
打込みを行つて、デイプレツシヨン型とすれば良
い。
第１７図は、第１６図における演算増幅器を使
つて、基準電圧を任意に設定できるようにしたも
のである。出力を分圧手段R5，R6を通して（−）
入力に帰還させれば、その分圧比をｒとすれば、
出力電圧V0は V0＝Vth1―Vth2／ｒ …（27） となる。分圧手段R5，R6は線形抵抗が望ましい
が、許容できる程度に十分に特性のそろつた抵抗
であれば何でも良い。
つて、基準電圧を任意に設定できるようにしたも
のである。出力を分圧手段R5，R6を通して（−）
入力に帰還させれば、その分圧比をｒとすれば、
出力電圧V0は V0＝Vth1―Vth2／ｒ …（27） となる。分圧手段R5，R6は線形抵抗が望ましい
が、許容できる程度に十分に特性のそろつた抵抗
であれば何でも良い。
第１６図、１７図の回路はデイプレツシヨン型
MOSを使用するのが前提であるのに対し、第１
８図、第１９図の回路はエンハンスメント型
MOSでも動作可能なようにしたものである。も
ちろん、デイプレツシヨン型であつても差しつか
えない。
MOSを使用するのが前提であるのに対し、第１
８図、第１９図の回路はエンハンスメント型
MOSでも動作可能なようにしたものである。も
ちろん、デイプレツシヨン型であつても差しつか
えない。
第１８図の例は、第１６図の例と同様出力を
（−）入力に直接帰還させたもので、出力V0は、
電源電圧をVDDとすれば、 V0＝VDD―（Vth1―Vth2） …（28） となる。第１６、１７図の回路では差動対の少な
く共一方をデイプレツシヨン・モードにする必要
があり、ケースによつては製造工程数を増やさな
ければならないことがあるが、Vthの差電圧を接
地電位を基準にして取り出すことができる。
（−）入力に直接帰還させたもので、出力V0は、
電源電圧をVDDとすれば、 V0＝VDD―（Vth1―Vth2） …（28） となる。第１６、１７図の回路では差動対の少な
く共一方をデイプレツシヨン・モードにする必要
があり、ケースによつては製造工程数を増やさな
ければならないことがあるが、Vthの差電圧を接
地電位を基準にして取り出すことができる。
逆に、第１８、１９図の回路では得られる差電
圧の基準が接地電位でない方の電源電圧となる
が、FETの動作モードの条件は特に付かない。
圧の基準が接地電位でない方の電源電圧となる
が、FETの動作モードの条件は特に付かない。
いずれの回路形式を採用するかはどの長短所を
重くみるかによつて決めれば良い。
重くみるかによつて決めれば良い。
第１９図の例は第１７図の例と同様分圧手段
R7，R8を通して出力を（−）入力に帰還させた
もので、出力は V0＝VDD―Vth1―Vth2／ｒ …（29） となる。
R7，R8を通して出力を（−）入力に帰還させた
もので、出力は V0＝VDD―Vth1―Vth2／ｒ …（29） となる。
第２０図は、Vthの差を利用した基準電圧発生
装置からの基準電圧を比較器の一入力に加え、他
の一方の入力に被検出電圧を加え、被検出電圧の
基準電圧に対する高低が区別できるようにした電
圧検出回路である。
装置からの基準電圧を比較器の一入力に加え、他
の一方の入力に被検出電圧を加え、被検出電圧の
基準電圧に対する高低が区別できるようにした電
圧検出回路である。
第２１図の例は、Vthの差を利用した基準電圧
発生装置からの基準電圧を比較器の一入力に加
え、他の一方の入力に被検出電圧を分圧手段R9，
R10により分圧した電圧を加えた電圧検出回路で
ある。分圧比をｒ、基準電圧をVref、検出レベル
をVseoseとすると Vseose＝Vref／ｒ …（30） となり、分圧比ｒにより検出レベルVseoseを任意
に設定できる。
発生装置からの基準電圧を比較器の一入力に加
え、他の一方の入力に被検出電圧を分圧手段R9，
R10により分圧した電圧を加えた電圧検出回路で
ある。分圧比をｒ、基準電圧をVref、検出レベル
をVseoseとすると Vseose＝Vref／ｒ …（30） となり、分圧比ｒにより検出レベルVseoseを任意
に設定できる。
第２２図の例は、Vthの差に相当するオフ・セ
ツトを持つた演算増幅器を用いて、先に説明した
ようにオフ・セツト電圧を基準電圧として利用し
た電圧検出回路である。またR11，R12は第２１
図の例と同じ分圧手段である。
ツトを持つた演算増幅器を用いて、先に説明した
ようにオフ・セツト電圧を基準電圧として利用し
た電圧検出回路である。またR11，R12は第２１
図の例と同じ分圧手段である。
第２０、２１、２２図の例において被検出電圧
を電源電圧とすればバツテリーを電源として使用
するシステムにおいては、バツテリーチエツカー
として利用できる。第２２図の電圧検出回路を電
子時計のバツテリ・チエツカーに応用した具体例
を第２９図に示すが、詳しい説明は後述する。
を電源電圧とすればバツテリーを電源として使用
するシステムにおいては、バツテリーチエツカー
として利用できる。第２２図の電圧検出回路を電
子時計のバツテリ・チエツカーに応用した具体例
を第２９図に示すが、詳しい説明は後述する。
第２３図の例は、安定化電源回路に応用したも
のである。基準電圧発生回路は先に述べたいくつ
かの方法で構成したものであり、R13，R14によ
り安定化出力の一部と基準電圧とを比較し、一致
するようにT20のゲート電圧を制御し、出力電圧
を安定化する。演算増幅器は、その特性が許容さ
れる範囲で何を使つても良い。
のである。基準電圧発生回路は先に述べたいくつ
かの方法で構成したものであり、R13，R14によ
り安定化出力の一部と基準電圧とを比較し、一致
するようにT20のゲート電圧を制御し、出力電圧
を安定化する。演算増幅器は、その特性が許容さ
れる範囲で何を使つても良い。
第２４図の例は第２３図の例でT20にMOSトラ
ンジスタを使用したのに代えてバイポーラ・トラ
ンジスタTR1を使用したものである。
ンジスタを使用したのに代えてバイポーラ・トラ
ンジスタTR1を使用したものである。
第２５図の例は第１６図の例で示したオフ・セ
ツト電圧を持つた演算増幅器を使用したものであ
る。T21は当然MOSトランジスタであつてもバイ
ポーラトランジスタであつても、接合型電界効果
トランジスタであつても良い。
ツト電圧を持つた演算増幅器を使用したものであ
る。T21は当然MOSトランジスタであつてもバイ
ポーラトランジスタであつても、接合型電界効果
トランジスタであつても良い。
第２６図の例は、T1とT2のしきい値電圧の差
によつて決定される定電流回路である。
によつて決定される定電流回路である。
T1，T2は同一の相互コンダクタンスβを持ち、
しきい値電圧は各々異なるVth1、Vth2である。抵
抗R20がT1のインピーダンスに比較して十分高け
れば、T1のドレイン電圧（＝ゲート電圧）V1は
Vth1とほぼ等しくなる。
しきい値電圧は各々異なるVth1、Vth2である。抵
抗R20がT1のインピーダンスに比較して十分高け
れば、T1のドレイン電圧（＝ゲート電圧）V1は
Vth1とほぼ等しくなる。
T2が飽和領域の時は、T2に流れる電流I2は
Ｉ＝１／２β（Vth1―Vth2）2 …（31）
となる。
第２７図の例は、T22に流れる電流Ｉによる電
圧降下IputR21を基準電圧Vrefと比較し、常に両者
が等しくなるようにT1のゲート電圧を制御する
ようにした定電流回路である。
圧降下IputR21を基準電圧Vrefと比較し、常に両者
が等しくなるようにT1のゲート電圧を制御する
ようにした定電流回路である。
IputR21＝VrefよりIput＝Vref／Ｒ …（32）
となる。
ここで基準電圧は、先の例にもあるように演算
増幅器にオフ・セツトを持たせることによつて得
ても良い。
増幅器にオフ・セツトを持たせることによつて得
ても良い。
第２８図の例は、T31，T33を同一のトランジ
スタとし、いわゆるカレント・ミラー回路を用い
た定電流回路である。
スタとし、いわゆるカレント・ミラー回路を用い
た定電流回路である。
第２９図の例は、第２２図の例のバツテリ・チ
エツカーを電子時計に応用した例である。
エツカーを電子時計に応用した例である。
T1，T2，T41〜T49およびR41とR42は公称1.5V
の水銀電池E1の電圧レベルをチエツクする回路
を構成する。差動部のトランジスタ対をP+ゲー
ト・Ｎチヤネル―MOS、N+ゲート・Ｎチヤネル
―MOST1，T2で構成し、両者のしきい値電圧が
電子時計の動作電源範囲である1.0V〜1.5V以内
になるように、チヤネル部分にイオン打込みをほ
どこしている。
の水銀電池E1の電圧レベルをチエツクする回路
を構成する。差動部のトランジスタ対をP+ゲー
ト・Ｎチヤネル―MOS、N+ゲート・Ｎチヤネル
―MOST1，T2で構成し、両者のしきい値電圧が
電子時計の動作電源範囲である1.0V〜1.5V以内
になるように、チヤネル部分にイオン打込みをほ
どこしている。
基準電圧となるしきい値電圧の差は、シリコン
半導体の場合は、約1.1Vであり、バツテリーの
電圧が下つたことを検出するレベルを1.4V近辺
に合せるために抵抗手段R1，R2の抵抗比で調整
している。
半導体の場合は、約1.1Vであり、バツテリーの
電圧が下つたことを検出するレベルを1.4V近辺
に合せるために抵抗手段R1，R2の抵抗比で調整
している。
このバツテリーチエツカーは、消費電流を実用
上無視できる程度とするために、分周回路FDよ
りタイミング回路TMを通して得られるクロツク
信号φにより、間欠的に動作する。
上無視できる程度とするために、分周回路FDよ
りタイミング回路TMを通して得られるクロツク
信号φにより、間欠的に動作する。
バツテリーチエツカーの出力はNANDゲート
NA1，NA2で構成されたラツチによりスタテイ
ツクに保持され、このラツチ回路出力の論理レベ
ルにより、タイミング回路TMを制御し、それに
よつてモータの駆動出力を変えて、指針の運針の
方法を変えて、バツテリー電圧の低下を表示す
る。バツテリ電圧の低下は指針の動きを変えず、
別に液晶や発光ダイオード等の電気光学的素子を
点滅させる等して表示することも可能である。
NA1，NA2で構成されたラツチによりスタテイ
ツクに保持され、このラツチ回路出力の論理レベ
ルにより、タイミング回路TMを制御し、それに
よつてモータの駆動出力を変えて、指針の運針の
方法を変えて、バツテリー電圧の低下を表示す
る。バツテリ電圧の低下は指針の動きを変えず、
別に液晶や発光ダイオード等の電気光学的素子を
点滅させる等して表示することも可能である。
なお同図において、OSCはCMOSインバータ
で構成され、IC外の部品水晶Xta1及び容量CG，
CDを一緒に含む水晶発振回路、WSはその発振出
力を正弦波からく形波に変換する波形成形回路、
CMは秒針を駆動するステツプ・モータの励磁コ
イル、BF1，BF2はCMOSインバータで構成され
励磁コイルCMを１秒毎に極性を反転して駆動す
るためのバツフアーである。
で構成され、IC外の部品水晶Xta1及び容量CG，
CDを一緒に含む水晶発振回路、WSはその発振出
力を正弦波からく形波に変換する波形成形回路、
CMは秒針を駆動するステツプ・モータの励磁コ
イル、BF1，BF2はCMOSインバータで構成され
励磁コイルCMを１秒毎に極性を反転して駆動す
るためのバツフアーである。
IC内の全ての回路は公称1.5Vの水銀電池E1で
動作する。またTMは分周回路FDの複数の周波
数の異なる分周出力およびNA1，NA2で構成さ
れたラツチの制御出力を入力として、任意の周期
およびパルス幅を持つパルスを発生するタイミン
グパルス発生回路である。ICは第６図に示すSiゲ
ートCMOSプロセスで作られた指針式電子腕時
計用モノリシツクSi半導体チツプである。
動作する。またTMは分周回路FDの複数の周波
数の異なる分周出力およびNA1，NA2で構成さ
れたラツチの制御出力を入力として、任意の周期
およびパルス幅を持つパルスを発生するタイミン
グパルス発生回路である。ICは第６図に示すSiゲ
ートCMOSプロセスで作られた指針式電子腕時
計用モノリシツクSi半導体チツプである。
以上本発明について種々の実施例をもとに説明
したが、これに限定されず、ここに記載された技
術思想はその他色々な用途の電子機器に応用され
るであろう。
したが、これに限定されず、ここに記載された技
術思想はその他色々な用途の電子機器に応用され
るであろう。
第１図はGaAs、SiおよびGe半導体のエネルギ
ー・ギヤツプEgとその温度依存性を示す図であ
る。第２図は半導体のバンド構造とフエルミ準位
Efを示す図であり、同図ａ，ｂはＮ型半導体、
ｃ，ｄはＰ型半導体の例を示す。第３図はＮ型及
びＰ型Siのフエルミ準位の、不純物濃度をパラメ
ータにした温度特性を示す図である。第４図ａ，
ｂおよびｃはそれぞれGe、SiおよびGaAs半導体
と各種のドナーおよびアクセプタ不純物が持つエ
ネルギー準位の分布を示す図である。第５図はＮ
型およびＰ型半導体のフエルミ準位の差（Efo―
Efp）を取り出すために使用され得るP+ゲートお
よびN+ゲートMOSFETの断面構造を概略的に示
し、左半分がＰチヤンネルFET、右半分がＮチ
ヤンネルFETを示している。第６図ａ乃至ｆは
N+ゲート（Ｂ部分）およびP+ゲート（Ａ部分）
ＰチヤンネルMOSFETが通常のコンプリメンタ
リMOSを構成するＰチヤンネルFET（Ｃ部分）
およびＮチヤンネルFET（Ｄ部分）と一緒に製造
されるのを示す。主要工程における断面図であ
る。第７図ａ，ｂは夫々N+ゲートＰチヤンネル
MOSFETの平面図と断面図を、同図ｃ，ｄはP+
ゲートＰチヤンネルMOSFETの平面図と断面図
を示し、各平面図の矢印で示した線をその断面図
の切断線と仮定している。第８図ａ，ｂはそれぞ
れP+型半導体―絶縁物―Ｎ型半導体構造のエネ
ルギー状態と電荷の状態を示し、同図ｃ，ｄはそ
れぞれN+型半導体―絶縁物―Ｎ型半導体構造の
エネルギー状態と電荷の状態を示す図である。第
９図ａ，ｂは夫々異なるしきい値電圧Vthを持つ
２つのFETのVthの差を取り出すためのMOSダ
イオード回路の特性図とその回路を示す図であ
り、第１０図はイオン打ち込みによつてVthが変
化する様子を示す特性図である。第１１図及び第
１２図は夫々Vthの差を利用した基準電圧発生回
路の一例を示し、第１３図ａは更に他の基準電圧
発生回路の一例を示し、同図ｂはそのタイミング
信号波形を示す。第１４図乃至第１９図は更に他
の実施例にもとずく基準電圧発生回路を示す。第
２０図〜第２２図はそれらを電圧検出回路に応用
した例を、第２３図〜第２５図は電圧レギユレー
タに応用した例を、第２６図〜第２８図は定電流
回路に応用した例を、第２９図は電子式腕時計用
バツテリ・チエツカーに応用した例を示してい
る。 Ｔ…MOSFET、Ｒ…抵抗、Ｃ…コンデンサ、
Xta1…水晶振動子、OSC…水晶発振回路、WS…
正弦波―く形波変換波形成形回路、FD…２進カ
ウンタ多段接続分周回路、TM…タイミング回
路、CM…秒針駆動用ステツプモータの励磁コイ
ル、BF…CMの駆動用バツフアー、NA…
NANDゲート、IC…モノリシツクSi半導体集積
回路チツプ、φ…クロツクパルス、Eg…半導体
のエネルギー・ギヤツプ、EV…価電子帯の最上
限準位、EC…伝導帯の最下限準位、Ei…真性半導
体のフエルミ準位、Efo，Efp…Ｎ型、Ｐ型半導体
のフエルミ準位、Ed，Ea…ドナーアクセプタ準
位。
ー・ギヤツプEgとその温度依存性を示す図であ
る。第２図は半導体のバンド構造とフエルミ準位
Efを示す図であり、同図ａ，ｂはＮ型半導体、
ｃ，ｄはＰ型半導体の例を示す。第３図はＮ型及
びＰ型Siのフエルミ準位の、不純物濃度をパラメ
ータにした温度特性を示す図である。第４図ａ，
ｂおよびｃはそれぞれGe、SiおよびGaAs半導体
と各種のドナーおよびアクセプタ不純物が持つエ
ネルギー準位の分布を示す図である。第５図はＮ
型およびＰ型半導体のフエルミ準位の差（Efo―
Efp）を取り出すために使用され得るP+ゲートお
よびN+ゲートMOSFETの断面構造を概略的に示
し、左半分がＰチヤンネルFET、右半分がＮチ
ヤンネルFETを示している。第６図ａ乃至ｆは
N+ゲート（Ｂ部分）およびP+ゲート（Ａ部分）
ＰチヤンネルMOSFETが通常のコンプリメンタ
リMOSを構成するＰチヤンネルFET（Ｃ部分）
およびＮチヤンネルFET（Ｄ部分）と一緒に製造
されるのを示す。主要工程における断面図であ
る。第７図ａ，ｂは夫々N+ゲートＰチヤンネル
MOSFETの平面図と断面図を、同図ｃ，ｄはP+
ゲートＰチヤンネルMOSFETの平面図と断面図
を示し、各平面図の矢印で示した線をその断面図
の切断線と仮定している。第８図ａ，ｂはそれぞ
れP+型半導体―絶縁物―Ｎ型半導体構造のエネ
ルギー状態と電荷の状態を示し、同図ｃ，ｄはそ
れぞれN+型半導体―絶縁物―Ｎ型半導体構造の
エネルギー状態と電荷の状態を示す図である。第
９図ａ，ｂは夫々異なるしきい値電圧Vthを持つ
２つのFETのVthの差を取り出すためのMOSダ
イオード回路の特性図とその回路を示す図であ
り、第１０図はイオン打ち込みによつてVthが変
化する様子を示す特性図である。第１１図及び第
１２図は夫々Vthの差を利用した基準電圧発生回
路の一例を示し、第１３図ａは更に他の基準電圧
発生回路の一例を示し、同図ｂはそのタイミング
信号波形を示す。第１４図乃至第１９図は更に他
の実施例にもとずく基準電圧発生回路を示す。第
２０図〜第２２図はそれらを電圧検出回路に応用
した例を、第２３図〜第２５図は電圧レギユレー
タに応用した例を、第２６図〜第２８図は定電流
回路に応用した例を、第２９図は電子式腕時計用
バツテリ・チエツカーに応用した例を示してい
る。 Ｔ…MOSFET、Ｒ…抵抗、Ｃ…コンデンサ、
Xta1…水晶振動子、OSC…水晶発振回路、WS…
正弦波―く形波変換波形成形回路、FD…２進カ
ウンタ多段接続分周回路、TM…タイミング回
路、CM…秒針駆動用ステツプモータの励磁コイ
ル、BF…CMの駆動用バツフアー、NA…
NANDゲート、IC…モノリシツクSi半導体集積
回路チツプ、φ…クロツクパルス、Eg…半導体
のエネルギー・ギヤツプ、EV…価電子帯の最上
限準位、EC…伝導帯の最下限準位、Ei…真性半導
体のフエルミ準位、Efo，Efp…Ｎ型、Ｐ型半導体
のフエルミ準位、Ed，Ea…ドナーアクセプタ準
位。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極のフエルミ準位差に応じたしきい
値電圧差を持つ第１、第2IGFETを有し、上記第
1IGFETのドレインはそのゲートに直流的に結合
され、上記第2IGFETのゲート・ソース間に上記
第1IGFETが設けられ、上記第１、第2IGFETの
しきい値電圧差にもとずいた定電流が上記第
2IGFETのドレインから流れるようにされてなる
ことを特徴とする定電流回路。 ２ 上記第１、第2IGFETのそれぞれのゲート電
極は、互いに異なる導電型にされた半導体層部を
有することを特徴とする特許請求の範囲第１項記
載の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176984A JPS60252925A (ja) | 1984-09-28 | 1984-09-28 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176984A JPS60252925A (ja) | 1984-09-28 | 1984-09-28 | 定電流回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3924278A Division JPS54132753A (en) | 1978-03-08 | 1978-04-05 | Referential voltage generator and its application |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60252925A JPS60252925A (ja) | 1985-12-13 |
| JPS6319884B2 true JPS6319884B2 (ja) | 1988-04-25 |
Family
ID=16446630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20176984A Granted JPS60252925A (ja) | 1984-09-28 | 1984-09-28 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60252925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149686U (ja) * | 1988-04-07 | 1989-10-17 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266715A (ja) * | 1989-03-07 | 1990-10-31 | Kogo Denno Kofun Yugenkoshi | Ｍｏｓアナログ増幅器及びｃｍｏｓ定常電流源 |
| US5142277A (en) * | 1990-02-01 | 1992-08-25 | Gulton Industries, Inc. | Multiple device control system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952980A (ja) * | 1972-09-22 | 1974-05-23 | ||
| JPS51102679A (ja) * | 1975-03-06 | 1976-09-10 | Suwa Seikosha Kk | Denshishikidokei |
| JPS51149780A (en) * | 1975-06-16 | 1976-12-22 | Hewlett Packard Yokogawa | Standard voltage generator |
-
1984
- 1984-09-28 JP JP20176984A patent/JPS60252925A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952980A (ja) * | 1972-09-22 | 1974-05-23 | ||
| JPS51102679A (ja) * | 1975-03-06 | 1976-09-10 | Suwa Seikosha Kk | Denshishikidokei |
| JPS51149780A (en) * | 1975-06-16 | 1976-12-22 | Hewlett Packard Yokogawa | Standard voltage generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149686U (ja) * | 1988-04-07 | 1989-10-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60252925A (ja) | 1985-12-13 |
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