JPS60252924A - 定電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。

各種の半導体電子回路において、基準となる電圧を発生
させるＫは電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下ｖＦや逆方向
降伏電圧（ツェナ電圧）Ｖｚ並びに絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記■
、やＶｔｈは通常２〜３　ｎ　Ｖ　／　Ｃ程度の温度依
存性を持っており、この温度変化に伴なう基準電圧の温
度変化は用途によっては実用を断念せざるを得ない程の
大きさに及ぶ。

例えば公称１．５■の酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧Ｖｔ
ｈ又は、ダイオードの順方向降下電圧■Ｆを利用して構
成しようとすれば、１．４■を目標とした検出レベルは の温度依存性を持ち、実用動作温度範囲をＯＣ〜５゜Ｃ
と狭く見積っても、１．２３Ｖ〜１．５７Ｖと大きく変
動することになり、実用的なバッテリーチェッカーとは
なり得ない。

次に、これら物理量の製造バラツキについては、ＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈは±０．２Ｖ程度のバラツ
キがあり、このバラツキは温度変化よりも大きくなる。

従って、上述のバッテリ・チェッカをＶｔｈを利用して
ＩＣ（集積回路）化した場合基準電圧補正のための外部
部品と接続ビン（端子）のみならず、ＩＣ製造後の調整
の手間が必要となる。

また、ツェナ電圧ｖ２は低い電圧では３Ｖ程度が限度で
あり、１〜３Ｖ程度の低電圧範囲で使用する基準電圧と
しては不適当であり、又、ツェナ電圧及びダイオードの
順方向降下電圧を基準電圧として使用するのＫは、数ｍ
Ａ〜数十ｍＡ程度の電流を流す必要があり、低消費電力
化という点でも不適当である。

以上の説明から明らかなように、Ｖｔｈ　＋　ＶＦおヨ
ヒｖｚを利用した従来の基準電圧発生装置は、温度特性
、製造バラツキ、消費電力および電圧レベル等を考えれ
ば、必ずしもあらゆる用途に適合するものではなく、極
めて厳しい特性が要求される用途に対しては実用化や量
産化を断念せねばならなくなるケースがしばしばであっ
た。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

なお、定電流回路としては、特開昭５１−２８６４５号
公報に示されているものが公知である。

本発明の目的は従来にはみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることである。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準発生装置を提
供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１，５■の酸化欽電池や１．３■の水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（０ＭＯ８ＩＣ）とコンパチブルな基準電
圧発生装置とその製造方法を提供することである。

本発明は半導体物性の原点にたちかえり、特にエネルギ
ーギャップＥｇ　、フェルミ準位Ｂｆ等に着眼してなさ
れたものである。

即ち、半導体がエネルギー・ギャップＥｇ　、ドナー、
アクセプタおよび７エルき準位等の各種準位をもつこと
は周知であるが、これら半導体の物性、特にエネルギー
ギャップＥｇや７工ルン準位Ｅｆに着目した基準電圧発
生装置は、半導体が発見されて以来広範囲の分野に目覚
ましい発展を遂げた現在に至るまで、いまだ例をみない
。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥｇ、フェルミ準位Ｅｆ等を基準電圧源に利用するこ
とを考え、その実現に成功した。エネルギー・ギャップ
Ｅｇ、フェル建準位Ｅｆ等を基準電圧源に使用すること
自体は決して難しい理論ではなく、その結果はたやすく
理解、納得できるところであろう。しかしながら、もは
や浅い歴史ではなくなったこの半導体工業の分野におい
て、半導体物性の原点にたちかえり、本発明者らがもた
らした前人未到と信じられるこの成功例は独創的かつ画
期的なものであり、今後の電子回路や半導体工業の一層
の発展に大きく寄与できるものと期待される。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてほば同じ条件で製造され
るので、両者のＶｔｈの差はは＃ｒＩＰ型シリコンとＮ
型シリコンのフェルミ単位の差に等しくなる。各ゲート
電極には飽和濃度付近にそれぞれの不純物がドープされ
、この差はシリコンのエネルギー・ギャップＥｇ（約１
、　Ｉ　Ｖ　）にハげ等しくなり、これが基準電圧源と
して利用される。

このような揖成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルルーφバ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発し【成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いＫして本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ。

Ｍ、８ＺＥ著、”　Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ　”、１９６９年Ｊｏ
ｈｎ　Ｗｉ　Ｉｅｙ　＆　５ｏｎｓ社発行、特１ｃｃｈ
ａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄ　Ｐｒｏｐ
ｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　−
Ａ　Ｒｅｓｕｍｅ　’　１１頁〜６５頁の助けを借りて
簡単に説明する。

五慰智（二＊　ｄｆ　＋　ｙ　７”　Ｅ１Ｒ＆黒半導体
の組成物としてはさまざまなものがあるが、そのうち現
在工業的に利用されている半導体として代表的なのがゲ
ルマニネフム（Ｇｅ）、シリコン（Ｓｉ）の非化合物半
導体とガリエクム・ひ素（ＧａＡｓ　）化合物半導体で
ある。これらのエネルギー・ギャップＥｇと温度との関
係は前述の著書２４頁で説明されており、これを第１図
に昇揚する。

第１図から理解されるように、Ｇｅ　、　Ｓ　ｉおよび
ＧａＡｓのＥｇは常温（３００°Ｋ）で、それぞれ、０
．８０（ｅＶ）、ｔｉ２（ｅＶ）および１．４３（ｅＶ
）である。またその温度依存性は、それぞれ、０．３９
（ｍｅＶ／Ｋ）、０．２４　（ｍ　ｅ　Ｖ／　’Ｋ）お
よび０．４３（ｍｅＶ／Ｋ）である。従って、これらの
エネルギー・ギャップＥｇ、ＩＣ相当する或いはそれに
近い値の電圧を取り出すことＫよって、前述したＰＮ接
合ダイオードの順方向電圧降下■２やＩＧＦＥＴのしき
い値電圧Ｖｔｈが持つ温度依存性より１桁も小さい温度
依存性を持つ基準電圧発生装置が得られる。さらに１得
られる電圧は半導体固有のエネルギー・ギャップＥｇで
決まり、例えばＳｉでは常温で約１．１２（Ｖ）と他の
要因とははぼ無関係に定められ、製造条件等のバラツキ
に左右されにくい基準電圧を得ることが可能である。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基ずいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー単位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰ型半導体
の７エルミ・エネルギーの位置するところが、真性半導
体のフェルミ・エネルギー準位Ｅｉを基準にして、それ
ぞれ伝導帯および価電子帯に向けて２分されるという物
性である。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体の７工ルξ準位Ｅｊ
から一層離れる傾向で、Ｐ型半導体の７工ルミ単位Ｅｆ
ｐは価電子帯の最上限準位Ｅｖに近づき、Ｎ型半導体の
フェルミ準位Ｅｆｎは伝導帯の最下限準位Ｅｃに近づき
、両フェルミ準位の差（Ｅｆｎ−Ｂｆｐ）をとれば、こ
れは半導体の持つエネルギー・ギャップＥｇｔｉｃより
近づくことになり、その温度依存性もエネルギー−ギャ
ップＥｇのそれに近くなる。詳しくは後述するが不純物
濃度が高ければ高い程（Ｅｆｎ　”ｆｐ　）の温度依存
性は小さくなり、飽和濃度にできるだけ近い濃度にする
ことが好ましい。

７工ルミ準位”ｆｎ　ｔ　Ｅｆｐはドナーおよびアクセ
プター不純物の濃度だけでなく、ドナーおよびアクセプ
ター準位ＥｄおよびＥａＫも関係し、この準位Ｅｄ、Ｅ
ａは不純物材料によって異なる。準位ＥｄおよびＥａが
それぞれ伝導帯および価電子帯に近い程、フェルミ準位
ＥｆｄおよびＥｆａもそれぞれに近づく。言い換えれば
、ドナーおよびアクセプターの不純物単位Ｅ　ｄ　ｐ　
Ｅ　ｆが浅い程、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）
は半導体のエネルギー・ギャップＥｇｌＣ近くなる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体のフェルミ・レベルＥｉに近い程、す
なわち深い程フェルミ単位の差（Ｅｆｎ−Ｂｆｐ）は半
導体のエネルギー・ギャップＥｇからより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではなく、７工ルミ準位の差（Ｅｆ
ｎ−Ｅｆｐ）の絶対値が小さくなることを意味している
。従って、フェルミ準位の差（Ｅｆｎ−Ｅｆ、）は、半
導体材料および不純物材料固有のものであり、別の見方
をすれば半導体のエネルギー・ギャップＥｇとカテゴリ
を異にした、ギャップＥｇと並ぶ基準電圧源と成り得る
。すなわち、７工ルミ単位の差（Ｅｆｎ−Ｂｆｐ）は、
それ自体で、ＰＮ接合の順方向電圧降下ＶＦやＩＧＦＥ
Ｔのしきい値電圧Ｖｔｈよりも温度依存性が小さく、ま
た製造バラツキに左右されにくい基準電圧源となり得、
浅いドナー及びアクセプタ単位Ｅｄ、Ｅｆを示す不純物
材料を使用してフェルし単位の差（Ｅｆｎ−Ｅｆｐ）を
取り出すことが、半導体のエネルギー・ギャップＥｇＰ
ｃはぼ近い値の電圧を取り出す一つの方法となり得る訳
である。一方、得られる電圧値の設定に関して言えば、
半導体のエネルギー・ギャップに相当するだけの比較的
大きい基準電圧を得ることを目的とする場合には、浅い
準位を示す不純物を使用し、比較的小さい基準電圧を得
ることを目的とする場合には深い準位を示す不純物を使
用すれば良い。

フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ単位Ｅ
ｃ、ドナー濃度Ｎｄ、アクセプタ濃度Ｎａおよび温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｅ、ＳｉおよびＧ
ａＡｓ半導体に対して各不純物がどのような準位を示す
かを理解し、本発明ではそれらの不純物をいかに利用す
るかを理解するために、前述の文献第３０頁のデータを
第４図として昇揚し、説明を加える。

第３図（ａ）　、　０））および（Ｃ）は、それぞれ、
Ｑｅ。

ＳｉおよびＧａＡｓに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅｉから上側に位置する準位につい
ては伝導帯の最下限準位Ｅ。からのエネルギー差（ＥＣ
−Ｅｄ）を示し、下側に位置する準位については価電子
帯の最上限準位Ｅｖからのエネルギー差（Ｅａ−Ｅｖ）
を示し、その単位はいずれも（ｅＶ）である。

従って、同図において小さい数値で示された不純物材料
はその単位が伝導帯の最下限準位Ｅ。若しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに所用されているＳｉに
対しては、Ｌｉ、Ｓｂ、Ｐ、ＡｓおよびＢｉのドナー不
純物およびＢ、ＡａおよびＧａのアクセプター不純物の
示す準位差（ＥＣ−Ｅｄ）、（Ｅａ−Ｅｖ）が最も小さ
く、それぞれの準位差はいずれもＳｉのエネルギー・ギ
ャップＥｇの約６％以下である７これらの不純物を使用
したＮ型ＳｉおよびＰ型Ｓｉのフェルミ準位の差（Ｅｆ
ｄ−Ｅｆａ）は、ＯＫからの温度変化を無視すれば、Ｓ
ｉのエネルギー・ギャップＥ　の約９４％〜９７％とな
り、はＶＩＥｇに等しい値となる。また、上記不純物の
次に小さい準位差（Ｅ、−Ｅｄ　）、（Ｅａ−Ｅｖ’）
を示すドナー不純物はＳ（Ｅｇの約１６％）で、アクセ
プター不純物はＩｎ（Ｅｇの約１４％）であり、各不純
物を使用したＮ型ＳｉおよびＰ型Ｓｉの７工ルミ準位の
差（Ｅｆｄ−Ｅｆａ）はＯＫにおいて約０．８５Ｅｇと
なり、Ｓｉのエネルギー−ギャップＥｇのずれは約１５
％にも及び、上述の不純物に対してずれは極端に開くこ
とが判る。

以下余白 ｌ／ 従りて、Ｓｉのエネルギー・ギャップＥ　にはぼ等しい
電圧を得るためのＰ型およびＮ型Ｓｉの不純物材料とし
ては、Ｌｉ、Ｓｂ、Ｐ、ＡｓおよびＢｉのグループから
選択された１つのドナー不純物およびＢ、ＡＪおよびＧ
ａのグループから選択された１つのアクセプター不純物
が好適であり、その他の不純物はＳｉのエネルギー・ギ
ャップＥｇよりかなり小さい電圧を得る目的に好適であ
ろう。

７工ルミ準位Ｅｆの物性 次に、７工ルミ準位の差（Ｅｆｎ　−Ｅｆｐ　）につい
て、第２図を参照して物性的な説明をする。第２図は半
導体のエネルギー準位を示す図であり、同図（ａ）およ
び（ｂ）はそれぞれＮ型半導体のエネルギー準位モデル
とその温度特性を示し、同図（ｃ）および（ｄ）はそれ
ぞれＰ型半導体のエネルギー準位モデルとその温度特性
を示している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ’ ｈ；ブランク定数、ｍ＊；電子の有効質量これより、 となり、 ・・・（５） となる。

ここで、フェルミ・準位は、ＥＣに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナー準位の中間に位置し、温
度の依存性は、Ｅｏの温度特性にほぼ等しくなる。

但し、温度が十分高（なりだ場合には、価電子帯から励
起された電子とホールのペアーから多数となり、不純物
の影響は少なくなり、フェルミ・単位は真性半導体の準
位Ｅ、　Ｋ近ずく。以上の関係を示したものが、第１図
（ｂ）である。

第１図（ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ単位は、
価電子帯の上端とアクセプタ一単位の中間にほぼ位置し
温度が高くなると真性半導体のフェルミ・準位に近づい
ていく。

この関係を示したものが第１図（ｄ）である。

フェルミ準位Ｂｆの温度特性と不純物濃度との関係−具
体例 フェルミ準位Ｅｆｌ）　、Ｅｆｎの温度依存性と不純物
濃度との関係について物性的な説明をしたが、次に、現
在量も多（実用されているＳｉ半導体を具体例として、
前述の著書３７頁のデータを参考にして、実用化する際
のフェルミ単位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存
性について説明する。第３図にそのデータを昇揚する。

通常のＳｉ牛導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０２°（ａ　ｔ　ｏｍ
ｓΔが）であるが、不純物濃度をそれより２桁低い１０
”　（ａｔｏｍｓ／ｉｙｍ３）とし【も、第３図から読
み取れるように、Ｎ型半導体とＰａ半導体のフェルミ・
準位の差（Ｅｆｎ　−Ｅｆｐ　）は、３０００Ｋにおい
て０．５−　（−０，５）　＝　１．０　（ｅＶ）であ
り、同温度でのエネルギーギャップＥ　ｇ”　１．１　
ｅ　Ｖに比較的近い値となる。温度に対する変化は２０
０゜Ｋから４００°Ｋ（−７０℃〜１３０℃）の範囲で
、約１．０４（ｅＶ）から０．８６（ｅＶ）の変化で、
変化率は、０．９　（ｍＶ／　”Ｃ）　である。これは
先に述べたＩＧＦＥＴのしきい値電圧Ｖｔｈ及び、ダイ
オードの順方向降下電圧■２の温度に対する変化率が２
〜３ｍＶ／’Ｃであるのに対し約１／３の小さい値であ
る。

不純物濃度がＩＱ”ｃＩＲ−”以上であればシリコン・
エネルギーギャップ（Ｅｇ）　Ｓ　ｒ　−１，１（Ｖ　
）にほぼ等しくなり、温度の変化率は約０．２ｍＶ／’
Ｃとなり、十分小さい値となる。

従って、不純物濃度は約１０”）＋＋−３以上であれば
少く共従来より１／２〜１／３に小さくされた温度依存
性を得ることができ、更に好ましくは１０２０傷−３以
上（約１／１０に改善）、更に最も好ましくは飽和濃度
である。

理と実例 では、このフェルミ準位の差（Ｅｆｎ−Ｅｆｐ）に相当
する電圧はいかなる原理に基すいて取り出すことができ
るのか、その−例は、同一半導体基体表面に形成された
導電型の異なる半導体ゲート電極を有する２つのＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈの差を利用することである
。以下その具体例を説明する。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ＋型半導体をゲート電極とし
たＭＯＳ）ランジスタをＰ＋グー）ＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタなＮ＋ゲート
ＭＯ８と言うこととする。第６図は、一般のＣＭＯ８！
Ａ造工程において上記Ｐ＋グー）ＭＯＳ及び、Ｎ＋ゲー
）ＭＯＳが何ら〆の工程の変化及び追加をすることな（
、製造できることを示す主要工程の断面図である。

第７図は、実際に回路構造上使用されるパターンを、Ｐ
−チャンネルＭＯ８）ランジスタの場合について、断面
構造と合せて、表わしたものである。

第７図において、セルフ・アライン構造とするために、
ゲート電極のソース及び、ドレインに接した両端部には
、この場合Ｐ−チャネルーＭＯＳトランジスタであるか
ら、Ｐ＋ゲートＭＯＳ。

Ｎ＋ゲー）ＭＯＳの両者ともＰ不純物が拡散される。ゲ
ート電極の中央には、Ｐ＋グー）ＭＯＳはＰ型不純物が
、Ｎ＋ゲートＭＯ８はＮ型不純物が拡散される。前記の
ソース及びドレインと接した両端部と中央の領域との間
には、何も不純物を拡散しない領域Ｉを設けて、Ｐ＋グ
ー）ＭＯＳとＮ＋ゲートＭＯ８の相違点が単にゲート中
央の領域のＰ型半導体であることと、Ｎ型半導体である
ことのみになるよう配慮されている。

さらに、セルフ・アラインのためにとったゲートのＰ型
不純物拡散領域が、マスクの合わせの誤差により、製造
時におい【、左右（ソース側あるいはドレイン側）の一
方に片寄ったことによるＭＯＳ）ランジスタの実効的な
チャネル長のずれ（変化）が極力少なくなるようＫ、ソ
ース領域とドレイン領域の列を交互に配置し、かつ全体
的に左手分と右半分がチャンネル方向九対して線対称と
なるように配置される。従って、マスク合わせのチャン
ネル方向に対する（左右）のズレが各列のＦＥＴの実効
チャンネル長に変化を及はしても、並列に接続された各
列のＰ＋グー）ＭＯＳとＮ＋ゲー）ＭＯＳの平均的な実
効チャンネル長は、全体的にズレが相殺されほば一定と
なる。

第６図は、通常のシリコングー）ＣＭＯＳ製造プロセス
において、いかにしてＰ＋グー）ＭＯＳ及びＮ”グー）
ＭＯＳが構成されるかを示したものである。

（ａ）図において、１０１は比抵抗１００１１〜δΩ信
のＮ型シリコン半導体で、その上に熱酸化膜１０２を４
０００Ａ〜１６０００Ａ程度に成長させ、ホトエツチン
グ技術により、選択的に拡散のための窓をあける。ＰＷ
Ｌ不純物となるボロンを５０ＫｅＶ〜２００ＫｅＶのエ
ネルギーでｌ　Ｑ　”　〜ｌ　Ｑ　”　１）Ｉ−”程度
の量でイオン打込みを行い、その後８時〜２０時間程度
熱拡散してＮチャンネルＭＯＳ）ランジスタの基板であ
るＰ−フェル１０３を形成する。

（ｂ）図において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１μｍ〜２μμｍ形成しＭＯＳ）ランジスタの
ソース、ドレインおよびゲートとなる領域をエツチング
により除去する。その後３００λ〜１５００Ａ程度のゲ
ート酸化膜１０５を形成する。

その上に多結晶５ｉ１０６を２０００Ａ〜６０００Ａ程
成長させ、ＭＯＳ）ランジスタのゲート部を残してエツ
チングにより除去する。

（ＣＪ図において、気相成長により酸化膜１０７を形成
し、Ｐ型不純物を拡散する領域なホトエツチング技術に
より除去する。その後、１０〜１０２１傷−３程の高濃
度のＰ型不純物となるボロンを拡散し、ＰチャンネルＭ
Ｏ８）ランジスタのソース。

ドレイン領域１０８を形成し、同時にＰ型半導体のゲー
ト電極を形成する。

（ｄ）図において、先と同様に気相成長により酸化膜１
０９を形成し、Ｎ型不純物を拡散する領域なホトエツチ
ング技術により除去する。その後、ｌＯ！０〜ｌ　Ｑ　
”　ｍ−３程度の高濃度のＮ型不純物となるリンを拡散
し、ＮチャンネルＭＯＳ）ランジスタのソース、ドレイ
ン領域１１０を形成し、同時にＮ型半導体のゲート電極
を形成する。

（ｅ）図において、酸化膜１０９を除去し、気相成長に
より４０００Ａ〜８０００Ａ程度の酸化膜１１１を形成
し、電極取り出し部をホトエツチング技術により除去す
る。その後、金属（Ａｆｆｌ）を蒸着し、ホトエツチン
グ技術により電極配線部分１１２を形成する。

（ｆ１図において、気相成長により１μｍ〜２μｍの酸
化膜で覆う。

次に、ゲートは電極として半導体を用いたＭＯＳトラン
ジスタのしきい値電圧について、第８図に従って説明す
る。まずＰ＋ゲグーＭＯＳの場合については、第８図（
ａ）のエネルギーバンド図よりφＭ φ５ であることが示される。

但しここで　Ｖ。；半導体基板とゲート電極（ｐ＋半導
体）との電位差 Ｘ　；電子親和力、Ｅｇ；エネルギー・ギャップ φ５；Ｎ型半導体基板の表面ポテン シャル φＦｐ”　；真性半導体のフェルミ・ポテンシャルを基
準としたＰ警手 導体のフェルミ・ポテンシャル φＦ；真性半導体のフェルミ・ポテ ンシャルを基準としたＮ型中 導体基板のフェルミ・ポテン シャル ｑ　；電子の単位電荷 ■。；絶縁物に加わる電位差 Ｅ、；伝導帯のエネルギー準位の下 限 Ｅｖ；価電子帯のエネルギー準位の 上限 Ｅｉ；真性半導体のフェルミ・準位 （力式において、ゲート電極の仕事関数をポテンシャル
で表わしてφＭＦ十とし、又半導体の仕事関数を同様に
φｓ４とすると であるから、 ■。−−Ｖ、＋φや一φｓｉ−φＳ　・・・四となる。

また第８図（ｂｌの電荷の関係より ＣＯＸ・Ｖｏ＋Ｑｓｓ＋Ｑ１＋Ｑｎ−０−・−ｕである
。ここで ＣＯＸ；単位面積当り、絶縁物の容量 Ｑ８８；絶縁物中の固定電荷 ＱＥ；半導体基板中不純物のイオン 化による固定電荷 Ｑｌ；チャンネルとして形成された キャリア Ｈ、Ｑｌ）より −ＣＯＸ（−Ｖ、＋φＭＰ＋−φ８−φｓｒｆ　）＋Ｑ
ｓｓ　＋Ｑｉ　＋ＱＤ　””　０　・”０３となる。

チャンネルＱｉができる時のゲート電圧■。が、しきい
値電圧であるから、Ｐ＋ゲグーＭＯ８Ｌきこの時φ８−
２φ２である。

以下同様にして、Ｎ＋ゲグーＭＯ８）ランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で である。従ってそのしきい値電圧ＶｔｈＮ＋はここでφ
ｓ−２φＦ となる。

これよりＰ＋ゲグーＭＯ８とＮ＋ゲグーＭＯ８のしきい
値電圧の差ｖｔｈｐ”−ｖｔｈＮ十は、ｖｔｈｐ＋　Ｖ
１ｙ＋＝φＭｐ＋−φＭＮ＋−φＦｐ＋−＄ｐＨ十・・
・Ｑｅ となり、ゲート電極を構成している半導体のフェルミ・
ポテンシャルの差になる。これは第８図において（ａ）
　、　（ｃ）を比較して、同じ電葡分布になる時のゲー
ト電圧が、ゲート電極の仕事関数差であり、フェルミ・
準位の差になっていることで容易に理解できる。

以上の説明は、Ｐ−チャンネル型ＭＯ８）ランジスタの
例とした場合であるが、Ｎ−チャンネル型ＭＯ８）ラン
ジスタの場合も全（同様である。

次にＭＯＳトランジスタのＶｔｈの差を取り出す回路に
ついて説明する。

以下に説明する回路は上述したフェルミ準位の差（Ｅｆ
ｎ−Ｅｆｐ）を取り出すための一方法となり得るが、そ
の他一般的に、異なるＶｔｈを持つＦＥＴのＶｔｈの差
に基ず（電圧を基準電圧として利用する基準電圧発生装
置として応用できる。

第９図（ｂ）は、ＭＯＳ）ランジスタのしきい値電圧に
対応する電圧を発生する回路である。Ｔ、。

Ｔ、はドレインとゲートが共通に接続された、いわゆる
ＭＯＳダイオードを構成し【いる。

Ｉｏは定電流源、Ｔ、、Ｔ、は異なるしきい値電圧ｖｔ
ｈｌ　ｌ　■ｔｈｚとほぼ等しい相互コンダクタンスβ
を持つＭＯ８ＦＥＴであり、各々のドレイン電圧なＶ、
、Ｖ、とすれば であるから Ｖ＋　−ｖｔｈｌ　＋　ｐＩフ７・ａｓｖ、　−ｖＢ、
２〜月ファ　・・・Ｑ傷となり、ドレイン電圧の差をと
れば、しきい値電圧の差を取り出すことができる。

定電流源としては、十分大きな抵抗を使っても良く、特
性のそろりたものであれば、拡散抵抗。

多結晶Ｓｌ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路でＴ、、Ｔ、として先に説明したＮ“グー）Ｍ
ＯＳ及びＰ＋グー）ＭＯＳを使用すれば、しきい値電圧
の差とほぼ等しい値の、Ｎ型半導体とＰ型半導体のフェ
ルミ・準位の差（Ｅｆｎ−Ｅｆｐ）を取り出すことがで
きる。

なお、ゲート電極の組成を変えること以外にも、例えば
チャンネルへのイオン打込み、ドープド・ゲート・オキ
サイド、ゲート絶縁膜の厚さの変更等により異なるしき
い値電圧を持たせることが可能であるが、これを第９図
の回路に適用すれば、イオン打込み量に対応したしきい
値電圧の差、ゲート絶縁膜中にドープされた不純物量お
よびゲート絶縁膜の厚さに応じたしきい値電圧の差を同
様に基準電圧として取り出すことができる。

例えばイオン打込み法は、打込み量が電流の形でモニタ
ー出来るため、不純物濃度の精度が、通常の拡散に比較
して極めて良いことは公知のところであるが、第１０図
はこの様子を示したものである。イオン打込み以前のＭ
ＯＳトランジスタの特性がＴ１　であるとして、それが
製造時に個々にバラツキ、イオン打込み後にΔＶｔｈだ
けのしきい値の変化し、個々にバランいたとしても、両
者のしきい値電圧の差であるΔＶｔｈは、イオン打込み
量で決まるために極めてバラツキが少なく、同様に製造
バラツキの少ない基準電圧として使用できる。つまり、
イオン打込みをしないＭＯＳ）ランジスタＴ、のしきい
値電圧なＶ　ｔｈｌとすると０！１９式同様 であり、イオン打込みによる基板の固定電荷の増分をΔ
ＱＢとするとイオン打込みされたＭＯ８）ランジスタＴ
、のしきい値電圧Ｖｔｈｚはとなり となる。このしきい値電圧の差電圧の温度変化は、ΔＱ
Ｂがほとんど温度変化に対して一定であるため、極めて
小さい。

またイオン打込み量によって基準電圧が自由に変えるこ
とができ、シングル・チャンネルＭＯ８製造工程でも容
易に実現することができるのも大きな利点である。

以下余白 −１＋１ 第１１図および第１２図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ、はしきい値
電圧ｖｔｈ１．Ｔ！はしきい値電圧ＶｔｈＳを持ってい
るとする。

抵抗Ｒ，がＴ、のインピーダンスに比較して十分大きく
、抵抗Ｒ２がＴ、のインピーダンスに比較して十分大き
い条件では ｖ、　−ｖ、　−Ｉ−ｖｔｈ、　−−−−−−（２３Ｖ
　１　＋　Ｖ　ｔｈ＄１　・・・・・・（２）ゆ工に、
■！　−ｉ−■ｔｈｔ　Ｖｔｂｓ　＝ＱＢとなる。

第１３図１ａｌは、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第１３図１ｂ＋はその動作タイミ
ングを表わしたものである。クロックパルスφ、により
Ｔｓ　、Ｔａをオンさせて容量Ｃ８にＴＩ　ｒ　Ｔｔ　
’＞シきい値電圧ｖｔｈｌ　ｌ　ｖｔｈｌｌの差電圧を
チャージする。

φ１が切れた後、クロックφ、によりＴ、をオンさせＣ
３のノード■を接地する。この時Ｃ，Ｋはしきい値電圧
の差電圧が保持されているから、ノード■にはその電位
をそのままでる。後で述べるような電圧検出回路に使用
する場合には、この時のノード■の電位をそのまま基準
電圧として使用することもできる。がより一般的な形で
使用できるためには、クロックφ、が入っている時間内
に？ロックφ、によってトランス・ミッションゲートＴ
ｏ　、Ｔｙをオンさせて、容量Ｃ２にその電位をとり込
み、演算増幅器５の逆相入力（−）へ出力を全面帰還し
た、いわゆるボルテージ・フォロアで受ければ、その出
力として、十分内部インピーダンスの低い状態で、ＴＩ
　、Ｔ！のしきい値電圧の差が基準電圧として得られる
。

第１４図は同様に容量Ｃ２を利用した基準電圧発生装置
である。クロックφ、によりＴ、をオンさせる。この時
Ｔ、はクロックφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴＩのしきい値電圧Ｖｔｈ工
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧■ｔｈｇだけ下がり、容量Ｃの両端には
両者の差電圧がチャージされる。次にφ、によりＴａを
オフし、φ、によりＴ、をオンさせるとノード■にしき
い値電圧の差電圧が得られる。

第１５図は、第１３図の回路で使用される公知の演算増
幅器を示したものである。Ｔ、、Ｔ、は差動増幅回路を
構成している差動対であり、Ｔｓ。

Ｔ、はその能動負荷である。Ｔ、は、ＴＩ、Ｔ。

によるバイアス回路と共に定電流回路を構成している。

Ｔ６　、Ｔ、はＴ、を定電流源負荷とするレベル・変換
兼出力バッファー回路である。図ではＣ−ＭＯＳでの回
路構成例を示したが、シングル・チャネルＭＯ８でも構
成できることは言うまでもない。

またこの演算増幅器において、差動増幅回路を構成する
差動対Ｔ、、Ｔ□に、先に述べた方法により異なるしき
い値電圧■ｔｈｌ　”　ｔｈＪ　を持たせることＫより
、そのしきい値電圧の差を基準電圧として利用あるいは
取り出すことができ、これは従来にみられない演算増幅
器の応用である。

第１６図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジスタＴ、、Ｔ、は各々異なるしきい値電圧Ｖ
ｔｈユｌ■ｔｈ２を持っており、それ以外の特性は等し
いものとする。また入力側に表われた（−）、（＋）の
符号は各々、出力に対して逆相、同相となることを意味
するものである。

Ｔ、の入力をＶ、、Ｔ、の入力を■、とすれば、Ｍｌ　
−ｖｔｈ１＝　ｖｔ　−Ｖｔｈｚ　ツ４　リＶｓ　Ｖｘ
　＝ｖｔｈｔ　−Ｖｔｈ２　−−ｍの条件を境として、
出力レベルが変化する。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ・セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
１６図に示すように１（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔＫはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためには、Ｔ、はデプレッション−モードであることが
必要である。例えばＴ、にＰ＋ゲグーＭＯ８゜Ｔ、ＫＮ
＋ゲーグーＯ８を使用する場合には、両方のＭＯＳＦＥ
Ｔのチャンネル部に同一の条件でイオン打込みを行って
、ディプレッジ目ン型とすれば良い。

第１７図は、第１６図における演算増幅器を使って、基
準電圧を任意に設定できるようにしたものである。出力
を分圧手段Ｒｓ　、Ｒｅを通して（−）入力に帰還させ
れば、その分圧比をｒとすれば、出力電圧■。は ■−■ｔｈｚ ｈｉ ■。−□　・・・・・・（ハ） となる。分圧手段Ｒｓ、Ｒａは線形抵抗が望ましいが、
許容できる程度に十分に特性のそろった抵抗であれば何
でも良い。

第１６図、１７図の回路はディプレッション型ＭＯ８を
使用するのが前提であるの九対し、第１８図、第１９図
の回路はエンハンスメント型ＭＯ８でも動作可能なよう
にしたものである。もちろん、ディプレッション型であ
っても差しつかえない。

第１８図の例は、第１６図の例と同様出力を（−）入力
に直接帰還させたもので、出力■。は、電源電圧なりＤ
Ｄとすれば、 ■。＝ｖＤＤ　（■ｔｈｘ−■ｔｈｚ）　”＝＠となる
。第１６．１７図の回路では差動対の少なく共一方をデ
ィプレッジ冒ン・モードにする必要があり、ケースによ
っては製造工程数を増やさなければならないことがある
が、Ｖｔｈの差電圧を接地電位を基準にして取り出すこ
とができる。

逆に、第１８．１９図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

第１９図の例は第１７図の例と同様分圧手段Ｒ，，Ｒ，
を通して出力を（−）入力に帰還させたもので、出力は となる。

第２０図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第２１図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒｅ　、Ｒｅにより分圧し
た電圧を加えた電圧検出回路である。

分圧比をｒ、基準電圧をＶｒｅｆｅ検出レベルをｖｓｅ
ｎｓｅとすると となり、分圧比ｒにより検出レベルｖｓｅｎｓｅを任意
に設定できる。

第２２図の例は、　Ｖｔｈの差に相当するオフ・セット
を持った演算増幅器を用いて、先に説明したようにオフ
中セット電圧を基準電圧として利用した電圧検出回路で
ある。またＲ、、　、　ｌ（、、は第２１図の例と同じ
分圧手段である。

第２０．２１．２２図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用できる。第
２２図の電圧検出回路を電子時計のバッテリーチェッカ
ーに応用した具体例を第２９図に示すが、詳しい説明は
後述する。

第２３図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒ＋ｓ＊ＲＨにより安定化出力の一部
と基準電圧とを比較し、一致するようにＴ’ｔｏのゲー
ト電圧を制御し、出力電圧を安定化する。演算増幅器は
、その特性が許容される範囲で何を使っても良い。

第２４図の例は第２３図の例でＴ！。にＭＯＳトランジ
スタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第２５図の例は第１６図の例で示したオフ・セット電圧
を持った演算増幅器を使用したものである。Ｔ２．は当
然ＭＯ８）ランジスタであってもバイポーラトランジス
タであっても、接合型電界効果トランジスタであっても
良い。

第２６図の例は、Ｔ、とＴ、のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔ、、Ｔ、は同一の相互コンダクタンスβを持ち、しき
い値電圧は各々異なるＶｔｈｌ　、Ｖｔｈｌである。抵
抗Ｒ７゜がＴ１のインピーダンスに比較して十分高けれ
ば、Ｔ＋のドレイン電圧（＝ゲート電圧）ｖＩはｖｔｈ
ｌとはぼ等しくなる。

Ｔ！が飽和領域の時は、Ｔ、に流れる電光重。

は １　。

ニー−β（ｖｔｈｌ　−ｖｔｈ２　）　＝Ｃ３１）とな
る。

第２７図の例は、Ｔ！ｔに流れる電流■による電圧降下
工。ｕｔＲｌＩを基準電圧■ｒｅｆと比較し、常に両者
が等しくなるようＫＴｌのゲート電圧な制御するよう圧
した定電流回路である。

且 ・・・・・・６２ となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ中セットを持たせることによって得ても良い。

第２８図の例は、Ｔ　！ｌ　ｔ　Ｔ　０を同一のトラン
ジスタとし、いわゆるカレント・ミラー回路を用いた定
電流回路である。

第２９図の例は、第２２図の例のバッテリーチェッカー
を電子時計に応用した例である。

Ｔ＋　、Ｔ！　、Ｔ４１−Ｔ４゜およびＲ４１とＲ４！
は公称１．５ｖの水銀電池Ｅ、の電圧レベルをチェック
する回路を構成する。差動部のトランジスタ対をＰ＋ゲ
ート・Ｎチャネル−ＭＯＳ、Ｎ＋ゲグー争Ｎチャネル−
ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧が電子
時計の動作電源範囲である１、０ｖ〜１．５■以内にな
るように、チャネル部分圧イオン打込みをほどこしてい
る。

基準電圧となるしきい値電圧の差は、シリコン半導体の
場合は、約１．１■であり、バッテリーの電圧が下った
ことを検出するレベルを１．４■近辺に合せるために抵
抗手段Ｒ＋　、Ｒ１の抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために、分周回路ＦＤよりタイミング回
路ＴＭを通して得ら九るクロック信号φにより、間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートグー＋　
、ＮＡｔで構成されたラッチによりスタティックに保持
され、このラッチ回路出力の論理レベルにより、タイミ
ング回路ＴＭを制御し、それによってモータの駆動出力
を変えて、指針の運針の方法を変えて、バッテリー電圧
の低下を表示する。バッテリ電圧の低下は指針の動きを
変えず、別に液晶や発光ダイオード等の電気光学的素子
を点滅させる等して表示することも可能である。

なお同図において、Ｏ２０はＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａｌ及び容量ＣＧ、ＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップφモータの励磁コイル、ＢＰ、、ＢＦ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５ｖの水鍋電池Ｅ１で動
作する。またＴＭは分周回路ＦＤの複数の周波数の異な
る分周出力およびＮＡ、、ＮＡ、で構成されたラッチの
制御出力を入力として、任意の周期およびパルス幅を持
つパルスを発生するタイミングパルス発生回路である。

ＩＣは第６図に示すＳｉゲグーＣＭＯＳプロセスで作ら
れた指針式電子腕時計用モノリシックＳｉ半導体チップ
である。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

【図面の簡単な説明】 第１図はＧａＡｓ　、　Ｓ　ｉおよびＧｅ半導体のエネ
ルギー・ギャップＥｇとその温度依存性を示す図である
。第２図は半導体のバンド構造とフェルミ準位Ｅｆを示
す図であり、同図１８１　、　（ｂｌはＮ型半導体、Ｉ
ｃＩ　、　ｉｄｌはＰ型半導体の例を示す。第３図はＮ
型及びＰ型Ｓｉのフェルミ準位の、不純物濃度をパラメ
ータにした温度特性を示す図である。第４図１ａｌ　、
　ｔｂｌおよび（ｃｌはそれぞれＧｅ　、　Ｓ　ｉおよ
びＧａＡｓ半導体と各種のドナーおよびアクセプタ不純
物が持つエネルギー準位の分布を示す図である。 第５図はＮ型およびＰ型半導体のフェルミ準位の差（Ｅ
ｆｎ−Ｅｆｐ）を取り出すために使用され得るＰ＋ゲー
トおよびＮ＋ゲグーＭＯ８ＦＥＴの断面構造を概略的に
示し、左半分がＰチャンネルＦＥＴ、右半分がＮチャン
ネルＦＥＴを示している。 第６図１ａｌ乃至１ｆｌはＮ＋ゲグー（Ｂ部分）および
Ｐ＋ゲート（Ａ部分）ＰチャンネルＭＯ８ＦＥＴが通常
のコンプリメンタリＭＯ８を構成するＰチャンネルＦＥ
Ｔ（Ｃ部分）およびＮチャンネルＦＥＴ（Ｄ部分）と−
緒に製造されるのを示す。主要工程における断面図であ
る。第７図１ａｌ　、　ｔｂｌは夫々Ｎ＋グー）Ｐチャ
ンネルＭＯ８ＦＥＴの平面図と断面図を、同図（ｃｌ　
、　ＩｄｌはＰ＋ゲグーＰチャンネルＭＯ８ＦＥＴの平
面図と断面図を示し、各平面図の矢印で示した線をその
断面図の切断線と仮定している。 第８図１ａ＋　、　（ｂ）はそれぞれＰ＋型半導体−絶
縁物−Ｎ型半導体構造のエネルギー状態と電荷の状態を
示し、同図（Ｃ）　、　ｌｄｌはそれぞれＮ＋型半導体
−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状
態を示す図である。 第９図１８１　、　ｆｂｌは夫々異なるしきい値電圧Ｖ
ｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すための
ＭＯＳダイオード回路の特性図とその回路を示す図であ
り、第１０図はイオン打ち込みによってＶｔｈが変化す
る様子を示す特性図である。 第１１図及び第１２図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第４図１ａｌは更に他の基
準電圧発生回路の一例を示し、同図１ｂｌはそのタイミ
ング信号波形を示す。第１４図乃至第１９図は更に他の
実施例にもとすく基準電圧発生回路を示す。第２０図〜
第２２図はそれらを電圧検出回路に応用した例を、第２
３図〜第２５図は電圧レギュレータに応用した例を、第
２６図〜第２８図は定電流回路に応用した例を、第２９
図は電子式腕時計用バッテリ・チェッカーに応用した例
を示している。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶振動子、Ｏ２０・・・水晶発
振回路、ｗｓ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイ／ｌ／、ＢＦ・・・ＣＭの駆動用バッファー
、ＮＡ・・・ＮＡＮＤゲート、１．Ｃ・・・モノリシッ
クＳｉ半導体集積回路チップ、φ・・・クロックパルス
、Ｅｇ・・・半導体のエネルギーφギャップ、Ｅｖ・・
・価電子帯の最上限準位、Ｅ、・・・伝導帯の最下限準
位、Ｅｉ・・・真性半導体のフェルミ準位、Ｅｆｎ、Ｅ
ｆｐ・・・Ｎ型、Ｐ型半導体のフェルミ準位、Ｅｄ、Ｅ
ａ・・・ドナーアクセプタ準位。 第　１　図 第　３　図 （ユン　第　２　図 １七１（伏〕 第　４　口 （ＬＬ） ＭＩ　Ｌ’（ｄ　Ｌ−’　（スＨにＬｌに−Ｃｒａ　Ｊ
ｗＬ声Ｌ〕し乙区第　９　図 第１１図　第１２図 第　１３　図 （ｔＬ〕 Ｑ−−一一一一−−〜−−−−−−− 第１４図 第１６図 第１７図 第　１８ｑ 第　１９　図 第２０図 第２１図 第２２図 第　２３　図 第２４図 第２５図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極のフェルミ単位差に応じたしきい値電圧
   差を持つ第１．第２ＩＧＦＥＴを有し、このしきい値電
   圧差にもとすいて基準電圧を形成する基準電圧発生回路
   と、１対の入力端子と出力端子とを有する差動増幅手段
   と、上記差動増幅手段の出力により、そのインピーダン
   スが制御される可変インピーダンス手段と、供給された
   電流を電圧に変換する変換手段とを含み、上記可変イン
   ピーダンス手段を介して上記変換手段に電流が供給され
   、上記差動増幅手段の一方の入力端子に上記基準電圧が
   供給され、上記差動増幅手段の他方の入力端子に上記変
   換手段によって形成された電圧が供給されることをＩＷ
   ｔｇＬとする定電流回路。 ２、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた半導体層部を有するこ
   とを特徴とする特許請求の範囲第１項記載の定電流回路
   。