JPS60243715A - 電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は基準電圧発生装置に関するものである。

なお、基準電圧発生回路としては、例えば特開昭４８−
６３２５７号公報に示されているものが公知である。

本発明の目的は従来にはみられな℃・全く新し℃・考え
に基づいた基準電圧発生回路を提供し、電子回路の設計
、量産化を容易にすることである。

本発明の他や目的は温度変化の小さい基準電圧発生装置
を提供ｊることである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低℃・電圧（約１〜３Ｖ）の
電源、例えば１，５ｖの酸化銀電池や１，３Ｖの水銀電
池に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的はバッテリ・チェッカを提供すること
である。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（ＣＭＯ８ＩＣ）とコンパチブルな基準電
圧発生装置とそのｍ遣方法を提供することである。

本発明は半導体物性の原点にたちかえり、特にエネルギ
ーギャップＥｇ、フェルミ準位Ｅｆ等に着眼して成され
たものである。

即ち、半導体がエネルギー・ギ苓ツブＥｇ、ドナー、ア
クセプタおよびフェルミ準位等の７２）橿準位を持つこ
とは周知であるが、これら半導体の物性、特にエネルギ
ー・ギャップＥｇやフェルミ準位Ｅｆ　Ｋ着目した基準
電圧発生装置は、半導体が発見されて以来広範囲の分野
に目覚ましい発展を遂げた現在に至るまで、（・まだ例
をみなし・。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥｇ、フェルミに位Ｅｆ等を基準電圧源に利用するこ
とを考え、その実現に成功した。エネルギー・ギャップ
Ｅｇ、フェルミ準位Ｅｆ等を基準電圧源に使用すること
自体は決して難しい理論ではなく、その結果はたやすく
理解、納得できるところであろう。しかしながら、もは
や浅（・歴史ではなくなったこの半導体工業の分野にお
いて、半導体物性の原点にたちかえり、本発明者らがも
たらした前人未到と信じられるこの成功例は独創的かつ
画期的なものであり、今後の電子回路や半導体工業の一
層の発展に大きく寄与できるものと期待される。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてほぼ同じ条件で製造され
るので、両者のｖｔｈＯ差はほぼＰ型シリコンとＮ型シ
リコンのフェルミ準位の差に等しくなる。各ゲート電極
には飽和濃度付近にそれぞれの不純物がド・−ブされ、
この差はシリコンのエネルギー・ギヤツブＥｇ（約１、
ＩＶ）にほぼ等しくなり、これが基準電圧源として利用
される。

このような構成に基づく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー・バ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開して（べ半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもな（
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャツブＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例は℃・まだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の特性を引き合一・にして本発明の原理的なところ
から始める。なお、半導体の物性につい℃は、多くの文
献でかなり丁寧に説明され１いるので、以下その文献の
一つであるＳ０Ｍ。

ＳＺＥ著、”　Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒＤｅｖｉｃｅｓ″、１９６９年Ｊｏｈｎ　
Ｗｉｌｅｙ　＆　５ｏｎｓｈ発行、特にＣｈａｐｔｅｒ
　２″Ｐｈｙｓｉｃｓ　ａｎｄ　Ｐｒｏ−ｐｅｒｔｉｅ
ｓ　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　−Ａ　Ｒｅ
ｓｕｍｅ”１１頁〜６５頁の助けを借りて簡単に説明す
る。

半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニュウム（Ｇｅ　）、シリコン（Ｓｉ）の非
化合物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半
導体である。これらのエネルギー・ギャップＥｇと温度
との関係は前述の著書２４頁で説明されており、これを
第１図に再掲する。

第１図から理解されるように、Ｇｅ、ＳｉおよびＧ　ａ
　Ａ　ｓのＥｇは常温（３００”Ｋ）で、それぞれ、０
．８０（ｅＶ）、１．１２（ｅＶ）おＪ：び１．４３（
ｅＶ）である。またその温度依存性は、それぞれ、０．
３９　（ｍｅＶ／″’Ｋ）、０．２４　（ｍｅＶ／”Ｋ
）および０．４３　（ｍｅＶ／’Ｋ）である。従ッ”Ｃ
１これらのエネルギー・ギャップＥｇに相当する或いは
それに近い値の電圧を取り出すことによって、前述した
ＰＮ接合ダイオードの順方向電圧降下Ｖ、やＩＧＦＥＴ
のしき〜・値電圧ｖｔｈが持つ温度依存性より１桁も小
さく・温度依存性を持つ基準電圧発生装置が得られる。

さらに、得られる電圧は半導体固有のエネルギー・ギャ
ップＥ、で決まり、例えばＳｉでは常温で約１．１２（
Ｖ）と他の要因とはｔｌぼ無関係に定められ、製造条件
等のバラツキに左方されにくい基準電圧を得ることが可
能である。

では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基づ℃・て取り吊すことができ
るか、その−例を説明する。

Ｎ型およびＰ型半導体のフェルミ準位の差半導体にドナ
ーおよびアクセプタ７不純物をドープした場合のエネル
ギー準位の状態はよく知られて見・る。なかでも本発明
で注目しｔところは、Ｎ型およびＰ型半導体のフェルミ
・エネルギーの位置するところが、真性半導体のフェル
ミ・エネルギー準位Ｅｉを基準にして、それぞれ伝導帯
および価電子帯に向けて２分されるという物性である。

そして、アクセプターおよびドナー不純物の濃度が高け
れば高い程、真性半導体のフェルミ準位Ｅ１から一層離
れる傾向で、Ｐ型半導体のフェルミ準位Ｅｆ、は価電子
帯の最上限準位Ｅｖに近づき、Ｎ型半導体のフェルミ準
位Ｅｆｎは伝導帯の最下限準位Ｅ。に近づき、両フェル
ミ準位の差（Ｅｆｎ−Ｅｆ、）をとれば、これは半導体
の持つエネルギー・ギャップＥ、ｆにより近づくことに
なり、その温度依存性もエネルギー・ギャップＥｇのそ
れに近くなる。詳しくは後述するが不純物濃度が高けれ
ば高い程（Ｂｆｎ−Ｅｆ、）の温度依存性は小さくなり
、飽和濃度にできるだけ近い濃度にすることが好ましい
。

フェルミ準位Ｅｆｎ＝　Ｅｆ−まドナーおよびアクセプ
ター不純物の濃度だけでなく、ドナーおよびアクセプタ
ー準位ＥｄおよびＥａにも関係し、この準位Ｅｄ、　Ｅ
ａは不純物材料によって異なる。準位ＥｄおよびＥａが
それぞれ伝導帯および価電子帯に近い程、フェルミ準位
ＥｆｄおよびＥｆａもそれぞれに近づく。言い換えれば
、ドナーおよびアクセプターの不純物準位Ｅｄｖ　Ｅｆ
が浅℃・程、フェルミ準位の差（Ｅ（ｎ−Ｂｆ、　）は
半導体のエネルギー゛ギャップＥｇＶｃ近くなる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体のフェルミ・レベルＥ１に近（・程、
すなわち深い程′フヱルミ準位の差（Ｅｆｏ−Ｅ（、）
は半導体のエネルギー・ギャップＥｇからより離れる。

しかしながら、このことは必ずしも温度依存性が悪（な
ることを意味しているのではなく、フェルミ準位のＭ（
Ｅｆｎ−Ｅｌｐ）の絶対値が小さくなることを意味して
いる。従って、フェルミ準位の差ＣＥｆｎ−Ｅｌ、）は
、半導体材料および不純物材料固有のものであり、別の
見方をすれば半導体のエネルギー・ギャップＥｇとカテ
ゴリを異にした、ギャップＥｇと並ぶ基準電圧源と成り
得る。丁なわち、フェルミ準位の差（Ｅｆｎ−Ｅｆ、）
は、それ自体で、ＰＮ接合の順方向電圧降下ＶＦやＩＧ
ＦＥＴのしきい値電圧Ｖｔｈよりも温度依存性が小さく
、また製造バラツキに左右されにくい基準電圧源となり
得、浅〜・ドナーおよびアクセプター準位Ｅｄ、　Ｅｆ
を示す不純物材料を使用してフェルミ準位の差（Ｅｆｎ
　Ｅｆｐ）を取り出すことが、半導体のエネルギー・ギ
ャップＥｇにほぼ近（・値の電圧を取り吊子一つの方法
となり得る訳である。−万、得られる電圧値の設定に関
して言えば、半導体のエネルギー・ギャップに相当する
だけの比較的大きい基準電圧を得ることを目的とする場
合には、浅〜・準位を示す不純物を使用；−５比較的小
さい基準電圧を得ることを目的とする場合には深い準位
を示す不純物を使用すれば艮℃・。

フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
。、ドナー濃度Ｎｄ、アクセプタ濃度Ｎａおよび温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｅ、ＳｉおよびＧ
　ａ　Ａ　ｓ半導体に対し１名不純物がどのような準位
を示すかを理解し、本発明ではそれらの不純物を℃・か
に利用するかな理解するために、前述の文献第３０頁の
テーク・を第４図として再掲し、説明を加える。

第４図（ａｌ、　（ｂ）および（Ｃ１は、それぞれ、Ｇ
ｅ、ＳｉおよびＧａＡｓに対する各種不純物のエネルギ
ー分布を示す図であり、各図における数字は、破線で表
わされたギヤツブの中心Ｅ１から上側に位置する準位に
ついては伝導帯の最下限準位Ｅ。からのエネルギー差（
ＥＣ−Ｅｄ）を示し、下側に位置する準位については価
電子帯の最上限準位Ｅｙからのエネルギー差（Ｂ３−Ｅ
ｖ）を示し、その単位はいずれも（ｅＶ）である。

従って、同図におい℃小さい数値で示された不純物材料
はその準位が伝導帯の最下限準位Ｅ。若１、　＜は価電
子帯の最上限準位Ｅｖに近し・ことを表わしており、エ
ネルギー・ギャップＥｇに近（・電圧を得る不純物とし
てふされしい。例えば現在量もひんばんに使用されてい
るＳｉに対しては、Ｌｉ、　Ｓｂ、　Ｐ、　Ａｓおよび
Ｂｉのドナー不純物およびＢ、Ａ／およびＧａのアクセ
プター不純物の示’ｆ準位差（Ｅ、−Ｅｄ）、（Ｅａ−
Ｅｖ）が最も小さく、それぞれの準位差はいずれもＳｉ
のエネルギー・ギヤノブＥｇの約６チ以下である。これ
らの不純物を使用したＮ型Ｓ１およびＰ型Ｓ１のフェル
ミ準位の差（Ｅｆａ−Ｅｆａ　）は、０°Ｋからの温度
変化を無視すれば、Ｓｉのエネルギー・ギャップＥｇの
約９４％〜９７チとなり、はぼＥｇに等しい値となる。

また、上記不純物の次に小さい準位差（Ｅｃ　”’ａ　
）　−（Ｅａ　Ｅｖ　）を示すドナー不純物はＳ（Ｅｇ
の約１６係）で、アクセプター不純物はＩ　ｎ　（Ｅ　
ｇの約１４係）であり、各不純物を使用したＮ型Ｓ１お
よびＰ型Ｓｉのフェルミ準位の差（Ｅｆｄ−Ｅｆａ）は
０″Ｋにおいて約０．８５Ｅｇとなり、Ｓｌのエネルギ
ー・ギャップＥｇとのずれは約１５％にも及び、上述の
不純物に対してずれは極端に開くことが判る。

従って、Ｓｉのエネルギー・ギャップＥｇにほぼ等しい
電圧を得るためのＰ型およびＮ型Ｓ１の不純物材料とし
ては、Ｌ　ｌ　９　Ｓ　ｂ、Ｐ　ｅ　Ａ　ｓおよびＢ１
のグループから選択された１つのドナー不純物およびＢ
、　Ａ／およびＧａのグループから選択された１つのア
クセプター不純物が好Ｊであり、その他の不純物はＳｉ
のエネルギー・ギャップＥｇよりかなり小さ℃・電圧を
得る目的に好適であろう。

次に、フェルミ準位の差（Ｅｆｎ　Ｅｆｐ）について、
第２図を参照して物性的な説明をする。第２図は半導体
のエネルギー準位を示す図であり、同図（ａＪおよび（
ｂ）はそれぞれＮ型半導体のエネルギー単位モデルとそ
の温度特性を示し、同図（Ｃ）および（ｄ）はそれぞれ
Ｐ型半導体のエネルギー準位モデルとその温度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのベアーである。不純物ｎｄが十分大きい時
は励起された電子及びホールのベアーが無視でき、伝導
電子の数ｎはｎキｎｄ　・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ２ｘｍ″３／２ Ｎ−ｃ　＝　２　（−Ｋ　Ｔ　） ２ ｈ；ブランク定数、ｍｏ；電子の有効質量これより、 ・・・（４） となり、 ・・・（５） となる。

ここで、フェルミ・準位は、Ｅｏに接近した位置にある
場合を相定して（・るから（５）式の第一項は無視でき
て となる。

この式の示すところは温度が低い時はもちろん、常温に
おいても不純物濃度Ｎｄが高℃・場合には、フェルミ準
位は伝導帯の下端とドナー準位の中間に位置し、温度の
依存性は、Ｅ、の温度特性にほぼ等しくなる。

但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのベアーから多数となり、不純物
の影響は少なくなり、フェルミ・準位は真性半導体の準
位Ｅ１に近づく。以上の関係を示したものが、第１図（
ｂｌである。

第１図（Ｃ１のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
価電子帯の上端とアクセプター準位の中間にほぼ位置し
温度が高くなると真性半導体のフェルミ・準位に近づい
ていく。

この関係を示したものが第１図（ｄ）である。

関係−具体例 フェルミ準位Ｅｆ　ｐ　＋　Ｅｆ　ｎの温度依存性と不
純物濃度との関係について物性的な説明をしたが、次に
、現在量も多く実用されて℃・るＳｉ半導体を具・体側
として、前述の著書３７頁のデータを参考にして、実用
化する際のフェルミ準位の差（Ｅｆｎ−Ｅｆ、）とその
温度依存性について説明する。第３図にそのデータを再
掲する。

通常のＳｉ半導体集積回路夷造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高し・ところでは１０　”　（ａｔｏｍ
ｓ　／ｃ１１１）であるが、不純物濃度をそれより２桁
低い１０　”　（ａｔｏｍｓ　／ｃ＋ＩＩ　）としても
、第３図から読み取れるように、Ｎ型半導体とＰ型半導
体のフェルミ・準位の差（Ｅｆｎ−Ｅｆ、）は、３００
’Ｋにおいて０．５−（−０，５）＝１．０　（ｅＶ）
であり、同温度でのエネルギー・ギヤングＥｇ−１２１
，１ｅＶに比較的近い値となる。温度に対する変化は２
００°Ｋから４００°Ｋ（−７０°Ｃ〜１３０°Ｃ）の
範囲で、約１．０ノ４（ｅＶ）から０．８６（ｅＶ）の
変化で、変化率は、０．９（ｍＶ／’Ｃ）である。

これは先に述べたＩＧＦＥＴのしきい値電圧ｖｔｈ及び
、ダイオードの順方向降下電圧ｖＦの温度に対する変化
率が２〜ｂ １／３の小さい値である。

不純物濃度が１０ＷＯｃｍ−８以上であればシリコン・
ｘネｙ！−・ギ＋ッ７’（Ｅｇ）Ｓ　ｉ＝１．１　（Ｖ
）にほぼ等しくなり、温度の変化率は約０．２　ｍ　Ｖ
　７℃となり、十分小さい値となる。

従って、不純物濃度は約１０１８　ｃｍ−３以上であれ
ば少なく共従米より１／２〜１／３に小さくされた温度
依存性を得ることができ、更に好ましくは１０”ｃｍ”
以上（約１／１０に改善）、更に最も好ましくは飽和濃
度である。

では、このフェルミ準位の差（Ｅｆｎ−Ｅｆ、）に相当
する電圧はいかなる原理に基づいて取り吊すことができ
るのか、その−例は、同一半導体基体表面に形成された
導電型の異なる半導体ゲート電極を有する２つのＭＯＳ
ＦＥＴのしきい値電圧■ｔｈの差を利用することである
。

そこで、ゲート電極として半導体を用いたＭＯＳトラン
ジスタのしきい値電圧について、第５図に従って説明す
る。まずＰ＋グー）ＭＯＳの場合については、第５図（
ａＪのエネルギーバンド図よりφＭ ｑ ＋ｑｘ＋−Ｑφお ■−一、−一」 φ６　°°（７１ であることが示される。

但しここで、 ｖＧ；半導体基板とゲート電極（Ｐ＋半導体）との電位
差 Ｘノ　：電子親和力 Ｅｇ；エネルギー・ギャップ φ８：Ｎ型半導体基板の表面ポテンシャルｑ；電子の単
位電荷 Ｖｏ；絶縁物に〃口わる電位差 Ｅｏ；伝導帯のエネルギー準位の下限 Ｅｖ；価電子帯のエネルギー準位の上限Ｅｌ；真性半導
体のフェルミ・単位 （７）式において、ゲート電極の仕事関数をポテンシャ
ルで表わしてｄＭＰ＋とじ、又半導体の仕事関数を同様
にφ、１とすると ８ｇ φｙｐ”＝ｘ＋−十φ１．＋　・・・（８）ｑ であるから。

Ｖｏ＝　−ＶＧ＋φ、−１，ｉ−＋６５・（１０１とな
る。

また第５図（ｂ）の電荷の関係より ＣＯ）”　Ｖｏ　＋Ｑｓｓ　＋　Ｑ１＋ＱＢ””Ｏ−（
１１１である。ここで ＣＯＸ；単位面積当り、絶縁物の容量 ＱＳＳ；絶縁物中の固定電荷 ＱＢ；半導体基板中不純−のイオン化による固定電荷 ＱＩ　；チャネルとして形成されたキャリアａα、（１
υより −ＣＯＸ（−Ｖ、＋φＭＰ＋−φ５−φｓｒｆ　）＋Ｑ
ｓｓ十脂＋Ｑ　Ｂ＝　Ｏ・Ｑ３ となる。

チャネルＱｉができる時のゲート電圧Ｖ。が、しきい値
電圧であるから、Ｐ＋グー）Ｍｏｓｔ、きい値電圧をｖ
ｔｈｐ＋とすると この時φ５＝２φ、である。

以下同様にして、Ｎ＋ゲートＭＯ８トランジスタにお〜
・ではゲート電極の仕事関数φＭＮ＋のみの相・・１ｊ ここでφ、＝２φ。

となる。

これよりＰ＋ゲートＭＯＳとＮ＋ゲグーＭＯ８のしきい
値電圧の差■ｔｈｐ＋−ＶｔｉｔＮ“は〜ｖｔｈＰ＋−
ｖｔｈＮ＋−φＭＰ＋−φＭＮ＋＝φＦＰ＋−φ、Ｎ＋
　・・・ｕｅ となり、ゲート電極を構成している半導体の７エルミ・
ポテンシャルの差になる。これは第５図において（ａ）
・（Ｃ１を比較して、同じ電荷分布になる時のゲート電
圧が、ゲート電極の仕事関数差であり、フェルミ・準位
の差になっていることで容易に理解できる。

以上により、Ｐ＋グー）ＭＯＳとＮ＋ゲグーＭＯ８のし
きい値電圧の差として、エネルギー・ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分か
ったが、その他の方法として、真性半導体をグー）！極
としたＭＯＳいゲ−）ＭＯＳと以下記丁）のしきい値電
圧とＰ＋ゲートＭＯＳあるいはＮ＋ダグ−ＭＯＳのしき
い値電圧との差によっても、エネルギー・ギャップＥｇ
の電圧を取り出すことができる。

ｉグー）ＭＯＳのしきい値電圧をｖｔｈ　ｉとすると、
真性半導体のフェルミ準位はＯであるから（真性半導体
のフェルミ単位を基準としているため）、！ゲート酸化
膜とＰ＋ゲートＭＯＳのしきい値電圧の差は １ｖｔｈｉ−Ｖｔ１１ｐ”１＝ｉｏ−１，Ｐ”ｌ＝＝　
Ｅｇ・・・αη であり、ｉゲート酸化膜とＮ＋ゲグーＭＯ８のしきい値
電圧の差は １ｖｔｈＩ’ｔｈＮ”　ｌ　＝　ｌ　φｙＮ”　ＯＩ　
＊　Ｅｇ・・・Ｑ８ となり、ちょうどエネルギー・ギャップＥｇの半分の電
圧になることが容易に分る。

このｉゲート酸化膜とＰ＋ゲートあるし・はＮ＋ダグ−
ＭＯＳのしき（・値電圧の差によって得られる電圧は約
０．５５Ｖと低（・基準電圧源と適すること、また後述
するようにｃＭｏｓの製造工程だけでなく、ゲート電極
への不純物のドープ工程は１回でできないのでシングル
・チャネルのＭＯＳの製造工程でも容易に高精度の基準
電圧源が得られるということで非常に有用である。

以上の説明はＰチャネル型ＭＯ８）ランジスタの例とし
た場合であるが、Ｎチャネル型ＭＯＳトランジスタの場
合も全く同様である。

第６図（ａ）〜（ｄ）は一般のＣＭＯＳ製造工程にお（
・て上記ＰチャネルのＰ４″ゲートＭＯ８及びＮ＋ゲグ
ーＭＯ８が何ら工程の変化及び遣方Ｏｊることなく、製
造できることを示す主要工程の断面図である。

第６図（ａｌに示すように、Ｎ型シリコン基板１の主表
面に厚い酸化膜（ＳｉＯｔ）２を形成し、その開口部を
通してＰ型不純物を基板内に導入しＰ型半導体ウェル領
域３を形成する。第６図（田に示すようにＭＯＳＦＥＴ
を形成丁べき主表面領域上の酸化膜２を部分的に除去し
てその露出表面に約５００〜１５００オングストローム
程度の厚さのＳｉＱ、膜４（ゲート酸化膜）を基板を酸
化性雰囲気中で加熱処理して形成し、その上にゲート電
極となるポリシリコン層５を部分的に形成し、それをマ
スクとして上記薄〜・酸化膜４を部分的に除去し基板表
面を露出せしめる。

第６図（Ｃ１に示すようにＰ型ウェル３の上部等のよう
に不純物をドープしたくな℃・箇所にホトレジスト層８
を形成し、例えば、Ｐ型不純物を高濃度にイオン打込み
しＰ＋ポリシリコ７層７及びＰ＋半導体領域６を形成す
る。

次（・で、ホトレジスト層８を除去し、改めてホトレジ
スト層９を第６図（ｄＪに示すように設け、その露出部
を通してＮ型不純物を高濃度にイオン打込みしＮ＋ポリ
シリコン層１０及びＮ＋半導体領域１１を形成する。

第６図（ｄｌにおいて、Ｑｓ　、　Ｑ、は夫々通常使用
されるＰチャネルＭＯ８ＦＥＴ、ＮチャネルＭＯＳＦＥ
Ｔであり、Ｑ＋　−Ｑ−は夫々基準電圧発生装置に使用
されるＰ＋ゲートＭＯＳＦＥＴ、Ｎ“グー）ＭＯＳＦＥ
Ｔである。ここでＱ、はセルフ・アライン構造をくずさ
ないように、ソース及びドレインの近くのゲート電極部
にはＰ＋型半導体の不純物がドープされて〜・る。

第７図（ａ）〜（ｄｌは同様にしてＰチャネルのＰ＋グ
ー）ＭＯＳＦＥＴと１ゲ一トＭＯ８ＦＥＴが製造できる
ことを示してｔ・る。またＮチャネル部を除いて考えれ
ば、一般のＰ−チャネルＭＯ８ＦＥＴの製造工程にお（
・でも何らの工程の変化及び追加ヲすることなく製造で
きることも容易に分る。

第８図（ａｌ〜（ｄ）は同様にしてＮチャネルのＰ”ゲ
ートＭＯ８ＦＥＴとＮ＋ゲグーＭＯ８ＦＥＴが製造でき
ることを示して（・る。またＱ２はセルフ・アライン構
造からソース及びドレインの近くのゲート電極部にはＮ
＋型半導体の不純物がドープされている。

第９図（ａ）〜（ｄｌは同様にしてＮチャネルのＰ＋グ
ー）ＭＯＳと１ゲ一トＭＯ８が製造できることを示して
いる。またＰチャネル部を除いて考えれば、一般のＮチ
ャネルＭＯ８Ｏ裏造工程でも容易にできることは分る。

第１１図は本発明に係るＭＯＳトランジスタＱ、、Ｑ２
のしきい値電圧の差として基準電圧を取り出す回路の原
理図である。

第１０図は第１１図におけるＱ、　、　Ｑ、のゲート電
圧対ドレイン電流の特性を表わしたものである。

一般に、差動対を構成し℃いるＱ、、Ｑ、のコンダクタ
ンスは等しくなるように設計される。差動回路の定電流
源の電流をｌｏ　＋　１１１’＋　ｌｏ“とするとＱ、
との交点１．　１’、１“及びＱ２との叉点２゜２′、
２“が差動回路が平衡状態になっている時のＱ、、Ｑ、
の各々のゲート電圧ＶＧｌｌ　ＶＯ２となっている。こ
の場合定電流源の電流が温度によって１６から１’、Ｉ
“と変化し℃も、ＶＧｌとＶＯ２の差電圧は一定に保た
れ、Ｑ８．Ｑ２のしきい値電圧の差■ｔｈ１−■１ｈ２
をそのまま反映する０従ってＱ＋　−Ｑｔ　ノＬ、キ（
’［を圧）差ｖ１１１＋　Ｖｔｈ２１７）４度特性がそ
のままＱ＋　、　Ｑ、のゲート電圧の差ヤ。ｌ　’Ｇ２
に表われる、 Ｑ、、Ｑ、として先に述べたＰ＋ゲート、Ｎ＋ゲグーめ
Ｎ−ＭＯＳ　）ランジスタを使用するとバンド・ギャッ
プに相等する電圧約１．１■が得られ、また温度特性と
してＳｉ半導体の場合−〇、２４ｍＶ／℃の傾きを持つ
。

Ｑ＋　とＱ、のコンダクタンスを違えることにより、こ
の温度特性を打消すことができる。

例えば、差動回路の定電流源の温度特性が、正の傾きを
持つものとし、Ｑ、　、　Ｑ、のしきい値電圧の差Ｖｔ
ｈｌ　’ｔｈ２が負の傾きの温度特性を持つものとする
と、第１０図におけるＱ、　、Ｑ２／／／のように、Ｑ
、のコンダクタンスに対して、Ｑ２のコンダクタンスを
小す＜スることにより、平衡状態でのＱ２のゲート電圧
は温度によって３．３’、３“と変化し、Ｑ、とＱ、の
コンダクタンスの違いによるＱ、　、　Ｑ、のゲート電
圧差の温度特性は正の傾きを持ちその大きさを適当に合
せることにより、トータルとして温度特性を０に又は改
善することができる。

差動回路定電流源の温度特性が、負の傾きを持つ場合は
、逆にＱ、のコンダクタンスに対して、Ｑ２のコンダク
タンスを大きくとることにより、温［ｌｆ！ｊ性を０に
、又は改善できる。

１、を定電流源、Ｑ、　、　Ｑｔのしき（・値をＶｔｔ
ｕ　−ｖｔｈ２、相互コンダクタンスをβ１．β、。

ゲート電圧を■。＋９ｖＧ２とすれは、平衡状態にお℃
・て次式の関係が得られる。

・・・（１１ ｖｃ＋　””ｉｈ＋　＋　５石７肩　・１２＋Ｖ０２　
””　Ｖｔ１１２　＋　ｈ石７涯　・・・（３）・・・
（４） ■ 第４式においてβ、〉β２の場合は　−一β。

０となるから、（４）式の第２項の温度傾きは正、負σ
）いずれでも可能である。

第１２図、第１３図は上記の考え万に基づいた温度特性
を少な（することのできる他の実施例を示す回路図であ
る。

第１２図は、Ｑ、　、　Ｑ、をソース・フォロアーとし
て動作させている。比較回路ＣＭＰＩＯ差動入力が０と
なる時が、平衡状態である。この平衡状態においてＱ、
　、Ｑ、のしきい値電圧なＶｔｈ−相互コンダクタンス
をβ８．β２．ゲート電圧をＶＧｌｌ　ｖ０２１　ソー
ス電圧をＶ、、Ｖ２．　ドレイン電流をＩ、、１．とす
ると ■、−−β、（ｖｏＩ−ｖｔｈｌ−ｖｌ）′・・・（５
）１２−一β２　（ＶＧ２−ｖｔｈｚ　”２　）　２・
・・（６１Ｖｌ　−Ｖ、　・・・（７） 従って ｖＧ２　＝Ｖｔｈｚ　＋ｖ２　＋ｒア／２　”’（９）
より ■ａＩＶａ−（■ｔｈｌ−ｖｔｈｚ　）・・・α〔 となる。

これよりＬ　”’Ｉｔ　””１とすれば、差動回路の時
と全く同様にβ０．β２を１の温度特性及びｖｔｈｌ−
ｖｔｈｚの温度特性に合せて適当に設定することにより
ｖＧｌ−■Ｇ２の温度特性を０とすることができる。

またさらにこの回路例では、β、−β、−βとして、（
１０１式は ＶＧｌ　−■Ｇ２　＝　Ｖｔ１１ｔ　”　ｔｈ２＋ｈ〕
Ｉ＜Ａ７顆）　・・・＜１１１ となるから１、と１．の異なる値に設定しても、同様に
してＶ。１　’０２の温度特性をＯとすることができる
。

定電流回路の一例としては、第１４図のようなものが考
えられる。ここでＱ、とＱ、のコンダクタンスをに〇と
すれば、Ｑ、　、　Ｑ、を流れる電流■に対してＱ、に
流れる電流をｎ工とすることができる。

従って０１１式にある１、、１．は上記の定電流回路で
の比ｎを変えることにより容易に実現できる。

第１５図は第１１図の差動回路による基準電圧発生回路
の具体的な一実施回路例である。

図中点線内のＱ、　、　Ｑ、　、　Ｑ、　、　Ｑ、は第
１４図と同様な定電流回路であり、Ｑａ　＋　Ｑ５　＊
　Ｑｅ＋Ｑ７及びＱｓが第１１図と同様な差動回路であ
る。

ここでＱ６はＰ＋ゲートのＮ−チャネルＭＯ８）ランジ
スタであり、Ｑ、はＮ＋ゲグーのＮ−ｃｈａｎｎｅｌ　
Ｍ　ＯＳ　トランジスタである。

ゲートの矢印の記号は、Ｎ＋ゲグー、Ｐ＋ゲートの区別
を表わすものとじ℃℃・る。以後の図面もこの表記の仕
方に従うものとする。

また、Ｑ６．Ｑ、はイオン打込み等により、同じ値だけ
しきい値電圧がシフトされ、Ｑ、はディプレッションＭ
Ｏ８になって（・る。

Ｑｓ　、Ｑ、による出力はＱ４のゲートに負帰還され、
出力電圧にはＱ、、Ｑ、のオフセント電圧が基準電圧と
してできる。出力電圧をＶ。とすると（４）式におい℃ ＶＧＩ　””　Ｖ　１１　＋　ｖＧ２°Ｏ１”ｔｈ＋　
””ｔｈｎ＋９■ｔｈ２：Ｖｔｈｐハ　βＩ０β６　！
　β２　：βフとすると ・・・０２ Ｖｔｈ、’ｔｈｚ　ハコ（７）　、％合Ｐ＋グートＮ−
チャネルＭＯ８とＮ＋ゲグーＮ−チャネルＭＯ８のしき
い値電圧の差でｅ′Ｉ！、ぼバンド・ギャップ電圧１、
ＩＶとなり、出力電圧Ｖ。はバンド・ギャップ電圧に第
２項の補正電圧が刃口わった形になる。

ここで、Ｑ、の相互コンダクタンスなβ、とし、Ｑ、の
ドレイン電圧をほぼＱ２のしきい値電圧ｖｔｈｎである
とすると １ｏ−β＋　（（ＶＤＤ　−ｖｔｈｎ　）　（ｖｎｏ　
−ｖｔｈｐ　）１　／　２　（Ｖａｎ　ｖｔｈｐ）”　
）　”・Ｌｌまた　β、−βｏｐ（Ｗ／Ｌ）＋ β６＝βＯＮ　（Ｗ／Ｌ）ｅ、β７＝β０Ｎ（Ｗ／Ｌ）
ａ但しβ。Ｐ、βＯＮ　ハＮ　ＭＯＳ、　Ｐ　ＭＯＳノ
単位の相互コンダクタンスであるトすル。

Ｘ　（（ＶＤＤ　’ｔｈｎ　）　（ＶＤＤ−Ｖｔｈｐ）
　−一・（ＶａＤ−ｖｔｈｐ　）　”　）　・・・Ｑ４
１となる。温度Ｔに対してαΦ式を微分すると（ＶＤＤ
−Ｖｔｈｐ　）　２）　・・・α９（Ｗ／Ｌ）７を設定
することができる。

第１６図は第１２図の原理的な構成に基づｔ゛た基準電
圧発生回路の一実施例である。図中点線内は第１２図中
の比較回路ＣＭＰＩを構成するものである。

ＱＩ−Ｑ−−Ｑ−−Ｑａは定電流回路を構成しており、
Ｑ２に対するＱ、、Ｑ、の比を違えることによってもＱ
ｓ、Ｑ、に流丁電流を違えることもできる。

またここでＱｓ　、Ｑ＝は先に示した表記に従って各々
Ｎ＋ダグ−ＮチャネルＭＯ８であり、Ｐ＋ゲグーＮチャ
ネルＭＯ８である。

先と同様に出力電圧ｖｏは、Ｑ、のゲートに負帰還され
ており、Ｑ５には接地電位が印加されている。

（１０１式あるいは（１１１式により、ＱｓとＱ、のコ
ンダクタンスを違えるか、あるいは、Ｑ、、Ｑ、のコン
ダクタンスを違えるか、あるいは、その両者の組合せに
より、出力電圧の温度特性を０とすることができる。

例えば−例としてＱｓ　、Ｑ５のコンダクタンスが等し
くβとし、Ｑｌ　に流れる電流をｌ。ｅ　Ｑ２とＱ４の
コンダクタンスを比を１：ｎ、Ｑ、とＱ６のコンダクタ
ンスの比をに〇′とすると出力電圧Ｖ。は となりｎ′とｎの値により、ｖｏの温度特性をＯとする
ことができる。基準電圧を発生し、その温度特性０又は
改善することのできる構成として上記の他に第１３図の
構成も考えられる。これは、Ｑ＋＋Ｑ、をソース接地と
し工動作させたものである。

以上種々の構成例について説明したが、ここであげてい
る定電流源は、それと同様な特性を持つ高抵抗で置き換
えることは可能であえ。またＮチャネルＭＯ８の例とし
て説明したが、Ｐ−チャネルＭＯ８の場合についても全
く同様であることは言うまでもない。

またさらに、異なるしきり・値電圧としてＰ＋ゲグーＭ
ｏｓ及びＮ＋ゲグーＭＯ８による例をあげたが、その他
ゲート電極の仕事関数によるもの、また真性半導体をゲ
ートとするＭＯＳとＰ＋ゲグーＭＯ８、及び真性半導体
をゲートとするＭＯＳとＮ＋ゲグーＭＯ８によるもの、
またイオン打込み等によるもの、等々の場合にも広く適
用できる。

従って本発明ＣＭＯ８だけでなく、シングル・チャネル
ＭＯ８に適用できる。

第１７図は、本発明をバッテリー・チェッカに応用した
一実施例である。

Ｑ、　、　Ｑ、・Ｑ、、Ｑ、は定電流回路である。

Ｑ、　、　Ｑｓ　、　Ｑ◆＊　Ｑｅ　ｖ　Ｑ？は差動回
路を構成している。ＱｕｑＱ＋ｏは消費電力低減を目的
としたクロックドライブのためのものである。

Ｒ，＠　Ｒ１は〕９ノテリ・電圧検出のレベルを設定す
るだめのバッテリー電圧の分圧回路である。

Ｇ、、Ｇ、はＱｓ　、Ｑ、による出力をラッチするもの
である。

Ｑ４．Ｑａは各々Ｎ＋ゲグーＰチャネルＭＵＳ。

Ｐ＋グー）ＮチャネルＭＯ８であり、同じ量のイオン打
込みにより、Ｑｅはディブレンジョンモードで動作する
ようになって℃・る。

本実施例は時計用のバッテリ・チェッカーであり、検出
レベルを１．３〜１．５Ｖの間に設定するようにした場
合、Ｑ、に流れる電流は温度に対して正の傾きを持ち、
Ｑ４とＱｅのしきい値電圧の差（＝バンド・ギャップ電
圧中１．１Ｖ）が温度に対して負の傾きを持つため、Ｑ
ｅのコンダクタンスＹＱ４のコンダクタンスより小さく
なるようにＭＯＳＦＥＴの寸法比を設定して℃・る。。

第１８図は、Ｑ−、ＱｓにＰ＋ゲート、Ｎ＋ゲグーのＮ
チャネ／ｌ／ＭＯ８を使用し、更にコンダクタンスの違
いを持たせて、オフ・セット電圧を出し、Ｉｃ外の抵抗
Ｒ８を調整することにより、Ｑ、に流れる電流を調整し
て、上記オフセット電圧を調整し、基準電圧の微調整を
可能とした高精度基準電圧発生回路である。

第１９図は、第１８図と同様に差動回路のＱ４１Ｑ６の
コンダクタンスの違を持たせて、ＩＣ外の調整用抵抗Ｒ
・で、検出レベルが＊調整できるように構成した、バッ
テリーチェッカー内蔵の電子腕時計の回路システムを示
ｊ構成例である。

抵抗Ｒｊにより製造上のバラツキを完全に合せ込むこと
が可能となる。

【図面の簡単な説明】

第１図はＧａＡｓ、Ｓ　ｉおよびＧｅ半導体のエネルギ
ー・ギャップＥｇとその温度依存性を示す特性図である
。第２図は半導体のバンド構造とフェルミ準位Ｅｆを示
す状態図であり、同図（ａ）、　（ｂ）はＮ型半導体、
ｔｃ＞、　（ｄ）はＰ型半導体の例を示す。第３図はＮ
型及びＰ型Ｓｉのフェルミ準位の、不純物濃度をパラメ
ータにした温度特性を示す特性図である。第４図（ａｌ
、　（ｂＪおよび（Ｃ丹まそれぞれＧｅ。 ＳｔおよびＧａＡｓ半導体と各種のドナーおよびアクセ
プタ不純物が持つエネルギー準位の分布を示す図である
。第５図ｔａｇ、　（ｂＪはそれぞれＰ＋型半導体−絶
縁物−Ｎ型半導体構造のエネルギー状態と電荷の状態を
示し、同図（Ｃｌ、　（ｄｌはそれぞれＮ＋型半導体−
絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の状態
を示す図である。 第６図（ａｌ〜（ｄＪ、第７図（ａｔ　〜（ｄ）、第８
図（ａ）〜（ｄ）。 第９図（ａｌ〜（ｄｌは夫々本発明に係る半導体装置の
製法を説明するための要部断面図である。 第１θ図は本発明に係る装置の動作原理を説明するため
の電圧−電流特性図である。。 第１１図は、本発明に係る差動回路の基本構成を説明す
るための回路図である。 第１２図は、本発明に係る他の実施例を説明するための
回路図である。 第１３図は、本発明に係る他の実施例に関係し第１２図
と等価の動作をさせる回路図である。 第１４図は、第１１図〜第１３図に使用されて（・る定
電流源の構成を説明するための回路図である。 第１５図は、本発明の一実施例に係る基準電圧発生回路
図である。 第１６図は第１２図の基本構成に基づ（・た他の実施例
に係る基準電圧発生回路図である。 第１７図は、更に他の実施例に係るクロック・ドライブ
されたバッテリーチヱノカー用回路図である。 第１８図はＩｃ外の抵抗Ｒ１により基準電圧な微調でき
るようにした基準電圧発生回路図である。 第１９図は本発明に係るバッチリーチｘ’）カーを内蔵
した電子腕時計の回路システム図である。 Ｑ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶揚動子、Ｏ２０・・・水晶発
振回路、ＷＳ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイ５　ミング回路、ＣＭ・・・秒針駆動用ステップモ
ータの励磁コイル、ＢＰ・・・ＣＭの駆動用バッファー
、ＮＡ・・・ＮＡＮＤゲート、１Ｃ・・・モノリシック
Ｓｉ半導体集積回路チップ、φ・・・クロックパルス、
Ｅｇ・・・半導体のエネルギー・ギャップ、Ｅｖｏ“価
電子帯の最上限準位、Ｅｏ・・・伝導帯の最下限準位、
Ｅｌ・・・真性半導体のフェルミ準位−Ｅｆｎ、Ｅｆｐ
・・・Ｎ型、Ｐ型半導体のフェルミ準位、Ｅｄ、　Ｅａ
・・・ドナー、アクセプタ準位。 第　１　図 第３図 （ｔｚ）　第　２　間 第　４　図 （ａ−） 第　６　図 第　７　図 第　３　図 （（Ｌ） 第　１０　図 第１１図 息 第１２図 第　１４　図 第　１７　図 第１８図 第　１９　図 う 手続補正書（方式） ％式％ 発明の名称 電子装置 補正をする者 ド件との関係　特許用ＩＶＪ　人 名　称　ｒｓ＋ｏ＋株　式　会　と１　日　立　装　イ
乍　所代　理　人 補正の対象

Claims (1)

1. 【特許請求の範囲】 １、−ゲート電極のフェルミ準位差に応じたしき℃・値
   電圧差を持つ第１．第２ＩＧＦＥＴと、上記第１、第２
   ＩＧＦＥＴのソースに結合された定電流回路と、上記第
   １１０ＦＥＴのゲートに結合された反転入力端子と、上
   記第２１０ＦＥＴのゲートに結合された非反転入力端子
   と、少なくとも上記第１又は第２１０ＦＥＴのドレイン
   出力にもとづいた信号が供給される出力端子とを有する
   演算増幅回路を含み、上記出力端子から反転入力端子に
   帰還電圧が供給され、上記非反転入力端子に所定の電圧
   が供給されることにより、上記しきい値電圧差にもとづ
   いて基準電圧を形成するようにされた基準電圧発生装置
   と、設定手段が結合されるべき端子とを有する半導体集
   積回路装置と、上記端子に結合されるべき設定手段とを
   含み、上記設定手段によっ℃上記定電流回路により形成
   される定電流の値が設定されることを特徴とする電子装
   置。 ２、上記第１．第２１０ＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた半導体層部を有するこ
   とを特徴とする特許請求の範囲第１項記載の電子装置。 ３、上記設定手段は、抵抗素子であることを特徴とする
   特許請求の範囲第２項記載の電子装置。