JPS645327B2 - - Google Patents

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JPS645327B2
JPS645327B2 JP53111722A JP11172278A JPS645327B2 JP S645327 B2 JPS645327 B2 JP S645327B2 JP 53111722 A JP53111722 A JP 53111722A JP 11172278 A JP11172278 A JP 11172278A JP S645327 B2 JPS645327 B2 JP S645327B2
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gate
reference voltage
igfet
constant current
voltage
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Osamu Yamashiro
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Description

【発明の詳細な説明】 本発明は基準電圧発生装置に関するものであ
る。
本発明の目的は従来にはみられない全く新しい
考えに基ずいた基準電圧発生回路を提供し、電子
回路の設計、量産化を容易にすることである。
本発明の他の目的は温度変化の小さい基準電圧
発生装置を提供することである。
本発明の他の目的は得られる電圧値の変動が製
造条件の変動に対して小さい、例えばロツト間の
製造バラツキ（偏差）が小さい基準電圧発生装置
を提供することである。
本発明の他の目的は製造後の調整が不要な程に
製造バラツキを小さくできる集積回路化された基
準電圧発生装置を提供することである。
本発明の他の目的は目標仕様に対して大きい余
裕度を持つて製造することが可能な基準電圧発生
装置を含む集積回路化された電子回路装置を提供
することである。
本発明の他の目的は製造歩留りの高い基準電圧
発生装置を含む集積回路化された電子回路装置を
提供することである。
本発明の他の目的はIGFET集積回路に適した
基準電圧発生装置を提供することである。
本発明の更に他の目的は消費電力の少ない基準
電圧発生装置および電圧比較器を提供することで
ある。
本発明の他の目的は精度の優れた低電圧
（1.1V以下）を得ることができる基準電圧発生装
置を提供することである。
本発明の他の目的は比較的低い電圧（約１〜
3V）の電源、例えば1.5Vの酸化銀電池や1.3Vの
水銀電池に適合する基準電圧発生装置を提供する
ことである。
本発明の他の目的は半導体集積回路に適合する
基準電圧発生装置を提供することである。
本発明の他の目的はバツテリ・チエツカを提供
することである。
本発明の他の目的は相補型絶縁ゲート電界効果
トランジスタ集積回路（CMOS IC）とコンパチ
ブルな基準電圧発生装置とその製造方法を提供す
ることである。
本発明は半導体物性の原点にたちかえり、特に
エネルギーギヤツプEg、フエルミ単位Ef等に着眼
して成されたものである。
即ち、半導体がエネルギー・ギヤツプEg、ド
ナー、アクセプタおよびフエルミ単位等の各種準
位を持つことは周知であるが、これら半導体の物
性、特にエネルギー・ギヤツプEgやフエルミ準
位Efに着目した基準電圧発生装置は、半導体が発
見されて以来広範囲の分野に目覚ましい発展を遂
げた現在に至るまで、いまだ例をみない。
結果論で言うと、本発明者らはこのエネルギ
ー・ギヤツプEg、フエルミ単位Ef等を基準電圧源
に利用することを考え、その実現に成功した。エ
ネルギー・ギヤツプEg、フエルミ単位Ef等を基準
電圧源に使用すること自体は決して難しい理論で
はなく、その結果はたやすく理解、納得できると
ころであろう。しかしながら、もはや浅い歴史で
はなくなつたこの半導体工業の分野において、半
導体物性の原点にたちかえり、本発明者らがもた
らした前人未到と信じられるこの成功例は独創的
かつ画期的なものであり、今後の電子回路や半導
体工業の一層の発展に大きく寄与できるものと期
待される。
本発明の一実施例によれば、シリコン・ゲート
電極の導電型が異なる２つのIGFETがシリコ
ン・モノリシツク半導体集積回路チツプ内に作ら
れる。これらのFETはゲート電極の導電型を除
いてほぼ同じ条件で製造されるので、両者のVth
の差はほぼＰ型シリコンとＮ型シリコンのフエル
ミ単位の差に等しくなる。各ゲート電極には飽和
濃度付近にそれぞれの不純物がドープされ、この
差はシリコンのエネルギー・ギヤツプEg（約
1.1V）にほぼ等しくなり、これが基準電圧源と
して利用される。
このような構成に基ずく基準電圧発生装置は温
度依存性が小さくまた製造偏差も小さいので、各
種電子回路の基準電圧発生装置として利用され得
る。
本発明および本発明の更に他の目的は図面を参
照した以下の説明から一層明白に理解されるであ
ろう。
半導体の結晶構造から始まり、半導体のエネル
ギー・バンドおよびドナーとアクセプタ不純物が
半導体にもたらす現象などへと展開していく半導
体の物性論は数多くの文献で説明されている。
組成の異なる半導体がそれぞれ固有のエネルギ
ー・ギヤツプEgを有し、eVで表わされるエネル
ギー・ギヤツプEgが電圧の次元を持つているこ
とは言うまでもなく周知である。しかしながら、
前述したように半導体が固有のエネルギー・ギヤ
ツプEgを持ち、この温度依存性が小さいことに
着目し、これを基準電圧源として利用した例はい
まだ例をみない。
本実施例はこのような半導体物性の基礎から出
発して成されたものであるので、本発明の詳細な
説明はまずは半導体の特性を引き合いにして本発
明の原理的なところから始める。なお、半導体の
物性については、多くの文献でかなり丁寧に説明
されているので、以下その文献の一つであるS.
M.SZE著、“Physics of Semiconductor
Devices〓、1969年John Wiley ＆ Sons社発
行、特にChapter2“Physics and Properties of
Semiconductors−Ａ Resume”11頁〜65頁の
助けを借りて簡単に説明する。
エネルギー・ギヤツプEgの応用 半導体の組成物としてはさまざまなものがある
が、そのうち現在工業的に利用されている半導体
として代表的なのがゲルマニユウム（Ge）、シリ
コン（Si）の非化合物半導体とガリユウム・ひ素
（GaAs）化合物半導体である。これらのエネル
ギー・ギヤツプEgと温度との関係は前述の著書
24頁で説明されており、これを第１図に再掲す
る。
第１図から理解されるように、Ge、Siおよび
GaAsのEgは常温（300〓）で、それぞれ、0.80
（eV）、1.12（eV）および1.43（eV）である。また
その温度依存性は、それぞれ、0.39（meV／〓）、
0.24（meV／〓）および0.43（meV／〓）である。
従つて、これらのエネルギー・ギヤツプEgに相
当する或いはそれに近い値の電圧を取り出すこと
によつて、前述したPN接合ダイオードの順方向
電圧降下VFやIGFETのしきい値電圧Vthが持つ温
度依存性より１桁も小さい温度依存性を持つ基準
電圧発生装置が得られる。さらに、得られる電圧
は半導体固有のエネルギー・ギヤツプEgで決ま
り、例えばSiでは常温で約1.12（Ｖ）と他の要因
とはほぼ無関係に定められ、製造条件等のバラツ
キに左右されにくい基準電圧を得ることが可能で
ある。
では、この半導体のエネルギー・ギヤツプEg
に相当する電圧はいかなる原理に基ずいて取り出
すことができるか、その一例を説明する。
Ｎ型およびＰ型半導体のフエルミ準位の差（Efo
−Efp）の応用 半導体にドナーおよびアクセプター不純物をド
ープした場合のエネルギー準位の状態はよく知ら
れている。なかでも本発明で注目したところは、
Ｎ型およびＰ型半導体のフエルミ・エネルギーの
位置するところが、真性半導体のフエルミ・エネ
ルギー準位Eiを基準にして、それぞれ伝導帯およ
び価電子帯に向けて２分されるという物性であ
る。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体のフエルミ準
位Eiから一層離れる傾向で、Ｐ型半導体のフエル
ミ準位Efpは価電子帯の最上限準位Evに近づき、
Ｎ型半導体のフエルミ準位Efoは伝導帯の最下限
準位Ecに近づき、両フエルミ準位の差（Efo−
Efp）をとれば、これは半導体の持つエネルギ
ー・ギヤツプEgにより近づくことになり、その
温度依存性もエネルギー・ギヤツプEgのそれに
近くなる。詳しくは後述するが不純物濃度が高け
れば高い程（Efo−Efp）の温度依存性は小さくな
り、飽和濃度にできるだけ近い濃度にすることが
好ましい。
フエルミ準位Efo，Efpはドナーおよびアクセプ
ター不純物の濃度だけでなく、ドナーおよびアク
セプター準位EdおよびEaにも関係し、この準位
Ed，Eaは不純物材料によつて異なる。準位Edお
よびEaがそれぞれ伝導帯および価電子帯に近い
程、フエルミ準位EfdおよびEfaもそれぞれに近づ
く。言い換えれば、ドナーおよびアクセプターの
不純物準位Ed，Efが浅い程、フエルミ準位の差
（Efo−Efp）は半導体のエネルギー・ギヤツプEg
に近くなる。
ドナーおよびアクセプターの不純物準位Ed，Ef
が真性半導体のフエルミ・レベルEiに近い程、す
なわち深い程フエルミ準位の差（Efo−Efp）は半
導体のエネルギー・ギヤツプEgからより離れる。
しかしながら、このことは必ずしも温度依存性が
悪くなることを意味しているのではなく、フエル
ミ準位の差（Efo−Efp）の絶対値が小さくなるこ
とを意味している。従つて、フエルミ準位の差
（Efn−Efp）は、半導体材料および不純物材料固
有のものであり、別の見方をすれば半導体のエネ
ルギー・ギヤツプEgとカテゴリを異にした、ギ
ヤツプEgと並ぶ基準電圧源と成り得る。すなわ
ち、フエルミ準位の差（Efo−Efp）は、それ自体
で、PN接合の順方向電圧降下VFやIGFETのし
きい値電圧Vthよりも温度依存性が小さく、また
製造バラツキに左右されにくい基準電圧源となり
得、浅いドナーおよびアクセプタ準位Ed，Efを示
す不純物材料を使用してフエルミ準位の差（Efo
−Efp）を取り出すことが、半導体のエネルギ
ー・ギヤツプEgにほぼ近い値の電圧を取り出す
一つの方法となり得る訳である。一方、得られる
電圧値の設定に関して言えば、半導体のエネルギ
ー・ギヤツプに相当するだけの比較的大きい基準
電圧を得ることを目的とする場合には、浅い準位
を示す不純物を使用し、比較的小さい基準電圧を
得ることを目的とする場合には深い準位を示す不
純物を使用すれば良い。
不純物材料の選択の具体例 フエルミ準位Efとドナー準位Ed、アクセプタ準
位Ec、ドナー濃度Nd、アクセプタ濃度Naおよび
温度Ｔとの関係については第２図および第３図を
参照して更に詳しく説明するが、それに先立ち、
Ge、SiおよびSaAs半導体に対して各不純物がど
のような準位を示すかを理解し、本発明ではこれ
らの不純物をいかに利用するかを理解するため
に、前述の文献第30頁のデータを第４図として再
掲し、説明を加える。
第４図ａ，ｂおよびｃは、それぞれ、Ge、Si
およびGaAsに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で
表わされたギヤツプの中心Eiから上側に位置する
準位については伝導帯の最下限準位Ecからのエネ
ルギー差（Ec−Ed）を示し、下側に位置する準
位については価電子帯の最上限準位Evからのエ
ネルギー差（Ea−Ev）を示し、その単位はいず
れも（eV）である。
従つて、同図において小さい数値で示された不
純物材料はその準位が伝導帯の最下限準位Ec若し
くは価電子帯の最上限準位Evに近いことを表わ
しており、エネルギー・ギヤツプEgに近い電圧
を得る不純物としてふさわしい。例えば現在最も
ひんぱんに使用されているSiに対しては、Li、
Sb、Ｐ、AsおよびBiのドナー不純物およびＢ、
AlおよびGaのアクセプター不純物の示す準位差
（Ec−Ed）、（Ea−Ev）が最も小さく、それぞれの
準位差はいずれもSiのエネルギー・ギヤツプEgの
約６％以下である。これらの不純物を使用したＮ
型SiおよびＰ型Siのフエルミ準位の差（Efd−
Efa）は、０〓からの温度変化を無視すれば、Si
のエネルギー・ギヤツプEgの約94％〜97％とな
り、ほぼEgに等しい値となる。また、上記不純
物の次に小さい準位差（Ec−Ed）、（Ea−Ev）を
示すドナー不純物はＳ（Egの約16％）で、アクセ
プター不純物はIn（Egの約14％）であり、各不純
物を使用したＮ型SiおよびＰ型Siのフエルミ準位
の差（Efd−Efa）は０〓において約0.85Egとなり、
Siのエネルギー・ギヤツプEgとのずれは約15％に
も及び、上述の不純物に対してずれは極端に開く
ことが判る。
従つて、Siのエネルギー・ギヤツプEgにほぼ等
しい電圧を得るためのＰ型およびＮ型Siの不純物
材料としては、Li、Sb、Ｐ、AsおよびBiのグル
ープから選択された１つのドナー不純物および
Ｂ、AlおよびGaのグループから選択された１つ
のアクセプター不純物が好適であり、その他の不
純物はSiのエネルギー・ギヤツプEgよりかなり小
さい電圧を得る目的に好適であろう。
フエルミ準位Efの物性 次に、フエルミ準位の差（Efo−Efp）につい
て、第２図を参照して物性的な説明をする。第２
図は半導体のエネルギー準位を示す図であり、同
図ａおよびｂはそれぞれＮ型半導体のエネルギー
準位モデルとその温度特性を示し、同図ｃおよび
ｄはそれぞれＰ型半導体のエネルギー準位モデル
とその温度特性を示している。
半導体中のキヤリアはドナーの不純物Ndのう
ち、イオン化して生じた電子ndと価電子帯より
励起された電子及びホールのペアーである。不純
物ndが十分大きい時は励起された電子及びホー
ルのペアーが無視でき、伝導電子の数ｎは ｎ≒nd ……(1) となる。ndはドナー準位にトラツプされる確率
から、またｎは、伝導帯に存在する電子数から求
められ、各々 nd＝Nd｛１−１／１＋ｅ（Ed−EF／KT）｝＝nd・
１／１＋ｅ（EF−Ed／KT） ……(2) ｎ＝Nc・ｅ（EF−Ec／KT） ……(3) となる。ここで、 Nc＝２（2πm*／h2KT）3/2 ｈ；ブランク定数、m*；電子の有効質量 これより、 Nc・ｅ（EF−Ec／KT）＝Nd／１＋ｅ（EF−Ed／KT）……
(4) となり、 Nd／Nc＝ｅ（EF−EcKT）＋ｅ（2EF−Ed−Ec／KT） ……(5) となる。
ここで、フエルミ・準位は、Ecに接近した位
置にある場合を相定しているから(5)式の第一項は
無視できて EF＝１／２（Ed＋Ec）−１／２KT lnNc／Nd ……(6) となる。
この式の示すところは温度が低い時はもちろ
ん、常温においても不純物濃度Ndが高い場合に
は、Nc／Ndは１に近づき、lo＝Nc／Nd→０となるた め、フエルミ準位は伝導帯の下端とドナー準位の
中間に位置し、温度の依存性は、Ecの温度特性に
ほぼ等しくなる。
但し、温度が十分高くなつた場合には、価電子
帯から励起された電子とホールのペアーから多数
となり、不純物の影響は少なくなり、フエルミ・
準位は真性半導体の準位Eiに近ずく。以上の関係
を示したものが、第２図ｂである。
第２図ｃのようなアクセプター不純物だけを含
んだＰ型半導体の場合も全く同様で、低温の時及
び、アクセプター不純物濃度が大きい場合には、
フエルミ準位は、価電子帯の上端とアクセプター
準位の中間にほぼ位置し温度が高くなると真性半
導体のフエルミ・準位に近づいていく。
この関係を示したものが第１図ｄである。
フエルミ準位Efの温度特性と不純物濃度との関係
−具体例 フエルミ準位Efp，Efoの温度依存性と不純物濃
度との関係について物性的な説明をしたが、次
に、現在最も多く実用されているSi半導体を具体
例として、前述の著書37頁のデータを参考にし
て、実用化する際のフエルミ準位の差（Efn−
Efp）とその温度依存性について説明する。第３
図にそのデータを再掲する。
通常のSi半導体集積回路製造プロセスにおいて
不純物材料としてはもつぱらボロンＢ、リンＰが
使用され、その不純物濃度の高いところでは1020
（atoms／cm3）であるが、不純物濃度をそれより
２桁低い1018（atoms／cm3）としても、第３図か
ら読み取れるように、Ｎ型半導体とＰ型半導体の
フエルミ・準位の差（Efo−Efp）は、300〓にお
いて0.5−（−0.5）＝1.0（eV）であり、同温度での
エネルギーギヤツプEg1.1eVに比較的近い値と
なる。温度に対する変化は200〓から400〓（−70
℃〜130℃）の範囲で、約1.04（eV）から0.86
（eV）の変化で、変化率は、0.9（ｍＶ／℃）であ
る。これは先に述べたIGFETのしきい値電圧Vth
及び、ダイオードの順方向降下電圧VFの温度に
対する変化率が２〜３ｍＶ／℃であるのに対し約
１／３の小さい値である。
不純物濃度が1020cm-3以上であればシリコン・
エネルギーギヤツプ（Eg）Si＝1.1（Ｖ）にほぼ等
しくなり、温度の変化率は約0.2ｍＶ／℃となり、
十分小さい値となる。
従つて、不純物濃度は約1018cm-3以上であれば
少く共従来より1/2〜1/3に小さくされた温度依存
性を得ることができ、更に好ましくは1020cm-3以
上（約1/10に改善）、更に最も好ましくは飽和濃
度である。
フエルミ準位の差（Efo−Efp）の取り出し原理と
実例 では、このフエルミ準位の差（Efo−Efp）に相
当する電圧はいかなる原理に基ずいて取り出すこ
とができるのか、その一例は、同一半導体基体表
面に形成された導電型の異なる半導体ゲート電極
を有する２つのMOSFETのしきい値電圧Vthの
差を利用することである。
そこで、ゲ欠ト電極として半導体を用いた
MOSトランジスタのしきい値電圧について、第
５図に従つて説明する。まずP+ゲートMOSの場
合については、第５図ａのエネルギーバンド図よ
り であることが示される。
但しここで VG；半導体基板とゲート電極（P+半導体）との
電位差 ｘ；電子親和力、Eg；エネルギー・ギヤツプ φs；Ｎ型半導体基板の表面ポテンシヤル ｑ；電子の単位電荷 V0；絶縁物に加わる電位差 Ec；伝導帯のエネルギー準位の下限 Ev；価電子帯のエネルギー準位の上限 Ei；真性半導体のフエルミ・準位 (7)式において、ゲート電極の仕事関数をポテン
シヤルで表わしてφMP +とし、又半導体の仕事関
数を同様にφsiとすると φMP +＝ｘ＋Eg／2q＋φFP + ……(8) φsi＝ｘ＋Eg／2q−φF ……(9) であるから、 V0＝−VG＋φM−φsi−φs ……(10) となる。
また第５図ｂの電荷の関係より −COX・V0＋Qss＋Qi＋QB＝０ ……(11) である。ここで COX；単位積当り、絶縁物の容量 Qss；絶縁物中の固定電荷 QB；半導体基板中不純物のイオン化による固定
電荷 Qi；チヤネルとして形成されたキヤリア (10)、(11)より −COX（−VG＋φMP +−φs−φsrf）＋Qss＋Qi
＋QB＝０……(12) となる。
チヤネルQiができる時のゲート電圧VGが、し
きい値電圧であるから、P+ゲートMOSしきい値
電圧をVthp +とすると Vthp +＝VG｜Q=0＝φMP +−φsi−φs−Qss／COX−QB／CO
X ……（13） この時φs＝2φFである。
以下同様にして、N+ゲートMOSトランジスタ
においてはゲート電極の仕事関数φMN +のみの相
違で φMN +＝ｘ＋Eg／2q＋φFN + ……（14） である。従つてそのしきい値電圧VthN +は VthN +＝φMN +−φsi−φs−Qss／COX−QB／COX ……（15） ここでφs＝2φF となる。
これよりP+ゲートMOSとN+ゲートMOSのし
きい値電圧の差Vthp +−VthN +は、 VthP +−VthN +＝φMP +−φMN +＝φFP +−φFN +
……（16） となり、ゲート電極を構成している半導体のフエ
ルミ・ポテンシヤルの差になる。これは第５図に
おいてａ、ｃを比較して、同じ電荷分布になる時
のゲート電圧が、ゲート電極の仕事関数差であ
り、フエルミ・準位の差になつていることで容易
に理解できる。
以上により、P+ゲートMOSとN+ゲートMOS
のしきい値電圧の差として、エネルギー・ギヤツ
プEgにほぼ等しい電圧を取り出すことができる
ということが分かつたが、その他の方法として、
真性半導体をゲート電極としたMOS（ｉゲート
MOSと以下記す）のしきい値電圧とP+ゲート
MOSあるいはN+ゲートMOSのしきい値電圧と
の差によつても、エネルギー・ギヤツプEgの電
圧を取り出すことができる。
ｉゲートMOSのしきい値電圧をVthiすると、
真性半導体のフエルミ準位は０であるから（真性
半導体のフエルミ準位を基準としているため）、
ｉゲートMOSとP+ゲートMOSのしきい値電圧の
差は ｜Vthi−Vthp +｜＝｜０−φFP +｜≒１／２Eg ……（17） であり、ｉゲートMOSとN+ゲートMOSのしき
い値電圧の差は ｜Vthi−VthN +｜＝｜φFN +−０｜≒１／２Eg ……（18） となり、ちようどエネルギーギヤツプEgの半分
の電圧になることが容易に分る。
このｉゲートMOSとP+ゲートあるいはN+ゲー
トMOSのしきい値電圧の差によつて得られる電
圧は約0.55Vと低い基準電圧源と適すること、ま
た後述するようにCMOSの製造工程だけでなく、
ゲート電極の不純物のドープ工程は１回でできな
いのでシングル・チヤネルのMOSの製造工程で
も容易に高精度の基準電圧源が得られるというこ
とで非常に有用である。
以上の説明はＰチヤネル型MOSトランジスタ
の例とした場合であるが、Ｎチヤネル型MOSト
ランジスタの場合も全く同様である。
第６図ａ〜ｄは一般のCMOS製造工程におい
て上記ＰチヤネルのP+ゲートMOS及びN+ゲート
MOSが何ら工程の変化及び追加することなく、
製造できることを示す主要工程の断面図である。
第６図ａに示すように、Ｎ型シリコン基板１の
主表面に厚い酸化膜（SiO2）２を形成し、その
開口部を通してＰ型不純物を基板内に導入しＰ型
半導体ウエル領域３を形成する。第６図ｂに示す
ようにMOSFETを形成すべき主表面領域上の酸
化膜２を部分的に除去してその露出表面に約500
〜1500オングストローム程度の厚さのSiO2膜４
（ゲート酸化膜）を基板を酸化性雰囲気中で加熱
処理して形成し、その上にゲート電極となるポリ
シリコン層５を部分的に形成し、それをマスクと
して上記薄い酸化膜４を部分的に除去し基板表面
を露出せしめる。
第６図ｃに示すようにＰ型ウエル３の上部等の
ように不純物をドープしたくない箇所にホトレジ
スト層８を形成し、例えば、Ｐ型不純物を高濃度
にイオン打込みしP+ポリシリコン層７及びP+半
導体領域６を形成する。
次いで、ホトレジスト層８を除去し、改めてホ
トレジスト層９を第６図ｄに示すように設け、そ
の露出部を通してＮ型不純物を高濃度にイオン打
込みしN+ポリシリコン層１０及びN+半導体領域
１１を形成する。
第６図ｄにおいて、Q3，Q4は夫々通常使用さ
れるＰチヤネルMOSFET、Ｎチヤネル
MOSFETであり、Q1，Q2は夫々基準電圧発生装
置に使用されるP+ゲートMOSFET、N+ゲート
MOSFETである。ここでQ2はセルフ・アライン
構造をくずさないように、ソース及びドレインの
近くのゲート電極部にはP+型半導体の不純物が
ドープされている。
第７図ａ〜ｄは同様にしてＰチヤネルのP+ゲ
ートMOSFETとｉゲートMOSFETが製造でき
ることを示している。またＮチヤネル部を除いて
考えれば、一般のP-チヤネルMOSFETの製造工
程においても何らの工程の変化及び追加をするこ
となく製造できることも容易に分る。
第８図ａ〜ｄは同様にしてＮチヤネルのP+ゲ
ートMOSFETとN+ゲートMOSFETが製造でき
ることを示している。またQ2はセルフ・アライ
ン構造からソース及びドレインの近くのゲート電
極部にはN+型半導体の不純物がドープされてい
る。
第９図ａ〜ｄは同様にしてＮチヤネルのP+ゲ
ートMOSとｉゲートMOSが製造できることを示
している。またＰチヤネル部を除いて考えれば、
一般のＮチヤネルMOSの製造工程でも容易にで
きることは分る。
第１１図は本発明に係るMOSトランジスタ
Q1，Q2のしきい値電圧の差として基準電圧を取
り出す回路の原理図である。
第１０図は第１１図におけるQ1，Q2のゲート
電圧対ドレイン電流の特性を表わしたものであ
る。
一般に、差動対を構成しているQ1，Q2のコン
ダクタンスは等しくなるように設計される。差動
回路の定電流源の電流をI0、I0′、I0″とするとQ1
との交点１，１′，１″及びQ2との交点２，２′，
２″が差動回路が平衡状態になつている時のQ1，
Q2の各々のゲート電圧VG1、VG2となつている。
この場合定電流源の電流が温度によつてI0からI′、
I″と変化しても、VG1とVG2の差電圧は一定に保た
れ、Q1，Q2のしきい値電圧の差Vth1−Vth2をその
まま反映する。従つてQ1，Q2のしきい値電圧の
差Vth1−Vth2の温度特性がそのままQ1，Q2のゲー
ト電圧の差VG1−VG2に表われる。
Q1，Q2として先に述べたP+ゲート、N+ゲート
のＮ−MOSトランジスタを使用するとバンド・
ギヤツプに相等する電圧約1.1Vが得られ、また
温度特性としてSi半導体の場合−0.24ｍＶ／℃の
傾きを持つ。
Q1とQ2のコンダクタンスを違えることにより、
この温度特性を打消すことができる。
例えば、差動回路の定電流源の温度特性が、正
の傾きを持つものとし、Q1，Q2のしきい値電圧
の差Vth1−Vth2が負の傾きの温度特性を持つもの
とすると、第１０図におけるQ1，Q2のように、
Q1のコンダクタンスに対して、Q2のコンダクタ
ンスを小さくすることにより、平衡状態でのQ2
のゲート電圧は温度によつて３，３′，３″と変化
し、Q1とQ2のコンダクタンスの違いよるQ1，Q2
のゲート電圧差の温度特性は正の傾きを持ちその
大きさを適当に合せることにより、トータルとし
て温度特性を０に又は改善することができる。
差動回路定電流源の温度特性が、負の傾きを持
つ場合は、逆にQ1のコンダクタンスに対して、
Q2のコンダクタンスを大きくとることにより、
温度特性を０に、又は改善できる。
I0を定電流源、Q1，Q2のしきい値をVth1、
Vth2、コンダクタンス定数をβ1、β2（それぞれの
コンダクタンス定数は、チヤンネル幅Ｗとチヤン
ネル長Ｌとしの比Ｗ／Ｌと、キヤリア移動度μ
と、単位ゲート容量Cpxとの積によつて決まる）、
ゲート電圧をVG1、VG2とすれば、平衡状態にお
いて次式の関係が得られる。
I0＝β1／２（VG1−Vth1）2＝β2／２（VG2−Vth2）2…
…(1) VG1＝Vth1＋√20 1 ……(2) VG2＝Vth2＋√20 2 ……(3) 第４式においてβ1＞β2の場合は１／β1−１／β2＜
０、 β1＜β2の場合には、１／β1−１／β2＞０となるから
、(4) 式の第２項の温度傾きは正、負のいずれも可能で
ある。
第１２図、第１３図は上記の考え方に基づいた
温度特性を少なくすることのできる他の実施例を
示す回路図である。
第１２図は、Q1，Q2をソース・フオロアーと
して動作させている。比較回路CMP１の差動入
力が０となる時が、平衡状態である。この平衡状
態においてQ1，Q2のしきい値電圧をVth、コンダ
クタンス定数をβ1、β2、ゲート電圧をVG1、VG2、
ソース電圧をV1、V2、ドレイン電流をI1、I2とす
ると I1＝１／２β1（VG1−Vth1−V1）2 ……(5) I2＝１／２β2（VG2−Vth2−V2）2 ……(6) V1＝V2 ……(7) 従つて VG1＝Vth1＋V1＋√21 1 ……(8) VG2＝Vth2＋V2＋√22 2 ……(9) より VG1−VG＝（Vth1−Vth2）＋（√21 1−√22
2）
……(10) となる。
これよりI1＝I2＝Ｉとすれば、差動回路の時と
全く同様にβ1、β2をＩの温度特性及びVth1−Vth2
の温度特性に合せて適当に設定することにより
VG1−VG2の温度特性を０とすることができる。
またさらにこの回路例では、β1＝β2＝βとし
て、(10)式は VG1−VG2＝Vth1−Vth2＋√２（√1−√2）
……(11) となるからI1とI2の異なる値に設定しても、同様
にしてVG1−VG2の温度特性を０とすることがで
きる。
定電流回路の一例としては、第１４図のような
ものが考えられる。ここでQ2とQ3のコンダクタ
ンスを１：ｎとすれば、Q1，Q2を流れる電Ｉに
対してQ3に流れる電流をnIとすることができる。
従つて(11)式にあるI1、I2は上記の定電流回路で
の比ｎを変えることにより容易に実現できる。
第１５図は第１１図の差動回路による基準電圧
発生回路の具体的な一実施回路例である。
図中点線内のQ1，Q2，Q3，Q9は第１４図と同
様な定電流回路であり、Q4，Q5，Q6，Q7及びQ3
が第１１図と同様な差動回路である。ここでQ6
はP+ゲートのＮ−テヤネルMOSトランジスタで
あり、Q7はN+ゲートのＮ−channel MOSトラン
ジスタである。
ゲートの矢印の記号は、N+ゲート、P+ゲート
の区別を表わすものとしている。以後の図面もこ
の表記の仕方に従うものとする。
また、Q6，Q7はイオン打込み等により、同じ
値だけしきい値電圧がシフトされ、Q7はデイプ
レツシヨンMOSになつている。
Q8，Q9による出力はQ6のゲートに負帰還され、
出力電圧にはQ6，Q7のオフセツト電圧が基準電
圧としてできる。出力電圧をV0とすると(4)式に
おいて VG1＝V0、VG2＝０、Vth1＝Vtho +、Vth2＝Vthp
＋、β1＝β6、β2＝β7とすると Vth1−Vth2はこの場合P+ゲートＮ−チヤネル
MOSとN+ゲートＮ−チヤネルMOSのしきい値
電圧の差でほぼバンド・ギヤツプ電圧1.1Vとな
り、出力電圧V0はバンド・ギヤツプ電圧に第２
項の補正電圧が加わつた形になる。
ここで、Q1のコンダクタンス定数をβ1とし、
Q2のドレイン電圧をほぼQ2のしきい値電圧Vtho
であるとすると I0＝β1｛（VDD−Vtho）（VDD−Vthp） −１／２（VDD−Vthp）2） ……（13） また β1＝βOP＝（Ｗ／Ｌ）1 β6＝βON（Ｗ／Ｌ）6、β7＝βON（Ｗ／Ｌ）6 但しβOP、βONはそれぞれ単位サイズにされたＮ
チヤンネルMOSトランジスタ、Ｐチヤンネル
MOSトランジスタのコンダクタンス定数である
とする。
となる。温度Ｔに対して（14）式を微分すると となり、∂V0／∂T＝０となるように、（Ｗ／Ｌ）6、 （Ｗ／Ｌ）7を設定することができる。
第１６図は第１２図の原理的な構造に基づいた
基準電圧発生回路の一実施例である。図中点線内
は第１２図中の比較回路CMP１を構成するもの
である。
Q1，Q2，Q4，Q6は定電流回路を構成してお
り、Q2に対するQ4，Q6の比を違えることによつ
てもQ3，Q5に流す電流を違えることもできる。
またここでQ3，Q5は先に示した表記に従つて
各々N+ゲートＮチヤネルMOSであり、P+ゲート
ＮチヤネルMOSである。
先と同様に出力電圧V0は、Q3のゲートに負帰
還されており、Q5には接地電位が印加されてい
る。
(10)式あるいは(11)式により、Q3とQ5のコンダク
タンスを違えるか、あるいは、Q4，Q6のコンダ
クタンスを違えるか、あるいは、その両者の組合
せにより、出力電圧の温度特性を０とすることが
できる。
例えば一例としてQ3，Q5のコンダクタンスが
等しくβとし、Q1に流れる電流をI0、Q2とQ4の
コンダクタンスを比を１：ｎ、Q2とQ6のコンダ
クタンスの比を１：n′とすると出力電圧V0は V0＝VthN +−Vthp +＋√20（√′−√） となりn′とｎの値により、V0の温度特性を０と
することができる。基準電圧を発生し、その温度
特性０又は改善することのできる構成として上記
の他に第１３図の構成も考えられる。これは、
Q1，Q2をソース接地として動作させたものであ
る。
以上種々の構成例について説明したが、ここで
あげている定電流源は、それと同様な特性を持つ
高抵抗で置き換えることは可能である。またＮチ
ヤネルMOSの例として説明したが、Ｐ−チヤネ
ルMOSの場合についても全く同様であることは
言うまでもない。
またさらに、異なるしきい値電圧としてP+ゲ
ートMOS及びN+ゲートMOSによる例をあげた
が、その他ゲート電極の仕事関数によるもの、ま
た真性半導体をゲートとするMOSとP+ゲート
MOS、及び真性半導体をゲートとするMOSと
N+ゲートMOSによるもの、またイオン打込み等
によるもの、等々の場合にも広く適用できる。従
つて本発明CMOSだけでなく、シングル・チヤ
ネルMOSに適用できる。
第１７図は、本発明をバツテリー・チエツカに
応用した一実施例である。
Q1，Q2，Q7，Q9は定電流回路である。Q3，
Q5，Q4，Q6Q7は差動回路を構成している。Q11，
Q10は消費電力低減を目的としたクロツクドライ
ブのためのものである。
R1，R2はバツテリ・電圧検出のレベルを設定
するためのバツテリー電圧の分圧回路である。
G1，G2はQ8，Q9による出力をラツチするもので
ある。
Q4，Q6は各々N+ゲートＰチヤネルMOS、P+
ゲートＮチヤネルMOSであり、同じ量のイオン
打込みにより、Q6はデイプレツシヨンモードで
動作するようになつている。
本実施例は時計用のバツテリ・チエツカーであ
り、検出レベルを1.3〜1.5Vの間に設定するよう
にした場合、Q7に流れる電流は温度に対して正
の傾きを持ち、Q4とQ6のしきい値電圧の差（＝
バンド・ギヤツプ電圧≒1.1V）が温度に対して
負の傾き持つため、Q6のコンダクタンスをQ4の
コンダクタンスより小さくなるようにMOSFET
の寸法比を設定している。
第１８図は、Q4，Q5にP+ゲート、N+ゲートの
ＮチヤネルMOSを使用し、更にコンダクタンス
の違いを持たせて、オフ・セツト電圧を出し、
IC外の抵抗R1を調整することにより、Q6に流れ
る電流を調整して、上記オフセツト電圧を調整
し、基準電圧の微調整を可能とした高精度基準電
圧発生回路である。
第１９図は、第１８図と同様に差動回路のQ4，
Q5のコンダクタンスの違を持たせて、IC外の調
整用抵抗Rjで、検出レベルが微調整できるよう
に構成した、バツテリーチエツカー内蔵の電子腕
時計の回路システムを示す構成例である。
抵抗Rjにより製造上のバラツキを完全に合せ
込むことが可能となる。
【図面の簡単な説明】
第１図はGaAs、SiおよびGe半導体のエネルギ
ー・ギヤツプEgとその温度依存性を示す特性図
である。第２図は半導体のバンド構造とフエルミ
準位Efを示す状態図であり、同図ａ，ｂはＮ型半
導体、ｃ，ｄはＰ型半導体の例を示す。第３図は
Ｎ型及びＰ型Siのフエルミ準位の、不純物濃度を
パラメータにした温度特性を示す特性図である。
第４図ａ，ｂおよびｃはそれぞれGe、Siおよび
GaAs半導体と各種のドナーおよびアクセプタ不
純物が持つエネルギー準位の分布を示す図であ
る。第５図ａ，ｂはそれぞれP+型半導体−絶縁
物−Ｎ型半導体構造のエネルギー状態と電荷の状
態を示し、同図ｃ，ｄはそれぞれN+型半導体−
絶縁物−Ｎ型半導体構造のエネルギー状態と電荷
の状態を示す図である。第６図ａ〜ｄ、第７図ａ
〜ｄ、第８図ａ〜ｄ、第９図ａ〜ｄは夫々本発明
に係る半導体装置の製法を説明するための要部断
面図である。第１０図は本発明に係る装置の動作
原理を説明するための電圧−電流特性図である。
第１１図は、本発明に係る差動回路の基本構成を
説明するための回路図である。第１２図は、本発
明に係る他の持施例を説明するための回路図であ
る。第１３図は、本発明に係る他の実施例に関係
し、第１２図と等価の動作をさせる回路図であ
る。第１４図は、第１１図〜第１３図に使用され
ている定電流源の構成を説明するための回路図で
ある。第１５図は、本発明の一実施例に係る基準
電圧発生回路図である。第１６図は第１２図の基
準構成に基づいた他の実施例に係る基準電圧発生
回路図である。第１７図は、更に他の実施例に係
るクロツク・ドライブされたバツテリーチエツカ
ー用回路図である。第１８図はIC外の抵抗R1に
より基準電圧を微調できるようにした基準電圧発
生回路図である。第１９図は本発明に係るバツテ
リーチエツカーを内蔵した電子腕時計の回路シス
テム図である。 Ｑ：MOSFET、Ｒ：抵抗、Ｃ：コンデンサ、
Xta1：水晶振動子、OSC：水晶発振回路、WS：
正弦波−く形波変換波形成形回路、FD：２進カ
ウンタ多段接続分周回路、TM：タイミング回
路、CM：秒針駆動用ステツプモータの励磁コイ
ル、BF：CMの駆動用バツフアー、NA：
NANDゲート、IC：モノリシツクSi半導体集積
回路チツプ、φ：クロツクパルス、Eg半導体の
エネルギー・ギヤツプ、Ev：価電子帯の最上限
準位、Ec：伝導帯の最下限準位、Ei：真性半導体
のフエルミ準位、Efo，Efp：Ｎ型、Ｐ型半導体の
フエルミ準位、Ed，Ea：ドナー、アクセプタ準
位。

Claims (1)

  1. 【特許請求の範囲】 １ ゲート電極のフエルミ準位差に応じたしきい
    値電圧差をもつ第１、第2IGFETと、上記第１、
    第2IGFETに温度依存性のある定電流を供給する
    定電流回路とを有し、上記しきい値電圧差にもと
    づいて基準電圧を形成する基準電圧発生装置であ
    つて、温度変化による基準電圧の変化を少なくす
    るように上記第１、第2IGFETの一方のIGFET
    の相互コンダクタンスと他方のIGFETの相互コ
    ンダクタンスとが設定されてなることを特徴とす
    る基準電圧発生装置。 ２ 上記第１、第2IGFETのソースは共通結合さ
    れ、上記定電流回路は、上記第１、第2IGFETの
    共通ソースに結合され、上記第1IGFETのゲート
    は、少なくとも上記第１又は第2IGFETのドレイ
    ン出力を受ける出力回路の出力端子に結合され、
    上記第2IGFETのゲートは、所定の電位点に結合
    されていることを特徴とする特許請求の範囲第１
    項記載の基準電圧発生装置。 ３ 上記第１、第2IGFETのそれぞれのゲート電
    極は、互いに異なる導電型にされた半導体層部を
    有することを特徴とする特許請求の範囲第１又は
    第２項に記載の基準電圧発生装置。 ４ 上記定電流回路は、上記第1IGFETのソース
    又はドレインに結合された第１定電流回路と、上
    記第2IGFETのソース又はドレインに結合された
    第２定電流回路とを有し、上記第1IGFETゲート
    は、上記第1IGFETと第１定電流回路との結合点
    に結合された第１入力端子と、上記第2IGFETと
    上記第２定電流回路との結合点に結合された第２
    入力端子を持つ電圧比較回路の出力端子に結合さ
    れ、上記第2IGFETのゲートは、上記所定の電位
    点に結合されていることを特徴とする特許請求の
    範囲第１項記載の基準電圧発生装置。 ５ 上記第１、第2IGFETのそれぞれのゲート電
    極は、互いに異なる導電型にされた半導体層部を
    有することを特徴とする特許請求の範囲第４項記
    載の基準電圧発生装置。
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