JP2002158292A - 基準電圧半導体装置 - Google Patents
基準電圧半導体装置Info
- Publication number
- JP2002158292A JP2002158292A JP2000352074A JP2000352074A JP2002158292A JP 2002158292 A JP2002158292 A JP 2002158292A JP 2000352074 A JP2000352074 A JP 2000352074A JP 2000352074 A JP2000352074 A JP 2000352074A JP 2002158292 A JP2002158292 A JP 2002158292A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- depletion
- enhancement
- type
- channel mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
トMOSFETとを使った基準電圧回路において、その
出力電圧のばらつきを低減する。 【解決手段】デプレッションNMOSFET 100 のゲート電40
a の下のNチャネル領域38に、エンハンスメントNMOSFE
T 200 のPチャネル領域37と同じアクセブタのドーピン
グをおこない、より多いドーズ量のドナードーピングを
おこなって反転させて形成する。エンハンスメントNMOS
FET 200 のゲート電40b のPチャネル領域37に、デプレ
ッションNMOSFET 100 のNチャネル領域38と同じドナー
ドーピングをおこない、より多いドーズ量のアクセプタ
のドーピングをおこなって反転させて形成してもよい。
Description
積回路に内蔵されて基準電圧を発生する基準電圧半導体
装置に関する。
絶縁ゲート電界効果トランジスタ(以下デプレッション
NMOSFET と記す)とエンハンスメント型のNチャネル絶
縁ゲート電界効果トランジスタ(以下エンハンスメント
NMOSFET と記す)を使った基準電圧回路の一例の構成図
である。
ョンNMOSFET 1OO のドレインを接続し、デプレッション
NMOSFET 1OO のゲートとソース、及び基準電圧回路の出
力端子13を接続し、該出力端子13とエンハンスメントNM
OSFET 2OO のドレインとゲートを接続し、エンハンスメ
ントNMOSFET 2OO のソースとグランド端子12を接続して
いる。
示される。すなわち、ほぼエンハンスメントNMOSFET 2O
O のしきい電圧(Vthe)とデプレッションNMOSFET 1OO
のしきい電圧(Vthd)の差の電圧であり、デプレッショ
ンNMOSFET 1OO のサイズ(チャネル長 Ld ,ゲート幅 W
d )とエンハンスメントNMOSFET 2OO のサイズ(チャネ
ル長 Le ,ゲート幅 We )を調節することで、温度に殆
ど影響されない電圧となる。
デプレッションNMOSFET 1OO の各種パラメータ(μd 、
Coxd、Wd、Ld、Vthd)に依存する。
電圧回路の別の例を図6に示す。動作原理は図4の基準
電圧回路と同様であるので省略するが、この回路の出力
電圧は、式(3)で表される。
圧回路を実現したデバイスの断面図である。デプレッシ
ョンNMOSFET 1OO のゲート下のnチャネル領域38は、ド
ナー原子のドーピングで形成され、エンハンスメントNM
OSFET 2OO のゲート下のpチャネル領域37は、アクセプ
タ原子のドーピングで形成される。従ってデプレッショ
ンNMOSFET 1OO のゲート下のnチャネル領域38とエンハ
ンスメントNMOSFET 2OO のゲート下のpチャネル領域37
とは、それぞれ別工程で形成される。
領域37とは、個々に不純物濃度にバラツキをもってしま
い、しきい電圧が個々に異なることになる。上で述べた
ように本基準電圧回路の出力電圧は、ほぼエンハンスメ
ントNMOSFET 2OO のしきい電圧(Vthe)とデプレッショ
ンNMOSFET 1OO のしきい電圧(Vthd)との差で現れるた
め、出力電圧のバラツキは、二つのバラツキ要因を持つ
こととなり、大きくなってしまう問題があった。この問
題に鑑み本発明の目的は、バラツキが小さく安定した出
力電圧の得られる基準電圧発生装置を提供することにあ
る。
め本発明の定電圧を発生するための基準電圧半導体装置
は、デプレッション型NMOSFET のゲート電極の下のnチ
ャネル領域が、エンハンスメント型NMOSFET のゲート電
極の下のpチャネル領域と同じアクセプタ濃度分布をも
ち、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を有するものとする。
ト電極の下のpチャネル領域が、デプレッション型NMOS
FET のゲート電極の下のnチャネル領域と同じドナー濃
度分布をもち、少なくともその表面層でドナー濃度より
高いアクセプタ濃度を有するものとする。上記のような
構造とすることにより、デプレッションNMOSFET とエン
ハンスメントNMOSFET のゲート下のチャネル領域の違い
は一工程だけになり、プロセスパラメータが一つに整理
されるため、基準電圧回路のデバイス構造による出力電
圧のバラツキが抑えられる。
基準電圧回路の実施例を示す。 [実施例1]図1は、デプレッションNMOSFET 1OO とエ
ンハンスメントNMOSFET 2OO とを使って図4の回路を実
現した本発明第一の基準電圧半導体装置の断面図であ
る。
領域35内にデプレッションNMOSFET1OO とエンハンスメ
ントNMOSFET 2OO とが形成されている。デプレッション
NMOSFET 1OO はn+ ドレイン領域41a 、n+ ソース領域
41b とその間のnチャネル領域38からなり、nチャネル
領域38上にはゲート酸化膜39aを介してゲート電極40a
が設けられている。
イン領域41c 、n+ ソース領域41dとその間のpチャネ
ル領域37からなり、pチャネル領域37上にはゲート酸化
膜39b を介してゲート電極40b が設けられている。36は
酸化膜である。42はp ウェル領域35の電位を制御するた
めのp+ コンタクト領域である。なお図では、n+ ドレ
イン領域41a 、41c 、n+ ソース領域41b、41d に接し
て設けられる金属電極を省略している。
点は、nチャネル領域38の下方にp領域37a がある点で
ある。このp領域37a は、エンハンスメントNMOSFET 2O
O のpチャネル領域37の下部と同じ不純物濃度分布を持
っている。デバイスサイズは、デプレッションNMOSFET
1OO のゲート幅(Wd)が10μm、チャネル長(Ld)は
240μm で、エンハンスメントNMOSFET 2OO のゲート
幅(We)が12μm 、チャネル長(Le)は160μm で
ある。
のようにする。先ず、p型基板34にほう素イオンの注入
および熱処理によりpウェル35を形成する。イオン注入
条件は、例えば加速電圧31keV 、ドーズ量9.0×1
012/cm2である。厚い酸化膜36を形成しパターニングし
た後、砒素およびほう素イオンの注入および熱処理によ
り、n+ ドレイン領域41a 、41c 、n+ ソース領域41
b、41d 、pコンタクト領域42を形成する。砒素のイオ
ン注入条件は、例えば加速電圧80keV 、ドーズ量4.
5×1015/cm2である。次に、pウェル35内のエンハン
スメントNMOSFET 2OO のゲート電極40b の下になるべき
所に、ほう素イオンの注入および熱処理によりpチャネ
ル領域37を形成する。イオン注入条件は、例えば加速電
圧50keV 、ドーズ量1.8×1012/cm2である。この
とき、デプレッションNMOSFET 1OO のゲート電極40a の
下になるべき所にも、同一条件でほう素イオンの注入を
おこなう。次に、デプレッションNMOSFET 1OO のゲート
電極40a の下になるべき所に、先のほう素イオンより多
い燐イオンの注入により表面層にnチャネル領域38を形
成する。イオン注入条件は、例えば加速電圧50keV 、
ドーズ量3.0×1012/cm2である。その下方には、先
のほう素イオンの注入によるp領域37a が残される。そ
の後、熱酸化により厚さ約20nmのゲート酸化膜39a 、
39b を形成し、その上に多結晶シリコンのゲート電極40
a 、40b を堆積し、ドレイン電極、ソース電極を形成す
る。
電圧(Vref)バラツキ分布600と図5の従来の基準電圧
半導体装置のバラツキ分布500とを比較した比較図であ
る。従来のVrefのバラツキは平均値が0.920V で、
この値を中心に士160mVの範囲に分布していた。それ
に対し図1の基準電圧半導体装置のVrefの分布は平均が
0.920V とかわりはないが、バラツキ分布はこれを
中心に士80mVとなっている。
ツキ分布が1/2におさまっている。これは上記のよう
な構造とすることにより、プロセスパラメータが一つに
整理されたためである。なお、図1の基準電圧半導体装
置において、pチャネル領域37の深さよりnチャネル領
域38の深さが浅く表されているが、それは本質的なこと
がらではない。両者が同じ深さ、或いはnチャネル領域
38の深さがpチャネル領域37の深さより深くても良い。
その場合には、nチャネル領域38の下のp領域37a は残
らないことになる。
T 1OO とエンハンスメントNMOSFET 2OO とを使って図4
の回路を実現した本発明第二の基準電圧半導体装置の断
面図である。図5の従来の基準電圧半導体装置と異なる
点は、pチャネル領域37の下方にn領域38a がある点で
ある。このn領域38a は、デプレッションNMOSFET 1OO
のnチャネル領域38の下部と同じ不純物濃度分布を持っ
ている。デバイスサイズは、実施例1で記載したものと
同一である。
のようにする。先ず、P型基板34に、ほう素イオンの注
入によりpウェル35を形成する。この、pウェル35内の
デプレッションNMOSFET 1OO のゲート下に、燐イオンの
注入によりnチャネル領域38を形成する。このとき、エ
ンハンスメントNMOSFET 2OO のゲート下にも同一条件で
燐イオンの注入をおこない、n領域38a を形成する。次
に、エンハンスメントNMOSFET 2OO のゲート下の表面層
に、先の燐イオンより多いほう素イオンの注入によりp
チャネル領域37を形成する。
のVrefのバラツキ分布は、平均値は0.920V と従来
の構造の場合と同じであるが、バラツキ分布はこれを中
心に士80mVであり、実施例1とほぼ同じであった。す
なわち、電圧バラツキが、従来のデバイス構造に比ベて
1/2におさまっている。これは上記のような構造とす
ることにより、プロセスパラメータが一つに整理された
ためである。
ャネル領域38の深さとが同じ深さ、或いはpチャネル領
域37の深さがnチャネル領域38の深さより深くても良い
ことは勿論である。全く同様にして、図6の基準電圧回
路を実現すれば、電圧バラツキが小さい基準電圧半導体
装置を製造できる。
プレッションNMOSFET とエンハンスメントNMOSFET とを
有する基準電圧回路を実現した基準電圧半導体装置にお
いて、デプレッションNMOSFET のゲート電極の下のNチ
ャネル領域に、エンハンスメントNMOSFET のゲート電極
の下のPチャネル領域と同じアクセプタ濃度分布をもた
せ、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を持たせることにより、基準電圧回路の出力電
圧のバラツキを小さくすることが可能である。逆のタイ
プとすることが可能なことは勿論である。
めて有効である。
バラツキ分布比較図
圧回路の一例の構成図
圧回路の別の例の構成図
をもつ領域 38 n チャネル領域 38a n チャネル領域の下部と同じ不純物濃度分布
をもつ領域 39 ゲート酸化膜 40 ゲート電極 41a n + ドレイン領域 41b n + ソース領域 41c n + ドレイン領域 41d n + ソース領域 42 p + コンタクト領域 100 デプレッションNMOSFET 200、300 エンハンスメントNMOSFET 500 図5の基準電圧半導体装置のVref分布 600 図1の基準電圧半導体装置のVref分布
Claims (4)
- 【請求項1】デプレッション型NチャネルMOSFET
とエンハンスメント型NチャネルMOSFETとを有
し、ドレインを基準電圧回路の高電位端子に接続したデ
プレッション型NチャネルMOSFETのソースとゲー
ト、及び、ソースを基準電圧回路のグランド端子に接続
したエンハンスメント型NチャネルMOSFETのドレ
インとゲートを基準電圧回路の出力端子に接続した定電
圧を発生するための基準電圧半導体装置において、デプ
レッション型NチャネルMOSFETのゲート電極の下
のNチャネル領域が、エンハンスメント型NチャネルM
OSFETのゲート電極の下のPチャネル領域と同じア
クセプタ濃度分布をもち、少なくともその表面層でアク
セプタ濃度より高いドナー濃度を有することを特徴とす
る基準電圧半導体装置。 - 【請求項2】デプレッション型NチャネルMOSFET
とエンハンスメント型NチャネルMOSFETとを有
し、ドレインを基準電圧回路の高電位端子に接続したデ
プレッション型NチャネルMOSFETのソースとゲー
ト、及び、ソースを基準電圧回路のグランド端子に接続
したエンハンスメント型NチャネルMOSFETのドレ
インとゲートを基準電圧回路の出力端子に接続した定電
圧を発生するための基準電圧半導体装置において、エン
ハンスメント型NチャネルMOSFETのゲート電極の
下のPチャネル領域が、デプレッション型NチャネルM
OSFETのゲート電極の下のNチャネル領域と同じド
ナー濃度分布をもち、少なくともその表面層でドナー濃
度より高いアクセプタ濃度を有することを特徴とする基
準電圧半導体装置。 - 【請求項3】デプレッション型NチャネルMOSFET
と第一、第二のエンハンスメント型NチャネルMOSF
ETとを有し、ドレインを基準電圧回路の高電位端子に
接続したデプレッション型NチャネルMOSFETのソ
ースとゲートを第一のエンハンスメント型NチャネルM
OSFETのドレインとゲートに接続し、第一のエンハ
ンスメント型NチャネルMOSFETのソースを、ソー
スを基準電圧回路のグランド端子に接続した第二のエン
ハンスメント型NチャネルMOSFETのドレインとゲ
ートに接続した定電圧を発生するための基準電圧半導体
装置において、デプレッション型NチャネルMOSFE
Tのゲート電極の下のNチャネル領域が、エンハンスメ
ント型NチャネルMOSFETのゲート電極の下のPチ
ャネル領域と同じアクセプタ濃度分布をもち、少なくと
もその表面層でアクセプタ濃度より高いドナー濃度を有
することを特徴とする基準電圧半導体装置。 - 【請求項4】デプレッション型NチャネルMOSFET
と第一、第二のエンハンスメント型NチャネルMOSF
ETとを有し、ドレインを基準電圧回路の高電位端子に
接続したデプレッション型NチャネルMOSFETのソ
ースとゲートを第一のエンハンスメント型NチャネルM
OSFETのドレインとゲートに接続し、第一のエンハ
ンスメント型NチャネルMOSFETのソースを、ソー
スを基準電圧回路のグランド端子に接続した第二のエン
ハンスメント型NチャネルMOSFETのドレインとゲ
ートに接続した定電圧を発生するための基準電圧半導体
装置において、エンハンスメント型NチャネルMOSF
ETのゲート電極の下のPチャネル領域が、デプレッシ
ョン型NチャネルMOSFETのゲート電極の下のNチ
ャネル領域と同じドナー濃度分布をもち、少なくともそ
の表面層でドナー濃度より高いアクセプタ濃度を有する
ことを特徴とする基準電圧半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000352074A JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000352074A JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002158292A true JP2002158292A (ja) | 2002-05-31 |
Family
ID=18825023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000352074A Withdrawn JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002158292A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型mosトランジスタ |
JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
CN115202430A (zh) * | 2021-04-13 | 2022-10-18 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
-
2000
- 2000-11-20 JP JP2000352074A patent/JP2002158292A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型mosトランジスタ |
JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
CN115202430A (zh) * | 2021-04-13 | 2022-10-18 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
CN115202430B (zh) * | 2021-04-13 | 2024-05-24 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4021835A (en) | Semiconductor device and a method for fabricating the same | |
US6163053A (en) | Semiconductor device having opposite-polarity region under channel | |
US20080283922A1 (en) | Semiconductor device and manufacturing method thereof | |
US6514824B1 (en) | Semiconductor device with a pair of transistors having dual work function gate electrodes | |
US5557129A (en) | Semiconductor MOSFET device having a shallow nitrogen implanted channel region | |
JP2001156290A (ja) | 半導体装置 | |
JPS61160975A (ja) | Mos型電界効果トランジスタ | |
US6451676B2 (en) | Method for setting the threshold voltage of a MOS transistor | |
JP6060718B2 (ja) | デュアルゲート構造の半導体装置およびその製造方法 | |
JPH06268215A (ja) | Mis型半導体装置 | |
TW564487B (en) | Method of ION implantation for achieving desired dopant concentration | |
US6137137A (en) | CMOS semiconductor device comprising graded N-LDD junctions with increased HCI lifetime | |
JPH02203566A (ja) | Mos型半導体装置 | |
JP2002158292A (ja) | 基準電圧半導体装置 | |
US6153910A (en) | Semiconductor device with nitrogen implanted channel region | |
JPH0346238A (ja) | 半導体装置の製造方法 | |
JP3778810B2 (ja) | 半導体装置の製造方法 | |
KR100333031B1 (ko) | 피채널 모스 트랜지스터 및 반도체 장치의 제조방법 | |
JPS6237818B2 (ja) | ||
JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
JPS6139749B2 (ja) | ||
KR970018259A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
US20220085155A1 (en) | Transistor device, ternary inverter device including same, and manufacturing method therefor | |
KR100334968B1 (ko) | 매몰 채널 pmos 트랜지스터 제조 방법 | |
JPH04257267A (ja) | Soi構造半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070416 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091130 |