JP2002158292A - 基準電圧半導体装置 - Google Patents
基準電圧半導体装置Info
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- JP2002158292A JP2002158292A JP2000352074A JP2000352074A JP2002158292A JP 2002158292 A JP2002158292 A JP 2002158292A JP 2000352074 A JP2000352074 A JP 2000352074A JP 2000352074 A JP2000352074 A JP 2000352074A JP 2002158292 A JP2002158292 A JP 2002158292A
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Abstract
(57)【要約】
【課題】デプレッションＭＯＳＦＥＴとエンハンスメン
トＭＯＳＦＥＴとを使った基準電圧回路において、その
出力電圧のばらつきを低減する。 【解決手段】デプレッションNMOSFET 100 のゲート電40
a の下のＮチャネル領域38に、エンハンスメントNMOSFE
T 200 のＰチャネル領域37と同じアクセブタのドーピン
グをおこない、より多いドーズ量のドナードーピングを
おこなって反転させて形成する。エンハンスメントNMOS
FET 200 のゲート電40b のＰチャネル領域37に、デプレ
ッションNMOSFET 100 のＮチャネル領域38と同じドナー
ドーピングをおこない、より多いドーズ量のアクセプタ
のドーピングをおこなって反転させて形成してもよい。
トＭＯＳＦＥＴとを使った基準電圧回路において、その
出力電圧のばらつきを低減する。 【解決手段】デプレッションNMOSFET 100 のゲート電40
a の下のＮチャネル領域38に、エンハンスメントNMOSFE
T 200 のＰチャネル領域37と同じアクセブタのドーピン
グをおこない、より多いドーズ量のドナードーピングを
おこなって反転させて形成する。エンハンスメントNMOS
FET 200 のゲート電40b のＰチャネル領域37に、デプレ
ッションNMOSFET 100 のＮチャネル領域38と同じドナー
ドーピングをおこない、より多いドーズ量のアクセプタ
のドーピングをおこなって反転させて形成してもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば電源用集
積回路に内蔵されて基準電圧を発生する基準電圧半導体
装置に関する。
積回路に内蔵されて基準電圧を発生する基準電圧半導体
装置に関する。
【０００２】
【従来の技術】図４は、デプレッション型のＮチャネル
絶縁ゲート電界効果トランジスタ（以下デプレッション
NMOSFET と記す）とエンハンスメント型のＮチャネル絶
縁ゲート電界効果トランジスタ（以下エンハンスメント
NMOSFET と記す）を使った基準電圧回路の一例の構成図
である。
絶縁ゲート電界効果トランジスタ（以下デプレッション
NMOSFET と記す）とエンハンスメント型のＮチャネル絶
縁ゲート電界効果トランジスタ（以下エンハンスメント
NMOSFET と記す）を使った基準電圧回路の一例の構成図
である。
【０００３】基準電圧回路の高電位端子11とデプレッシ
ョンNMOSFET 1OO のドレインを接続し、デプレッション
NMOSFET 1OO のゲートとソース、及び基準電圧回路の出
力端子13を接続し、該出力端子13とエンハンスメントNM
OSFET 2OO のドレインとゲートを接続し、エンハンスメ
ントNMOSFET 2OO のソースとグランド端子12を接続して
いる。
ョンNMOSFET 1OO のドレインを接続し、デプレッション
NMOSFET 1OO のゲートとソース、及び基準電圧回路の出
力端子13を接続し、該出力端子13とエンハンスメントNM
OSFET 2OO のドレインとゲートを接続し、エンハンスメ
ントNMOSFET 2OO のソースとグランド端子12を接続して
いる。
【０００４】本基準電圧回路の出力電圧は、式（１）で
示される。すなわち、ほぼエンハンスメントNMOSFET 2O
O のしきい電圧（Vthe）とデプレッションNMOSFET 1OO
のしきい電圧（Vthd）の差の電圧であり、デプレッショ
ンNMOSFET 1OO のサイズ（チャネル長 Ld ，ゲート幅 W
d ）とエンハンスメントNMOSFET 2OO のサイズ（チャネ
ル長 Le ，ゲート幅 We ）を調節することで、温度に殆
ど影響されない電圧となる。
示される。すなわち、ほぼエンハンスメントNMOSFET 2O
O のしきい電圧（Vthe）とデプレッションNMOSFET 1OO
のしきい電圧（Vthd）の差の電圧であり、デプレッショ
ンNMOSFET 1OO のサイズ（チャネル長 Ld ，ゲート幅 W
d ）とエンハンスメントNMOSFET 2OO のサイズ（チャネ
ル長 Le ，ゲート幅 We ）を調節することで、温度に殆
ど影響されない電圧となる。
【０００５】
【数１】 また、この基準電圧の消費電流は、式（２）で示され、
デプレッションNMOSFET 1OO の各種パラメータ（μd 、
Coxd、Wd、Ld、Vthd）に依存する。
デプレッションNMOSFET 1OO の各種パラメータ（μd 、
Coxd、Wd、Ld、Vthd）に依存する。
【０００６】
【数２】 同様にデプレッションNMOSFET 1OO を使った従来の基準
電圧回路の別の例を図６に示す。動作原理は図４の基準
電圧回路と同様であるので省略するが、この回路の出力
電圧は、式（３）で表される。
電圧回路の別の例を図６に示す。動作原理は図４の基準
電圧回路と同様であるので省略するが、この回路の出力
電圧は、式（３）で表される。
【０００７】
【数３】
【０００８】
【発明が解決しようとする課題】図５は、図４の基準電
圧回路を実現したデバイスの断面図である。デプレッシ
ョンNMOSFET 1OO のゲート下のｎチャネル領域38は、ド
ナー原子のドーピングで形成され、エンハンスメントNM
OSFET 2OO のゲート下のｐチャネル領域37は、アクセプ
タ原子のドーピングで形成される。従ってデプレッショ
ンNMOSFET 1OO のゲート下のｎチャネル領域38とエンハ
ンスメントNMOSFET 2OO のゲート下のｐチャネル領域37
とは、それぞれ別工程で形成される。
圧回路を実現したデバイスの断面図である。デプレッシ
ョンNMOSFET 1OO のゲート下のｎチャネル領域38は、ド
ナー原子のドーピングで形成され、エンハンスメントNM
OSFET 2OO のゲート下のｐチャネル領域37は、アクセプ
タ原子のドーピングで形成される。従ってデプレッショ
ンNMOSFET 1OO のゲート下のｎチャネル領域38とエンハ
ンスメントNMOSFET 2OO のゲート下のｐチャネル領域37
とは、それぞれ別工程で形成される。
【０００９】そのため、ｎチャネル領域38とｐチャネル
領域37とは、個々に不純物濃度にバラツキをもってしま
い、しきい電圧が個々に異なることになる。上で述べた
ように本基準電圧回路の出力電圧は、ほぼエンハンスメ
ントNMOSFET 2OO のしきい電圧（Vthe）とデプレッショ
ンNMOSFET 1OO のしきい電圧(Vthd)との差で現れるた
め、出力電圧のバラツキは、二つのバラツキ要因を持つ
こととなり、大きくなってしまう問題があった。この問
題に鑑み本発明の目的は、バラツキが小さく安定した出
力電圧の得られる基準電圧発生装置を提供することにあ
る。
領域37とは、個々に不純物濃度にバラツキをもってしま
い、しきい電圧が個々に異なることになる。上で述べた
ように本基準電圧回路の出力電圧は、ほぼエンハンスメ
ントNMOSFET 2OO のしきい電圧（Vthe）とデプレッショ
ンNMOSFET 1OO のしきい電圧(Vthd)との差で現れるた
め、出力電圧のバラツキは、二つのバラツキ要因を持つ
こととなり、大きくなってしまう問題があった。この問
題に鑑み本発明の目的は、バラツキが小さく安定した出
力電圧の得られる基準電圧発生装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の問題を解決するた
め本発明の定電圧を発生するための基準電圧半導体装置
は、デプレッション型NMOSFET のゲート電極の下のｎチ
ャネル領域が、エンハンスメント型NMOSFET のゲート電
極の下のｐチャネル領域と同じアクセプタ濃度分布をも
ち、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を有するものとする。
め本発明の定電圧を発生するための基準電圧半導体装置
は、デプレッション型NMOSFET のゲート電極の下のｎチ
ャネル領域が、エンハンスメント型NMOSFET のゲート電
極の下のｐチャネル領域と同じアクセプタ濃度分布をも
ち、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を有するものとする。
【００１１】または、エンハンスメントNMOSFET のゲー
ト電極の下のｐチャネル領域が、デプレッション型NMOS
FET のゲート電極の下のｎチャネル領域と同じドナー濃
度分布をもち、少なくともその表面層でドナー濃度より
高いアクセプタ濃度を有するものとする。上記のような
構造とすることにより、デプレッションNMOSFET とエン
ハンスメントNMOSFET のゲート下のチャネル領域の違い
は一工程だけになり、プロセスパラメータが一つに整理
されるため、基準電圧回路のデバイス構造による出力電
圧のバラツキが抑えられる。
ト電極の下のｐチャネル領域が、デプレッション型NMOS
FET のゲート電極の下のｎチャネル領域と同じドナー濃
度分布をもち、少なくともその表面層でドナー濃度より
高いアクセプタ濃度を有するものとする。上記のような
構造とすることにより、デプレッションNMOSFET とエン
ハンスメントNMOSFET のゲート下のチャネル領域の違い
は一工程だけになり、プロセスパラメータが一つに整理
されるため、基準電圧回路のデバイス構造による出力電
圧のバラツキが抑えられる。
【００１２】
【発明の実施の形態】以下の実施例は本特許で提案する
基準電圧回路の実施例を示す。 ［実施例１］図１は、デプレッションNMOSFET 1OO とエ
ンハンスメントNMOSFET 2OO とを使って図４の回路を実
現した本発明第一の基準電圧半導体装置の断面図であ
る。
基準電圧回路の実施例を示す。 ［実施例１］図１は、デプレッションNMOSFET 1OO とエ
ンハンスメントNMOSFET 2OO とを使って図４の回路を実
現した本発明第一の基準電圧半導体装置の断面図であ
る。
【００１３】p 型基板34の表面層に形成されたp ウェル
領域35内にデプレッションNMOSFET1OO とエンハンスメ
ントNMOSFET 2OO とが形成されている。デプレッション
NMOSFET 1OO はｎ+ ドレイン領域41a 、ｎ+ ソース領域
41b とその間のｎチャネル領域38からなり、ｎチャネル
領域38上にはゲート酸化膜39aを介してゲート電極40a
が設けられている。
領域35内にデプレッションNMOSFET1OO とエンハンスメ
ントNMOSFET 2OO とが形成されている。デプレッション
NMOSFET 1OO はｎ+ ドレイン領域41a 、ｎ+ ソース領域
41b とその間のｎチャネル領域38からなり、ｎチャネル
領域38上にはゲート酸化膜39aを介してゲート電極40a
が設けられている。
【００１４】エンハンスメントNMOSFET 2OO はｎ+ ドレ
イン領域41c 、ｎ+ ソース領域41dとその間のｐチャネ
ル領域37からなり、ｐチャネル領域37上にはゲート酸化
膜39b を介してゲート電極40b が設けられている。36は
酸化膜である。42はp ウェル領域35の電位を制御するた
めのｐ+ コンタクト領域である。なお図では、ｎ+ ドレ
イン領域41a 、41c 、ｎ+ ソース領域41b、41d に接し
て設けられる金属電極を省略している。
イン領域41c 、ｎ+ ソース領域41dとその間のｐチャネ
ル領域37からなり、ｐチャネル領域37上にはゲート酸化
膜39b を介してゲート電極40b が設けられている。36は
酸化膜である。42はp ウェル領域35の電位を制御するた
めのｐ+ コンタクト領域である。なお図では、ｎ+ ドレ
イン領域41a 、41c 、ｎ+ ソース領域41b、41d に接し
て設けられる金属電極を省略している。
【００１５】図５の従来の基準電圧半導体装置と異なる
点は、ｎチャネル領域38の下方にｐ領域37a がある点で
ある。このｐ領域37a は、エンハンスメントNMOSFET 2O
O のｐチャネル領域37の下部と同じ不純物濃度分布を持
っている。デバイスサイズは、デプレッションNMOSFET
1OO のゲート幅（Wd）が１０μm、チャネル長（Ld）は
２４０μm で、エンハンスメントNMOSFET 2OO のゲート
幅（We）が１２μm 、チャネル長（Le）は１６０μm で
ある。
点は、ｎチャネル領域38の下方にｐ領域37a がある点で
ある。このｐ領域37a は、エンハンスメントNMOSFET 2O
O のｐチャネル領域37の下部と同じ不純物濃度分布を持
っている。デバイスサイズは、デプレッションNMOSFET
1OO のゲート幅（Wd）が１０μm、チャネル長（Ld）は
２４０μm で、エンハンスメントNMOSFET 2OO のゲート
幅（We）が１２μm 、チャネル長（Le）は１６０μm で
ある。
【００１６】図１の基準電圧半導体装置の製造方法は次
のようにする。先ず、ｐ型基板34にほう素イオンの注入
および熱処理によりｐウェル35を形成する。イオン注入
条件は、例えば加速電圧３１keV 、ドーズ量９．０×１
０12/cm2である。厚い酸化膜36を形成しパターニングし
た後、砒素およびほう素イオンの注入および熱処理によ
り、ｎ+ ドレイン領域41a 、41c 、ｎ+ ソース領域41
b、41d 、ｐコンタクト領域42を形成する。砒素のイオ
ン注入条件は、例えば加速電圧８０keV 、ドーズ量４．
５×１０15/cm2である。次に、ｐウェル35内のエンハン
スメントNMOSFET 2OO のゲート電極40b の下になるべき
所に、ほう素イオンの注入および熱処理によりｐチャネ
ル領域37を形成する。イオン注入条件は、例えば加速電
圧５０keV 、ドーズ量１．８×１０12/cm2である。この
とき、デプレッションNMOSFET 1OO のゲート電極40a の
下になるべき所にも、同一条件でほう素イオンの注入を
おこなう。次に、デプレッションNMOSFET 1OO のゲート
電極40a の下になるべき所に、先のほう素イオンより多
い燐イオンの注入により表面層にｎチャネル領域38を形
成する。イオン注入条件は、例えば加速電圧５０keV 、
ドーズ量３．０×１０12/cm2である。その下方には、先
のほう素イオンの注入によるｐ領域37a が残される。そ
の後、熱酸化により厚さ約２０nmのゲート酸化膜39a 、
39b を形成し、その上に多結晶シリコンのゲート電極40
a 、40b を堆積し、ドレイン電極、ソース電極を形成す
る。
のようにする。先ず、ｐ型基板34にほう素イオンの注入
および熱処理によりｐウェル35を形成する。イオン注入
条件は、例えば加速電圧３１keV 、ドーズ量９．０×１
０12/cm2である。厚い酸化膜36を形成しパターニングし
た後、砒素およびほう素イオンの注入および熱処理によ
り、ｎ+ ドレイン領域41a 、41c 、ｎ+ ソース領域41
b、41d 、ｐコンタクト領域42を形成する。砒素のイオ
ン注入条件は、例えば加速電圧８０keV 、ドーズ量４．
５×１０15/cm2である。次に、ｐウェル35内のエンハン
スメントNMOSFET 2OO のゲート電極40b の下になるべき
所に、ほう素イオンの注入および熱処理によりｐチャネ
ル領域37を形成する。イオン注入条件は、例えば加速電
圧５０keV 、ドーズ量１．８×１０12/cm2である。この
とき、デプレッションNMOSFET 1OO のゲート電極40a の
下になるべき所にも、同一条件でほう素イオンの注入を
おこなう。次に、デプレッションNMOSFET 1OO のゲート
電極40a の下になるべき所に、先のほう素イオンより多
い燐イオンの注入により表面層にｎチャネル領域38を形
成する。イオン注入条件は、例えば加速電圧５０keV 、
ドーズ量３．０×１０12/cm2である。その下方には、先
のほう素イオンの注入によるｐ領域37a が残される。そ
の後、熱酸化により厚さ約２０nmのゲート酸化膜39a 、
39b を形成し、その上に多結晶シリコンのゲート電極40
a 、40b を堆積し、ドレイン電極、ソース電極を形成す
る。
【００１７】図２は、図１の基準電圧半導体装置の出力
電圧（Vref）バラツキ分布600と図５の従来の基準電圧
半導体装置のバラツキ分布500とを比較した比較図であ
る。従来のVrefのバラツキは平均値が０．９２０V で、
この値を中心に士１６０mVの範囲に分布していた。それ
に対し図１の基準電圧半導体装置のVrefの分布は平均が
０．９２０V とかわりはないが、バラツキ分布はこれを
中心に士８０mVとなっている。
電圧（Vref）バラツキ分布600と図５の従来の基準電圧
半導体装置のバラツキ分布500とを比較した比較図であ
る。従来のVrefのバラツキは平均値が０．９２０V で、
この値を中心に士１６０mVの範囲に分布していた。それ
に対し図１の基準電圧半導体装置のVrefの分布は平均が
０．９２０V とかわりはないが、バラツキ分布はこれを
中心に士８０mVとなっている。
【００１８】すなわち従来のデバイス構造に比ベ、バラ
ツキ分布が１／２におさまっている。これは上記のよう
な構造とすることにより、プロセスパラメータが一つに
整理されたためである。なお、図１の基準電圧半導体装
置において、ｐチャネル領域37の深さよりｎチャネル領
域38の深さが浅く表されているが、それは本質的なこと
がらではない。両者が同じ深さ、或いはｎチャネル領域
38の深さがｐチャネル領域37の深さより深くても良い。
その場合には、ｎチャネル領域38の下のｐ領域37a は残
らないことになる。
ツキ分布が１／２におさまっている。これは上記のよう
な構造とすることにより、プロセスパラメータが一つに
整理されたためである。なお、図１の基準電圧半導体装
置において、ｐチャネル領域37の深さよりｎチャネル領
域38の深さが浅く表されているが、それは本質的なこと
がらではない。両者が同じ深さ、或いはｎチャネル領域
38の深さがｐチャネル領域37の深さより深くても良い。
その場合には、ｎチャネル領域38の下のｐ領域37a は残
らないことになる。
【００１９】［実施例２］図３はデプレッションNMOSFE
T 1OO とエンハンスメントNMOSFET 2OO とを使って図４
の回路を実現した本発明第二の基準電圧半導体装置の断
面図である。図５の従来の基準電圧半導体装置と異なる
点は、ｐチャネル領域37の下方にｎ領域38a がある点で
ある。このｎ領域38a は、デプレッションNMOSFET 1OO
のｎチャネル領域38の下部と同じ不純物濃度分布を持っ
ている。デバイスサイズは、実施例１で記載したものと
同一である。
T 1OO とエンハンスメントNMOSFET 2OO とを使って図４
の回路を実現した本発明第二の基準電圧半導体装置の断
面図である。図５の従来の基準電圧半導体装置と異なる
点は、ｐチャネル領域37の下方にｎ領域38a がある点で
ある。このｎ領域38a は、デプレッションNMOSFET 1OO
のｎチャネル領域38の下部と同じ不純物濃度分布を持っ
ている。デバイスサイズは、実施例１で記載したものと
同一である。
【００２０】図３の基準電圧半導体装置の製造方法は次
のようにする。先ず、P型基板34に、ほう素イオンの注
入によりｐウェル35を形成する。この、ｐウェル35内の
デプレッションNMOSFET 1OO のゲート下に、燐イオンの
注入によりｎチャネル領域38を形成する。このとき、エ
ンハンスメントNMOSFET 2OO のゲート下にも同一条件で
燐イオンの注入をおこない、ｎ領域38a を形成する。次
に、エンハンスメントNMOSFET 2OO のゲート下の表面層
に、先の燐イオンより多いほう素イオンの注入によりｐ
チャネル領域37を形成する。
のようにする。先ず、P型基板34に、ほう素イオンの注
入によりｐウェル35を形成する。この、ｐウェル35内の
デプレッションNMOSFET 1OO のゲート下に、燐イオンの
注入によりｎチャネル領域38を形成する。このとき、エ
ンハンスメントNMOSFET 2OO のゲート下にも同一条件で
燐イオンの注入をおこない、ｎ領域38a を形成する。次
に、エンハンスメントNMOSFET 2OO のゲート下の表面層
に、先の燐イオンより多いほう素イオンの注入によりｐ
チャネル領域37を形成する。
【００２１】図３の基準電圧半導体装置の基準電圧回路
のVrefのバラツキ分布は、平均値は０．９２０V と従来
の構造の場合と同じであるが、バラツキ分布はこれを中
心に士８０mVであり、実施例１とほぼ同じであった。す
なわち、電圧バラツキが、従来のデバイス構造に比ベて
１／２におさまっている。これは上記のような構造とす
ることにより、プロセスパラメータが一つに整理された
ためである。
のVrefのバラツキ分布は、平均値は０．９２０V と従来
の構造の場合と同じであるが、バラツキ分布はこれを中
心に士８０mVであり、実施例１とほぼ同じであった。す
なわち、電圧バラツキが、従来のデバイス構造に比ベて
１／２におさまっている。これは上記のような構造とす
ることにより、プロセスパラメータが一つに整理された
ためである。
【００２２】この場合もｐチャネル領域37の深さとｎチ
ャネル領域38の深さとが同じ深さ、或いはｐチャネル領
域37の深さがｎチャネル領域38の深さより深くても良い
ことは勿論である。全く同様にして、図６の基準電圧回
路を実現すれば、電圧バラツキが小さい基準電圧半導体
装置を製造できる。
ャネル領域38の深さとが同じ深さ、或いはｐチャネル領
域37の深さがｎチャネル領域38の深さより深くても良い
ことは勿論である。全く同様にして、図６の基準電圧回
路を実現すれば、電圧バラツキが小さい基準電圧半導体
装置を製造できる。
【００２３】
【発明の効果】以上説明したように本発明によれば、デ
プレッションNMOSFET とエンハンスメントNMOSFET とを
有する基準電圧回路を実現した基準電圧半導体装置にお
いて、デプレッションNMOSFET のゲート電極の下のＮチ
ャネル領域に、エンハンスメントNMOSFET のゲート電極
の下のＰチャネル領域と同じアクセプタ濃度分布をもた
せ、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を持たせることにより、基準電圧回路の出力電
圧のバラツキを小さくすることが可能である。逆のタイ
プとすることが可能なことは勿論である。
プレッションNMOSFET とエンハンスメントNMOSFET とを
有する基準電圧回路を実現した基準電圧半導体装置にお
いて、デプレッションNMOSFET のゲート電極の下のＮチ
ャネル領域に、エンハンスメントNMOSFET のゲート電極
の下のＰチャネル領域と同じアクセプタ濃度分布をもた
せ、少なくともその表面層でアクセプタ濃度より高いド
ナー濃度を持たせることにより、基準電圧回路の出力電
圧のバラツキを小さくすることが可能である。逆のタイ
プとすることが可能なことは勿論である。
【００２４】本発明は、より高精度の基準電圧発生に極
めて有効である。
めて有効である。
【図１】本発明実施例１の基準電圧半導体装置の断面図
【図２】実施例１の基準電圧半導体装置と比較例のVref
バラツキ分布比較図
バラツキ分布比較図
【図３】本発明実施例２の基準電圧半導体装置の断面図
【図４】従来のデプレッションNMOSFET を使った基準電
圧回路の一例の構成図
圧回路の一例の構成図
【図５】従来の基準電圧半導体装置の断面図
【図６】従来のデプレッションNMOSFET を使った基準電
圧回路の別の例の構成図
圧回路の別の例の構成図
21、31 高電位端子 22、32 グランド端子 23、33 出力端子 34 p 型基板 35 p ウェル領域 36 酸化膜 37 p チャネル領域 37a p チャネル領域の下部と同じ不純物濃度分布
をもつ領域 38 n チャネル領域 38a n チャネル領域の下部と同じ不純物濃度分布
をもつ領域 39 ゲート酸化膜 40 ゲート電極 41a n + ドレイン領域 41b n + ソース領域 41c n + ドレイン領域 41d n + ソース領域 42 p + コンタクト領域 100 デプレッションNMOSFET 200、300 エンハンスメントNMOSFET 500 図５の基準電圧半導体装置のVref分布 600 図１の基準電圧半導体装置のVref分布
をもつ領域 38 n チャネル領域 38a n チャネル領域の下部と同じ不純物濃度分布
をもつ領域 39 ゲート酸化膜 40 ゲート電極 41a n + ドレイン領域 41b n + ソース領域 41c n + ドレイン領域 41d n + ソース領域 42 p + コンタクト領域 100 デプレッションNMOSFET 200、300 エンハンスメントNMOSFET 500 図５の基準電圧半導体装置のVref分布 600 図１の基準電圧半導体装置のVref分布
Claims (4)
- 【請求項１】デプレッション型ＮチャネルＭＯＳＦＥＴ
とエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有
し、ドレインを基準電圧回路の高電位端子に接続したデ
プレッション型ＮチャネルＭＯＳＦＥＴのソースとゲー
ト、及び、ソースを基準電圧回路のグランド端子に接続
したエンハンスメント型ＮチャネルＭＯＳＦＥＴのドレ
インとゲートを基準電圧回路の出力端子に接続した定電
圧を発生するための基準電圧半導体装置において、デプ
レッション型ＮチャネルＭＯＳＦＥＴのゲート電極の下
のＮチャネル領域が、エンハンスメント型ＮチャネルＭ
ＯＳＦＥＴのゲート電極の下のＰチャネル領域と同じア
クセプタ濃度分布をもち、少なくともその表面層でアク
セプタ濃度より高いドナー濃度を有することを特徴とす
る基準電圧半導体装置。 - 【請求項２】デプレッション型ＮチャネルＭＯＳＦＥＴ
とエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有
し、ドレインを基準電圧回路の高電位端子に接続したデ
プレッション型ＮチャネルＭＯＳＦＥＴのソースとゲー
ト、及び、ソースを基準電圧回路のグランド端子に接続
したエンハンスメント型ＮチャネルＭＯＳＦＥＴのドレ
インとゲートを基準電圧回路の出力端子に接続した定電
圧を発生するための基準電圧半導体装置において、エン
ハンスメント型ＮチャネルＭＯＳＦＥＴのゲート電極の
下のＰチャネル領域が、デプレッション型ＮチャネルＭ
ＯＳＦＥＴのゲート電極の下のＮチャネル領域と同じド
ナー濃度分布をもち、少なくともその表面層でドナー濃
度より高いアクセプタ濃度を有することを特徴とする基
準電圧半導体装置。 - 【請求項３】デプレッション型ＮチャネルＭＯＳＦＥＴ
と第一、第二のエンハンスメント型ＮチャネルＭＯＳＦ
ＥＴとを有し、ドレインを基準電圧回路の高電位端子に
接続したデプレッション型ＮチャネルＭＯＳＦＥＴのソ
ースとゲートを第一のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴのドレインとゲートに接続し、第一のエンハ
ンスメント型ＮチャネルＭＯＳＦＥＴのソースを、ソー
スを基準電圧回路のグランド端子に接続した第二のエン
ハンスメント型ＮチャネルＭＯＳＦＥＴのドレインとゲ
ートに接続した定電圧を発生するための基準電圧半導体
装置において、デプレッション型ＮチャネルＭＯＳＦＥ
Ｔのゲート電極の下のＮチャネル領域が、エンハンスメ
ント型ＮチャネルＭＯＳＦＥＴのゲート電極の下のＰチ
ャネル領域と同じアクセプタ濃度分布をもち、少なくと
もその表面層でアクセプタ濃度より高いドナー濃度を有
することを特徴とする基準電圧半導体装置。 - 【請求項４】デプレッション型ＮチャネルＭＯＳＦＥＴ
と第一、第二のエンハンスメント型ＮチャネルＭＯＳＦ
ＥＴとを有し、ドレインを基準電圧回路の高電位端子に
接続したデプレッション型ＮチャネルＭＯＳＦＥＴのソ
ースとゲートを第一のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴのドレインとゲートに接続し、第一のエンハ
ンスメント型ＮチャネルＭＯＳＦＥＴのソースを、ソー
スを基準電圧回路のグランド端子に接続した第二のエン
ハンスメント型ＮチャネルＭＯＳＦＥＴのドレインとゲ
ートに接続した定電圧を発生するための基準電圧半導体
装置において、エンハンスメント型ＮチャネルＭＯＳＦ
ＥＴのゲート電極の下のＰチャネル領域が、デプレッシ
ョン型ＮチャネルＭＯＳＦＥＴのゲート電極の下のＮチ
ャネル領域と同じドナー濃度分布をもち、少なくともそ
の表面層でドナー濃度より高いアクセプタ濃度を有する
ことを特徴とする基準電圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000352074A JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000352074A JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158292A true JP2002158292A (ja) | 2002-05-31 |
Family
ID=18825023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000352074A Withdrawn JP2002158292A (ja) | 2000-11-20 | 2000-11-20 | 基準電圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002158292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型ｍｏｓトランジスタ |
| JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
| CN115202430A (zh) * | 2021-04-13 | 2022-10-18 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
-
2000
- 2000-11-20 JP JP2000352074A patent/JP2002158292A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206450A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びディプレッション型ｍｏｓトランジスタ |
| JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
| CN115202430A (zh) * | 2021-04-13 | 2022-10-18 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
| CN115202430B (zh) * | 2021-04-13 | 2024-05-24 | 拓尔微电子股份有限公司 | 基准电压产生电路和振荡器 |
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