JPS60252926A - 電圧レギユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。

各種の半導体電子回路において、基準となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下■、や逆方向
降伏電圧（ツェナ電圧）■２並びに絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧Ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記■
１やＶｔｈは通常２〜３　ｎ　Ｖ　／　Ｃ程度の温度依
存性を持っており、この温度変化に伴なう基準電圧の温
度変化は用途によっては実用を断念せざるを得ない程の
大きさに及ぶ。

例えば公称１，５■の酸化銀電池を使用する電子時計に
おいて、電池の電圧の下が９たことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６ｖ程度のＭＯＳＦＥＴのしきい値電圧Ｖｔ
ｈ又は、ダイオードの順方向降下電圧■ｒを利用して構
成しようとすれば、１．４ｖを目標とした検出レベルは の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０Ｃ
と狭く見積っても、１．２３Ｖ〜１．５７Ｖと大きく変
動することＫなり、実用的なバッテリーチェッカーとは
なり得ない。

次に、これら物理量の製造バラツキについては、ＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈは±０．２Ｖ程度のバラツ
キがあり、このバラツキは温度変化よりも大きくなる。

従って、上述のバッテリ・チェッカをＶｔｈを利用して
ＩＣ（集積回路）化した場合基準電圧補正のための外部
部品と接続ビン（端子のみならず、ＩＣ製造後の調整の
手間が必要となる。

また、ツェナ電圧ｖｚは低い電圧では３ｖ程度が限度で
あり、１〜３■程度の低電圧範囲で使用する基準電圧と
しては不適当であり、又、ツェナ電圧及びダイオードの
順方向降下電圧を基準電圧として使用するのＫは、数ｍ
Ａ〜数十ｍＡ程度の電流を流す必要があり、低消費電力
化という点でも不適当である。

以上の説明から明らかなように、　ｖｔｈ　、　Ｖ、お
よびｖｚを利用した従来の基準電圧発生装置は、温度特
性、製造バラツキ、消費電力および電圧レベル等を考え
れば、必ずしもあらゆる用途に適合するものではなく、
極めて厳しい特性が要求される用途に対しては実用化や
量産化を断念せねばならな（なるケースがしばしばであ
った。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。

なお、電圧調整回路については特開昭４８−６３２５７
号公報に示されているものが公知である。

本発明の目的は従来にはみられない全く新しい考えに基
ずいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることである。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロフト開の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準発生装置を提
供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消ｇ＃電力の少ない基準電圧発
生装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５ｖの酸化銀電池や１．３ｖの水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッチＩＪ　Ｉチェッカを提供するこ
とである。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（０ＭＯ８ＩＣ）とコンパチブルな基準電
圧発生装置とその製造方法を提供することである。

本発明は半導体物性の原点にたちかえり、特にエネルギ
ーギャップＥｇ、７エルミ準位Ｅｆ−等に着眼してなさ
れたものである。

即ち、半導体がエネルギー・ギャップＥｇ　、ドナー、
アクセプタおよびフェルミ準位等の各種準位をもつこと
は周知であるが、これら半導体の物性、特にエネルギー
・ギャップＥｇや７工ルミ準位Ｅｆに着目した基準電圧
発生装置は、半導体が発見されて以来広範囲の分野に目
覚ましい発展を遂げた現在に至るまで、いまだ例をみな
い。

結果論で言うと、本発明者らはこのエネルギー拳ギャッ
プＥｇ、フェルミ準位Ｅｆ等を基準電圧源に利用するこ
とを考え、その実現に成功した。エネルギー・ギャップ
Ｅｇ、フェルミ準位Ｅｆ等を基準電圧源に使用すること
自体は決して難しい理論ではなく、その結果はたやすく
理解、納得できるところであろう。しかしながら、もは
や浅い歴史ではなくなったこの半導体工業の分野におい
て、半導体物性の原点にたちかえり、本発明者らがもた
らした前人未到と信じられるこの成功例は独創的かつ画
期的なものであり、今後の電子回路や半導体工業の一層
の発展に大きく寄与できるものと期待される。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてはげ同じ条件で製造され
るあで、両者のＶｔｈの差ははＰｉＰ型シリコンとＮ型
シリコンのフェルミ準位の差に等しくなる。各ゲート電
極には飽和濃度付近にそれぞれの不純物がドープされ、
この差はシリコンのエネルギー・ギャップＥｇ（約１、
ＩＶ）Ｋｆｉぼ等しくなり、これが基準電圧源として利
用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の文に他の目的は図面を参照した以
下の説明から一層明白１ｃ理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルルーＯバ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギーギャップ
Ｅｇが電圧の次元を持っていることは言うまでもなく周
知である。しかしながら、前述したよ５に半導体が固有
のエネルギー・ギャップＥｇを持ち、この温度依存性が
小さいことに着目し、これを基準電圧源として利用した
例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いＫして本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ。

Ｍ、ＳＺＥ著、”　Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ　’、１９６９年Ｊｏ
ｈｎ　Ｗｉ　ｌｅｙ　ｋ　５ｏｎｓ社発行、特ＩＣＣｈ
ａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄ　Ｐｒｏｐ
ｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ　−
Ａ　Ｒｅｓｕｍｅ　’　１１頁′６５頁の助けを借りて
簡単に説明する。

五Δ九−二ューニム乙旦又ｎ兇黒 半導体の組成物としてはさまざまなものがあるが、その
うち現在工某的に利用されている半導体として代表的な
のがゲルマニエクム（Ｇｅ）、シリコン（Ｓｉ）の非化
合物半導体とガリエクムψひ１ｇ（ＧａＡｓ　）化合物
半導体である。これらのエネルギー・ギャップＥｇと温
度との関係は前述の著１１２４頁で説明されており、こ
れを第１図に再帰する。

第１図から理解されるように、Ｑ６．ＳｉおよびＧａＡ
ｓのＥｇは常温（３００Ｋ）で、それぞれ、０．８０（
ｅＶ）、１−１２（ｅＶ）および１６４３（ｅＶ）であ
る。またその温度依存性は、それぞれ、０．３９　（ｍ
ｅＶ／’Ｋ）、０．２４　（ｍｅｎ／Ｋ）および０．４
３　（ｍ　ｅ　Ｖ／’Ｋ　）である。従クチ、コれらの
エネルギー・ギヤツブ８ｇＫ相当スる或いはそれに近い
値の電圧を取り出すことＫよって、前述したＰＮ接合ダ
イオードの順方向電圧降下ｖｒやＩＧＦＥＴのしきい値
電圧Ｖｔｈが持つ温度依存性より１桁も小さい温度依存
性を持つ基準電圧発生装置が得られる。さらに１得られ
る電圧は半導体固有のエネルギー・ギャップＥｇで決ま
り、例えばＳｉでは常温で約１．１２（Ｖ）と他の要因
とはほぼ無関係に定められ、製造条件等のバラツキに左
右されにくい：ｌｋｍ電圧を得ることが可能である。

では、この半導体のエネルギｍ−ギャップＥｇＫ相当す
る電圧はいかなる原理忙基すいて取り出すことができる
か、その−例を説明する。

半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー島位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎ型およびＰ型半導体
のフェルミ・エネルギーの位置するところが、真性半導
体の７エルミ・エネルギー準位Ｅｉを基単にして、それ
ぞれ伝導帯および価電子帯に向けて２分されるという物
性である。そして、アクセプターおよびドナー不純物の
濃度が高ければ高い程、真性半導体の７工ルミ應位Ｅ、
から一層離れる傾向で、Ｐ型半導体のフェルミ準位Ｅｆ
いは価電子帯の最上限準位Ｅｖに近づき、Ｎ型半導体の
７工ルミ準位Ｅｆｎは伝導帯の最下限単位ＥＣに近づき
、両フェルミ準位の差（Ｅｆｎ−Ｅ（、）をとれば、こ
れは半導体の持つエネルギーギャップＥｇにより近づく
ことになり、その温度依存性もエネルギー・ギャップＥ
ｇのそれに近くなる。詳しくは後述するが不純物濃度が
高ければ高い程（Ｂｆｎ−Ｅｆ、　）の温度依存性は小
さくなり、飽和濃度にできるだけ近い濃度にすることが
好ましい。

フェルミ準位Ｅｆｎ　＃　Ｅｆｐはドナーおよびアクセ
プター不純物の濃度だけでなく、ドナーおよびアクセプ
ター準位ＥｄおよびＥａＫも関係し、この単位Ｅｄ、Ｅ
ａは不純物材料によって異なる。準位ＥｄおよびＥａが
それぞれ伝導帯および価電子帯に近い程、フェルミ準位
ＥｆｄおよびＥｆａもそれぞれに近づく。言い換えれば
、ドナーおよびアクセプターの不純物準位Ｅｄ、Ｅ（が
浅い程、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）は半導体
のエネルギー・ギャップＥｇ）Ｃ近（なる。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体のフェルミ−レベルＥｉに近い程、す
なわち深い程フェルミＳ位の差（Ｅｆｎ−Ｅｆｐ）は半
導体のエネルギー・ギャップＥｇからより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではなく、フェルミ単位の差（Ｅｆ
ｎ　−Ｅｆｐ　）の絶対値が小さくなることを意味して
いる。従って、フェルミ準位の差（Ｅｆｎ　−Ｅｆｐ　
）は、半導体材料および不純物材料固有のものであり、
別の見方をすれば半導体のエネルギー・ギャップＥｇと
カテゴリを異にした、ギャップＥｇと並ぶ基準電圧源と
成り得る。すなわち、フェルミ単位の差（Ｅｆｎ−Ｂｆ
ｐ）は、それ自体で、ＰＮ接合の順方向電圧降下ｖＦや
ＩＧＦＥＴのしきい値電圧Ｖｔｈよりも温度依存性が小
さく、また製造バラツキに左右されにくい基準電圧源と
なり得、浅いドナー及びアクセプタ準位Ｅｄ、Ｅｆを示
す不純物材料を使用してフェルミ準位の差（Ｅｆｎ−Ｅ
ｆｐ）を取り出すことが、半導体のエネルギー・ギャッ
プＥｇにほば近い値の電圧を取り出す一つの方法となり
得る訳である。一方、得られる電圧値の設定に関して言
えば、半導体のエネルギー・ギャップに相当するだけの
比較的大きい基準電圧を得ることを目的とする場合には
、浅い準位を示す不純物を使用し、比藪的小さい基準電
圧を得ることを目的とする場合には深い準位を示す不純
物を使用すれば良い。

フェルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
。、ドナー濃度Ｎｄ、アクセプタ濃度Ｎａおよび温度Ｔ
との閥係については第２図および第３図を参照して丈に
詳しく説明するが、それに先立ち、Ｑｅ　、　Ｓ　ｉお
よびＧａＡｓ半導体に対して各不純物がどのような準位
を示すかを理解し、本発明ではそれらの不純物をいかに
利用するかを理解するために、前述の文献第３０頁のデ
ータを第４図として再帰し、説明を加える６ 第３図（ａ）　、　（ｂ）および（Ｃ）は、それぞれ、
Ｇｅ。

ＳｉおよびＧａＡｓに対する各種不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅｉがら上側に位置する準位につい
ては伝導帯の最下限単位Ｅｃからのエネルギー差（’Ｅ
Ｃ−Ｅｄ）を示し、下側に位置する準位については価電
子帯の最上限準位Ｅｖからのエネルギー差（Ｅａ−Ｅｖ
）を示し、その単位はいずれも（ｅＶ）である。

従って、同図において小さい数値で示された不純物材料
はその単位が伝導帯の最下限準位Ｅ０若しくは価電子帯
の最上限準位ＥｖＫ近いことを表わしており、エネルギ
ーｅギャップＥｇＩｃ近い電圧を得る不純物としてふさ
れしい。例えば現在最もひんばんに所用されているＳｉ
に対しては、Ｌｉ　、Ｓｂ　、Ｐ！ＡＳおよびＢｉのド
ナー不純物およびＢ、Ａ４およびＧａのアクセプター不
純物の示す準位差（ＥＣ−Ｂｄ　）、（Ｅａ−Ｅｖ）が
最も小さく、それぞれの単位差はいずれもＳｉのエネル
ギー・ギャップＥｇの約６％以下である、これらの不純
物を使用したＮ型ＳｓおよびＰ型Ｓｉのフェルミ単位の
差（Ｅｌ（１−Ｅｆａ　）は、０　’Ｋからの温度変化
を無視すれば、ＳｉのエネルギーΦギャップＥｇの約９
４％〜９７％となり、はＰＩＥｇに等しい値となる。ま
た、上記不純物の次に小さい準位差（Ｅｃ　Ｂ（１）　
−（Ｅａ−Ｅｖ　）を示すドナー不純物はＳ（Ｅｇの約
１６％）で、アクセプター不純物はＩｎ（Ｅｇの約１４
％）であり、各不純物を使用したＮ型ＳｉおよびＰ型Ｓ
ｉのフェルミ準位の差（Ｅｆａ　Ｅｆａ　）はＯＫにお
いて約０．８５Ｅｇとなり、Ｓｉのエネルギー・ギャッ
プＥｇのずれは約１５％にも及び、上述の不純物に対し
てずれは極端に開くことが判る。

以下余白 従って、Ｓｉのエネルギー・ギャップＥｇにほぼ等しい
電圧を得るためのＰ型およびＮ型８ｉの不純物材料とし
ては、Ｌｉ、Ｓｂ、Ｐ、ＡｓおよびＢｉのグループから
選択された１つのドナー不純物およびＢ、ＡＪおよびＧ
ａのグループから選択された１つのアクセプター不純物
が好適であり、その他の不純物はＳｉのエネルギー・ギ
ャップＥｇよりかなり小さい電圧を得る目的に好適であ
ろう。

フェルミ準位Ｅｆの物性 次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ）について、
＃２図を参照して物性的な説明をする。第２図は半導体
のエネルギー準位を示す図であり、同図（ａ）および（
ｂ）はそれぞれＮ型半導体のエネルギー準位モデルとそ
の温度特性を示し、同図（Ｃ）および（ｄ）はそれぞれ
Ｐ型半導体のエネルギー準位モデルとその温度特性を示
している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ＆ ｈ；ブランク定数、ｍｌ；電子の有効質量と、れより、 となり、 ・・・（５） となる。

ここで、フェルミ・Ｍ位は、ＥｃＫ接近した位ｆｌＫあ
る場合を相定しているから（５）式の第一項は無視でき
て となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナー準位の中間に位置し、温
度の依存性は、Ｅｃの温度特性にほぼ等しくなる。

但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのペアーから多数となり、不純物
の影響は少な（なり、フェルミ・準位は真性半導体の準
位Ｅ、に近ずく。以上の関係を示したものが、第１図（
ｂ）である。

第１図（ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は５
価電子帯の上端とアク七ブター卑位の中間にはば位置し
温度が高くなると真性半導体の７エルミ・準位に近づい
ていく。

この関係を示したものが第１図（ｄ）である。

フェルミ準位Ｅｆの温度特性と不純物濃度との関係−具
体例 フェルミ準位Ｅｆｌ）　、Ｅｆｎの温度依存性と不純物
濃度との関係について物性的な説明をしたが５次に、現
在量も多く実用されているＳｉ半導体を具体例として、
前述の著書３７頁のデータを癖考にして、実用化する際
のフェルミ単位の差（Ｅｆｎ−Ｅｆｐ）とその温度依存
性について説明する。第３図にそのデータを昇揚する。

通常のＳｊ半半導体集口回路製造プロセスおいて不純物
材料としてはもっばらボキンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０”　（ａｔｏｍｓ／
ｍ”　）であルカ、不純物濃度ヲソレより２桁低い１０
”　（ａｔｏｍｓ／ａＩ＆”　）としても、第３図から
読み取れるように、　Ｎ型半導体とＰ型半導体のフェル
ミ−Ｓ位の差（Ｅｆｎ　−Ｅｆｐ　）は、３００゜Ｋに
おいて０．５−　（−０，５）　−１，０（ｅＶ）であ
り、同温度でのエネルギーギャップＥ　ｇ”’　１．１
　ｅ　Ｖに比較的近い値となる。温度に対する変化は２
０００Ｋから４００°Ｋ（−７０℃〜１３０℃）の範囲
で、約１．０４（ｅＶ）から０．８６（ｅＶ）の変化で
。

変化率は、０．９　（ｍＶ／　’Ｃ）　である。これは
先に述べたＩＧＦＥＴのしきい値電圧Ｖｔｈ及び、ダイ
オードの順方向降下電圧■Ｆの温度に対する変化率が２
〜ｂ さい値である。

不純物濃度がｌＱ”（ｌｌｆ３以上であればシリコン・
エネルギーギャップ（Ｅｇ）　Ｓ　ｉ−１，１（Ｖ　）
にほぼ等しくなり、温度の変化率は約０．２ｍＶ／’Ｃ
となり、十分小さい値となる。

従って、不純物根皮は約１０”＋１ｌｌｌ−”以上であ
れば少（共従来より１／２〜１７３に小さくされた温度
依存性を得ることができ、更に好ましくは１０２０側−
３以上（約１／１０に改善）、更に最も好ましくは飽和
濃度である。

埋と実例 では、このフェルミ準位の差（Ｅｆｎ−Ｅｆｐ）に相当
する電圧はいかなる原理に基すいて取り出すことができ
るのか、その−例は、同−半導体基体表面に形成された
導電型の異なる半導体ゲート電極を有する２つのＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈの差を利用することである
。以下その具体例を説明する。

第５図は各ＦＥＴの概念的な断面構造な弐わしだもので
ある。以後簡単のため、Ｐ＋型半導体をゲート電極とし
たＭＯＳ）ランジスタをＰ＋グー）ＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタなＮ＋ゲグー
ＭＯ８と首うこととする。第６図は、一般のＣＭ　０８
　ＣＱ造工程において上記Ｐ＋ゲートＭＯ８及び、Ｎ＋
ゲグーＭＯ８が何ら〆の工程の変化及び追加をすること
なく、調造できることを示す主要工程の断面図である。

第７図は、実際に回路構造上使用されるパターンを、Ｐ
−チャンネルＭＯ８）ランジスタの場合について、断面
構造と合せて、光わしだものである。

１７図において、セルフ・アライン構造とするためＫ、
グー）［極のソース及び、ドレインに接した両端部には
、この場合Ｐ−チャネルーＭＯＳトランジスタであるか
ら、Ｐ＋ゲートＭＯＳ。

Ｎ＋ゲグーＭＯ８の両者ともＰ不純物が拡散される。ゲ
ート電極の中央には、Ｐ＋ゲートＭＯＳはＰａ不純物が
、Ｎ＋ダグ−ＭＯＳはＮ型不純物が拡散される。前記の
ソース及びドレインと接した両端部と中央の領域との間
には、何も不純物を拡散しない領域工を設けて、Ｐ＋グ
ー）ＭＯＳとＮ＋ゲグーＭＯＳの相違点が単にゲート中
央の領域のＰ型半導体であることと、Ｎ型半導体である
ことのみになるよう配慮されている。

さらに、セルフ・アラインのためにとりたゲートのＰ型
不純物拡散領域が、マスクの合わせの誤差により、製造
時において、左右（ソース側あるいはドレイン側）の一
方に片寄ったことによるＭＯＳ）ランジスタの実効的な
チャネル長のずれ（変化）が極力少なくなるように、ソ
ース領域とドレイン領域の列を交互に配置し、かつ全体
的に左半分と右半分がチャンネル方向に対して線対称と
なるように配置される。従って、マスク合わせのチャン
ネル方向に対する（左右）のズレが各列のＦＥＴの実効
チャンネル長に変化を及ばしても、並列に接続された各
列のＰ＋ゲートＭＯＳとＮ＋ダグ−ＭＯＳの平均的な実
効チャンネル長は、全体的にズレが相殺されほぼ一定と
なる。

第６図は５通常のシリコンゲート６ＭＯ８製造プロセス
において、いかにしてＰ＋グー）ＭＯＳ及びＮ”グー）
ＭＯＳが構成されるかを示したものである。

（ａ）図において、１０１は比抵抗ｌΩ伽〜８Ω鋼のＮ
型シリコン半導体で、その上に熱酸化ＷＡ１０２を４０
００Ａ〜１６０００Ａ程度に成長させ、ホトエツチング
技術により、選択的に拡散のための窓をあける。Ｐ型不
純物となるボロンを５０ＫｅＶ〜２００ＫｅＶのエネル
ギーで１０　”　〜１０１３１）ｆ−２程度の量でイオ
ン打込みを行い、その後８時〜２０時間程度熱拡散して
ＮチャンネルＭＯＳ）ランジスタの基板であるＰ−ウェ
ル１０３を形成する。

（ｂ）図において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１μｒｎ〜２μｍ程形成しＭＯＳ）ランジスタ
のソース、ドレインおよびゲートとなる領域をエツチン
グにより除去する。その後３００Ａ〜１５００Ａ程度の
ゲート酸化膜１０５を形成する。

その上に多結晶Ｓｉ　１０６を２０００Ａ〜６０００Ａ
程成長させ、ＭＯＳ）ランジスタのゲート部を残してエ
ツチングにより除去する。

（ｃ１図において、気相成長により酸化膜１０７を形成
し、Ｐ型不純物を拡散する領域をホトエツチング技術に
より除去する。その後、１０２０〜１Ｏ２１個−３程の
高濃度のＰ型不純物となるボロンを拡赦し、Ｐチャンネ
ルＭＯＳトランジスタのソース。

ドレイン領域１０８を形成し、同時にＰ型中導体のゲー
ト電極を形成する。

（ｄ１図において、先と同様に気相成長により酸化膜１
０９を形成し、Ｎ型不純物を拡散する領域をホトエツチ
ング技術により除去する。その後、１０２０〜Ｉ　Ｑ　
”　１７１−”程度の高濃度のＮ型不純物となるリンを
拡散し、ＮチャンネルＭＯＳ）ランジスタのソース、ド
レイン領域１１０を形成し、同時にＮＨＸｌ半導体のゲ
ート電極を形成する。

（ｅ）図において、酸化膜１０９を除去し、気相成長に
より４０００＾〜５ｏｏｏＸ　ｓ度の酸化膜１１１を形
成し、電極取り出し部をホトエツチング技術により除去
する。その後、金Ｊ！Ａ（ＡＡ）を蒸着し、ホトエツチ
ング技術により電極配胸部分１１２を形成する。

（ｆ）図において、気相成長により１μｍ〜２μｍの酸
化膜で槍５゜ 次に、ゲートはｔａとして半導体を用いたＭＯＳトラン
ジスタのしきい値電圧について、第８図に従って説明す
る−まずＰ＋ゲートＭＯＳの場合については、８Ｊ　８
１Ｍ（ａ）のエネルギーバンド図よりｔ’＋−、＋−１
＋−”　−’ φＭ φＳ であることが示される。

但しここで　ＶＧ；半導体基板とゲート電極（Ｐ“半導
体）との電位差 Ｘ　；電子親和力、Ｅｇ；エネルギー・ギャップ φ５；Ｎ型半導体基板の表面ボテン シャル φＦＰ＋；真性半導体のフェルミ・ポテンシャルを基準
としたＰ型中 導体のフェルミ・ポテンシャル φ、；真性半導体のフェルミ・ボテ ンシャルを基準としたＮ型中 導体基板のツボルミ・ボテン シャル ｑ　；電子の単位電荷 ■。；絶縁物に加わる電位差 Ｅｃ；伝導帯のエネルギー準位の下 限 Ｅｖ；価電子帯のエネルギー単位の 上限 Ｅｉ；真性半導体の７エルミ・昂位 （動式において、ゲート電極の仕事関数をボテンシャル
で表わしてφＭ、十とし、又半導体の仕事関数を同様に
φ８□とすると であるから、 ｖ。−ｍ　−ｖ、＋φ９−φｓｔ−φ、　−０１となる
。

また第８図（ｂｌの電荷の関係より ＣＯＸ・Ｖｏ　＋ＱＪｉｓ　＋　Ｑ　１　＋ＱＢ　”　
０　−ａｌ）である、ここで ＣＯＸ；単位面積当り、絶縁物の容頷・ＱＢ８；絶縁物
中の固定電荷 ＱＢ；半導体基板中不純物のイオン 化による固定電荷 Ｑｉ；チャンネルとして形成された キャリア （２）、Ｑｌ）より −ＣＯＸ（−Ｖ。＋φＭＰ＋−φ８−φ５ｒｆ）＋Ｑｓ
ｓ＋Ｑｓ＋ＱＤ＝Ｏ−・・０ となる。

チャンネルＱｉができる時のゲート電圧ｖ０が、しきい
値電圧であるから、Ｐ＋ゲグー八へ０Ｓしきｃｏｘ　ｃ
ｏｘ　”’“４ この時φ８−２φＦである。

以下同様にして、Ｎ＋ゲグーＭＯ８）ランジスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で である。従ってそのしきい値電圧ＶｔｈＮ十はここでφ
Ｂ−２φＦ となる。

これよりＰ＋ゲートＭＯＳとＮ“ゲートＭＯ８のしきい
値電圧の差Ｖｔｈｐ＋−ＶｔｈＮ＋は、ｖｔｈｐ”　’
ｔｈＮ””φＭＰ十−φＭＮ”−φｙｐ”−φＦＮ”・
・・Ｑｅ となり、ゲート電極を構成している半導体のフェルミ・
ポテンシャルの差になる。これは第８図において（ａ）
　、　（ｃ）を比較して、同じ電葡分布になる時のゲー
ト電圧が−ゲート電極の仕事関数差であり。

フェルミ・準位の差になっていることで容易に理解でき
る。

以上の説明は、Ｐ−チャンネル型ＭＯ８）ランジスタの
例とした場合であるが、Ｎ−チャンネル型ＭＯ８）ラン
ジスタの場合も全く同様である。

次１ｃＭＯＳトランジスタのＶｔｈの差を取り出す回路
について説明する。

以下に説明する回路は上述したフェルミ準位の差（Ｅｆ
ｎ　”ｆｐ　）を取り出丁ための一方法となり得るが、
その他一般的に、４なるＶｔｈを持つＦＥＴのＶｔｈの
差に基ずく電圧なｉ準電圧として利用する基準電圧発生
装置として応用でざる。

第９図（ｂｌは、ＭＯＳ）ランジスタのしぎい値電圧に
対応する電圧を発生する回路である。Ｔ１＋Ｔ、はドレ
インとゲートが共通に接続された、いわゆるＭＯＳダイ
オードを構成している。

工。は定電流源、Ｔ、、Ｔ、は異なるしきい値電圧■ｔ
ｈｌ　、■ｔｈｚとはぼ等しい相互コンダクタンスβを
持つＭＯＳＦＥＴであり、各々のドレイン電圧をＶ、、
Ｖ、とすれば Ｉｏ　−、、／　（Ｖ＋　−ｖｔｈｌ　）”−二β（ｖ
！　”−Ｖｔ　ｂ　、　）　２　・・・０ηであるから Ｖ、　”’ｖｔｈｌ　＋　ｐＩフ／　−ａｓＶ＊　−Ｖ
ｔｈ２　＋　！ファ　−ｏｎとなり、ドレイン電圧の差
をとれは、しきい値電圧の差を取り出すことができる。

定電流源としては、十分大きな抵抗を使っても良（、特
性のそろりたものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランジスタによる抵抗を使用することができる
。

この回路でＴ、、Ｔ、として先に説明したＮ＋ゲグーＭ
ＯＳ及びＰ＋グー）ＭＯＳを使用すれば、しきい値電圧
の差とほぼ等しい値の、Ｎ型半導体とＰ型子導体のフェ
ルミ・準位の差（Ｅｆｎ　−”ｆｐ　）を取り出すこと
ができろ。

なお、ゲート電極のＭ成を変えろこと以外にも、例えば
チャンネルへのイオン打込み、ドープド・ゲート・オキ
サイド、ゲート絶縁膜の厚さの変更等により異なるしき
い差電圧を持たせることが可能であるが、これを第９図
の回路に適用すれば、イオン打込み量に対応したしきい
値電圧の差、ゲート絶縁膜中にドープされた不純物量お
よびゲート絶縁膜の厚さに応じたしきい値電圧の差を同
様に基準電圧として取り出すことができる。

例えばイオン打込み法は、打込み索が電流の形でモニタ
ー出来るため、不ＮＡ１１＃濃度の精度が、通常の拡散
に比較して極め【良いことは公知のところであるが、第
１０図はこの様子を示したものである。イオン打込み以
前のＭＯＳトランジスタの特性がＴ、であるとして、そ
れが製造時に個々にバラツ午、イオン打込み後にム■ｔ
ｈｆ！、ケのしきい値の変化し、個々にバランいたとし
ても、両者のしきい値電圧の差であるΔ■ｔ１１は、イ
オン打込み量で決まるために極めてバラツキが少なく、
同様に＆！造バラツキの少ない基準ＬＬ圧として使用で
きる。つまり、イオン打込みをしないＭＯＳ）ランジス
タＴ、のしきい値電圧なり　ｔｈｉとすると一式であり
、イオン打込みによる基板の固定電荷の増分なΔＱ、Ｂ
とするとイオン打込みされたＭＯＳ）ランジスタＴ、の
しきい値電圧Ｖｔｈｄｉとなり となる。このしきい値電圧の差電圧の温度変化は、ΔＱ
、がほとんど温度変化に対して一定であるため、極めて
小さい。

またイオン打込み量によって基準電圧が自由に変えるこ
とができ、シングル・チャンネルＭＯＳ製造工程でも容
易に実現することができるのも大きな利点である。

以下余白 −な茅飾音％る−０ 第１１図および＠１２図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ、はしきい値
電圧ｖｔｈｌ　ｅ　Ｔｔはし會い値電圧■ｔｈＢを持っ
ているとする。

抵抗Ｒ３がＴ１のインピーダンスに比較して十分大きく
、抵抗Ｒ１がＴ、のインピーダンスに比較して十分大き
い条件では Ｖｌ　−Ｖ２　”Ｖｔｈｌ　−・−・・ｉ■ｌ　”Ｖｔ
ｈＢ　・・・・・・（財）ゆえＫ、Ｖｔ　＋Ｖｔｈ１−
■ｔｈ２　・−・・・−ｉとなる。

第１３図１１１は、容量の両端子圧しきい値電圧に対応
する電圧を加え、容ｉＫ保持された電圧を差電圧として
取り出すものである。第１３図１ｂ＋はその動作タイミ
ングを表わしたものである。クロックパルスφ、により
Ｔｓ　、Ｔａをオンさせて容量Ｃｓ　Ｎ：　Ｔ　ｔ　、
　Ｔ　＊　ノＬ、　キイｍ　Ｒ圧■ｔｈｌ　ｔ　Ｖ　ｔ
ｈｆｉの差電圧をチャージする。

φ１が切れた後、クロックφｔＫよりＴ、をオンさせＣ
１のノード■を接地する。この時Ｃ，Ｋはしきい値電圧
の差電圧が保持されているから、ノード■にはその電位
をそのままでる。後で述べるような電圧検出回路に使用
する場合には、この時のノード■の電位をそのまま基準
電圧として使用することもできる。がより一般的な形で
使用できるためには、クロックφ、が入っている時間内
にクロックφ、によりてトランス・ミック１ンゲ−）Ｔ
、、Ｔ、をオンさせて、容ｉ１：　Ｃｔにその電位をと
り込み、演算増幅器５の逆相入力（−）へ出力を全面帰
還した、いわゆるボルテージ争フォロアで受ければ、そ
の出力として、十分内部インピーダンスの低い状態で、
Ｔ１　ｎ　Ｔｔのしきい値電圧の差が基準電圧として得
られる。

第１４図は同様に容量Ｃ３を利用した基準電圧発生装置
である。クロックφ、によりＴ、をオンさせる。この時
Ｔ、はクロックφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴ、のしきい値電圧ｖｔｈ１
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧Ｖｔｈ！だけ下がり、容ｆｔＣの両端に
は両者の差電圧がチャージされる。次にφ、によりＴ、
をオフし、φ、によりＴ、をオンさせるとノード■にし
きい値電圧の差電圧が得られる。

第１５図は、第１３図の回路で使用される公知の演算増
幅器を示したものである。Ｔ＋−Ｔｔは差動増幅回路を
構成している差動対であり、Ｔｓ。

Ｔ６はその能動負荷である。Ｔ、は、Ｔｓ　、ＴｔＫよ
るバイアス回路と共和定電流回路を構成している。Ｔ６
　、ＴｔはＴ、を定電流源負荷とするレベル・変換兼出
力バッファー回路である。図ではＣ−ＭＯＳでの回路構
成例を示したが、シングル・チャネルＭＯ８でも構成で
きることは言うまでもない。

またこの演算増幅器において、差動増幅回路を構成する
差動対Ｔｔ　、Ｔｍに、先に述べた方法により異なるし
きい値電圧ｖｔｈｔ　ｔ　Ｖｔｈ２　を持たせること罠
より、そのしきい値電圧の差を基準電圧として利用ある
いは取り出すことができ、これは従来にみもれない演算
増幅器の応用である。

第１６図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
ＳトランジスタＴ、、Ｔ、は各々異なるしきい値電圧■
ｔｈｌ、ｖｔＭを持っており、それ以外の特性は等しい
ものとする。また入力側に表われた（−）　、　（＋）
の符号は各々、出力に対して逆相、同相となることを意
味するものである。

Ｔ、の入力をＶ＋　、Ｔｔの入力を■、とすれば、Ｖ　
＋　−ｖｔｈｘ　＝＝　ｖ、　−ｖｔｈｘ　／）　ｔ　
ｌ）”　！　：′：ｖｔｈｌ　−”ｔｈ＄　＝−・・−
（Ｊの条件を境として、出力レベルが変化する。

演算増幅器はしきい値電圧の差電圧分の入力オフ・セッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ−セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
１６図に示すように、（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔＫはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためには、Ｔ、はデプレッシ舊ン・モードであるととが
必要である。例えばＴＩＫＰ＋ゲートＭグー。

Ｔ、にＮ＋ゲグーＭＯ８を使用する場合には、両方のＭ
ＯＳＦＥＴのチャンネル部に同一の条件でイオン打込み
を行って、ディプレッジロン型とすれば良い。

第１７図は、第１６図における演算増ＩＩｆｉ器を使っ
て、基準電圧を任意に設定できるようＫしたものである
。出力を分圧手段Ｒｓ、Ｒａを通して（−）人力に帰還
させれば、その分圧比をｒとすれば、出力電圧Ｖ０は となる。分圧手段Ｒ，，Ｒｅは線形抵抗が望ましいが、
許容できろ程度忙十分に特性のそろった抵抗であれば何
でも良い。

第１６図、１７図の回路はディプレッジロン型ＭＯ８を
使用するのが前提であるのに対し、第１８図、第１９図
の回路はエンノ・ンスメント型ＭＯ８でも動作可能なよ
うにしたものである。もちろん、ディプレッジロン型で
あっても差しつかえない。

第１８図の例は、第１６図の例と同様出力を（−）入力
に直接Ｒ１１させたもので、出力Ｖ０は、電源電圧な■
ＤＤとすれば、 ｖｏ　＝■ｏＤ−（ｖｔｈｌ　’ｔｈｓ）　＝”＠とな
る。第１６．１７図の回路では差動対の少なく共一方を
ディプレッジ賃ン・モードにする必要があり、ケースに
よっては製造工程数を増やさなければならないことがあ
るが、Ｖｔｈの差電圧を接地電位を基準にして取り出す
ことができる。

逆圧、第１８．１９図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

＠１９図の例は第１７図の例と同様分圧手段Ｒｙ　、Ｒ
＊を通して出力を（−）入力に帰還させたもので、出力
は ｒ となる。

第２０図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第２１図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒｅ、ＲｏＫより分圧した
電圧を加えた電圧検出回路である。

分圧比をｒ、基準電圧なりｒｅｆ、検出レベルをｖｓｅ
ｎｓｅとすると となり、分圧比ｒＫより検出レベルＶｓｅｎｓ。を任意
に設定できる。

第２２図の例は、Ｖｔｈの差に相当するオフ・セットを
持った演算増幅器を用いて、先に説明したようにオフ争
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ１１　＋　Ｒ＋＊は第２１図の例と同じ分圧
手段である。

第２０．２１．２２図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用できる。第
２２図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を第２９図に示すが、詳しい説明は
後述する。

第２３図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒ□、Ｒ，、Ｉｃより安定化出力の一
部と基準電圧とを比較し、一致するようにＴ、。のゲー
ト電圧を制御し、出力電圧を安定化する。演算増幅器は
、その特性が許容される範囲で何を使っても良い。

第２４図の例は第２３図の例でＴ、。ＫＭＯＳトランジ
スタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第２５図の例は第１６図の例で示したオフ・セット電圧
を持った演算増幅器を使用したものである。Ｔｔｌは当
然ＭＯ８）ランジスタであってもバイポーラトランジス
タであっても、接合型電界効果トランジスタであっても
良い。

第２６図の例は、Ｔ、とＴ、のしきい値電圧の差によっ
て決定される定電流回路である。

Ｔ、、Ｔ、は同一の相互コンダクタンスβを持ち、しき
い値電圧は各々異なるＶｔｈｌ　ｌ　ＶｔｈＢである。

抵抗Ｒ１゜がＴｔのインピーダンスに比較して十分高け
れば、Ｔ’ｌのドレイン電圧（＝ゲート電圧）■、はＶ
ｔｈｌとはに等しくなる。

Ｔ、が飽和領域の時は、Ｔ！に流れる電光重。

は となる。

第２７図の例は、Ｔ１．に流れる電光重による電圧降下
Ｉ。ｕｔＲ□を基準電圧■ｒｅｆと比較し、常に両者が
等しくなるよ５ＫＴ、のゲート電圧を制御するようＫし
た定電流回路である。

・・・・・・６の となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフｅセットを持たせることＫよって得ても良い。

第２８図の例は、Ｔ１１　＊　Ｔ　＠＠を同一のトラン
ジスタとし、いわゆるカレント・ミラー回路を用いた定
電流回路である。

第２９図の例は、第２２図の例のバッチＩＪ　ｅチェッ
カーを電子時計に応用した例である。

Ｔｔ　、Ｔｔ　、Ｔ４１　”＝Ｔａ。およびＲ４，とＲ
４！は公称１．５ｖの水銀電池Ｅ、の電圧レベルをチェ
ックする回路を構成する。差動部のトランジスタ対をＰ
＋ゲート・Ｎチャネル−ＭＯＳ、Ｎ＋ゲグー拳Ｎチャネ
ル−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧が
電子時計の動作電源範囲である１、０ｖ〜１．５ｖ以内
になるように、チャネル部分にイオン打込みをほどこし
ている。

基準電圧となるしきい値電圧の差は、シリコン半導体の
場合は、約１．１Ｖであり、バッテリーの電圧が下った
ことを検出するレベルを１．４Ｖ近辺に合せるために抵
抗手段Ｒ＋−Ｒｔの抵抗比で調整し℃いる。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために、分周回路ＦＤよりタイミング回
路ＴＭを通して得られるクロック侶号φにより、間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートグー、、
ＮＡ、で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の＠埋しベルにより、タイミン
グ回路ＴＭを制御し、それによってモータの駆動出力を
変えて、指針の運針の方法を変えて、バッテリー電圧の
低下な費示する。バッテリ電圧の低下は指針の動きを変
えず、別に液晶や発光ダイオード等の電気光学的素子を
点滅させる等して表示することも可能である。

なお同図において、Ｏ８ＣはＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａｌ及び容量ＣＧ、ＣＤを
一緒に含む水晶発振回路、ＷＳはその発振出力を正弦波
からく形波に変換する波形成形回路、ＣＭは秒針を駆動
するステップＯセータの励磁コイル、ＢＦ、、ＢＰ、は
ＣＭＯＳインバータで構成され励磁コイルＣＭを１秒毎
に極性を反転して駆動するためのバッファーである。

ＩＣ内の全ての回路は公称１．５ｖの水銀電池Ｅ。

で動作する。またＴＭは分周回路ＦＤの複数の周波数の
異なる分局出力およびＮＡ、、ＮＡｔで構成されたラッ
チの制御出力を入力として、任意の周期およびパルス幅
を持つパルスを発生するタイミングパルス発生回路であ
る。ＩＣは第６図に示すＳｉゲグーＣＭＯＳプロセスで
作られた指針式電子腕時計用モノリシックＳｉ半導体チ
ップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

【図面の簡単な説明】

第１図はＧａＡｓ　、Ｓ　ｉおよびＧｅ半導体のエネル
ギー・ギャップＥｇとその温度依存性を示す図である。 第２図は半導体のバンド構造とフェルミ準位Ｅｆを示す
図であり、同図１８１　、　ｔｂｌはＮ型半導体、ｆ”
　＊　ｔｄｌはＰ型半導体の例を示す。第３図はＮ型及
びＰ型Ｓｉのフェルミ準位の、不純物濃度をパラメータ
にした温度特性を示す図である。第４図ｔａｌ　、　（
ｂｌおよび（ｃｌはそれぞれＧｅ　、　Ｓ　ｌおよびＧ
ａＡｓ半導体と各種のドナーおよびアクセプタ不純物が
持つエネルギー準位の分布を示す図である。 第５図はＮ型およびＰ型半導体のフェルミ単位の差（Ｅ
ｆｎ　”ｆｐ）を取り出すために使用され得るＰ＋ゲー
トおよびＮ＋ゲグーＭＯ８ＦＥＴの断面構造を概略的に
示し、左半分がＰチャンネルＦＥＴ、右半分がＮチャン
ネルＦＥＴを示している。 Ｗ、６図１ａ＋乃至１ｆｌはＮ＋ゲグー（Ｂ部分）およ
びＰ＋ゲート（Ａ部分）ＰチャンネルＭＯ８ＦＥＴが通
常のコンプリメンタリＭＯ８を構成するＰチャン（Ｄ部
分）と−緒に製造されるのを示す。主要工程における断
面図である。第７図ｔａｌ　＊　ｌｂｌは夫々Ｎ＋グー
トＰチャンネ／Ｉ／ＭＯ８ＦＥＴの平面図と断面図を、
同図１ｃｌ　、　ｌｄｌはＰ＋ゲグーＰチャンネルＭＯ
８ＦＥＴの平面図と断面図を示し、各平面図の矢印で示
した線をその断面図の切断線と仮定している。 第８図（ａｔ　、　ｆｌ）ｌはそれぞれＰ”ｆｆｌ半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示し、同図（ｃｌ　、　ｌｄｌはそれぞれＮ＋型
半導体−絶縁物−Ｎ型半導体構造のエネルギー状態と電
荷の状態を示す図である。 第９図ｔａｌ　、　ｌｂ）は夫々異なるしきい値電圧Ｖ
ｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すための
ＭＯ８ダイオード回路の特性図とその回路を示す図であ
り、第１０図はイオン打ち込みによってＶｔｈが変化す
る様子を示す特性図である。 第１１図及び第１２図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第１３図１８１ははそのタ
イミング信号波形を示す。ＷＪ１４図乃至第１９図は更
に他の裏箱例にもとすく基準電圧発生回路を示す。第２
０図〜第２２図はそ□れらを電圧検出回路に応用した例
を、第２３図〜第２５図は電圧レギュレータに応用した
例を、第２６図〜第２８図は定電流回路に応用した例を
、第２９図は電子式腕時計用バッテリ・チェッカーに応
用した例を示している。 Ｔ・・・ＭＯ３ＦＥＴ％Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶振動子、Ｏ２０・・・水晶発
振回路、ＷＳ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイル、ＢＦ・・・ＣＭの！ｉｊＡｍ用バッファ
ー、ＮＡ・・・ＮＡＮＤゲート、ＩＣ・・・モノリシッ
クＳｉ半導体集積回路チップ、φ・・・クロックパルス
、Ｅｇ・・・半導体のエネルギー−ギャップ、Ｅｖ・・
・価電子帯の最上限準位、Ｅｏ・・・伝導帯の最下限準
位、Ｅｉ・・・真性半導体のフェルミ準位、Ｅｆｎ　、
Ｅｆｐ・・引ｆｆｉ、Ｐ型半導体のフェルミ準位、Ｅｄ
、Ｅａ・・・ドナーアクセプタ準位。 第　１　図 ０り 第　２　図 （ｂ） 第　８ 第　９　図 第１１図　第１２図 第　１３　図 Ｃａ） 第１４図 第１６図 第１７図 第　１８　図 第１９図 第２０図 第２１図 第２２図 第　２３　図 第　２４　図 第２５図 第２６図 第２７図 第２８図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極のフェルミ準位差に応じたしきい値電圧
   差を持つ第１．第２ＩＧＦＥＴを有し、このしきい値電
   圧差にもとすいて基準電圧を形成する基準電圧発生回路
   と、１対の入力端子と出力端子εを有する差動増幅手段
   と、１対の端子を有し、上記差動増幅手段の出力によっ
   て制御される制御用素子とを含み、上記制御用素子の一
   方の入力端子に非安定電圧が供給され、上記差動増幅手
   段の一方の入力端子に上記制御用素子の他方の端子にお
   ける電圧にもとすく電圧が供給され、上記差動増幅手段
   の他方の入力端子に上記基準電圧が供給されることを特
   徴とする電圧レギユレータ。 ２、上記第１ＩＧＦＥＴのドレインは、そのゲートに直
   流的に結合され、上記第２ＩＧＦＥＴのゲートは、上記
   第１ＩＧＦＥＴのゲートに結合され、上記第２ＩＧＦＥ
   Ｔのドレインは、上記第１ＩＧＦＥＴのソースに結合さ
   れ、上記第２ＩＧＦＥＴのドレインから基準電圧が取り
   出されることを特徴とする特許請求の範囲第１項記載の
   電圧レギュレータ。 ３、上記第１．第２ＩＧＦＥＴのそれぞれのゲート電極
   は、互いに異なる導電型にされた牛導体層部を有するこ
   とを特徴とする特許請求の範囲第１又は第２項記載の電
   圧レギユレータ。 以下余白