JPS60242668A - 絶縁ゲ−ト型電界効果半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果半導体装置の製法に関す
る。

各種の半導体電子回路忙おいて、基準となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの層方向電圧降下ＶＦや逆方向
降伏電圧（ツェナ電圧）Ｖｚ並びに絶縁ゲート型電界効
果トランジスｐ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧ｖｔｈ等が利用されてい
る。

これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによって変動を受ける
。従って、これらの物理量を各種電子回路の基準電圧発
生装置として利用するためには、得られる電圧値の変動
要素と許容できる変動幅に注意を払わなければならない
。

まず、これら物理量の温度特性について言えば、上記■
ＦやＶｔｈは通常２〜３　ｍ　Ｖ　／　”Ｃ程度の温度
依存性を持っており、この温度変化に伴なう基準電圧の
温度変化は用途によっては実用を断念せざるな得ない程
の大きさ及ぶ。

側糸ば公称１．５ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるバッテリー・チェッカーを実現しようとすれば、
１．４Ｖ程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。

これを０．６Ｖ程度のＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈ又は、ダイオードの順方向降下電圧■２を利用して構
成しようとすれば、１．４■を目標とした検出レベルは ＝４．６７〜７．０　（ｍＶ／　Ｃ） の温度依存性を持ち、実用動作温度範囲をｏｃ〜５０Ｃ
と狭く見積ッテも、１．２３Ｖ　〜１．５７Ｖ、！−大
きく変動することになり、実用的なバ・テリー　１チエ
ツカーとはなり得ない。

次に、これら物理量の製造バラツキについては、ＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈは±０．２Ｖ＠度度のバラ
ツキがあり、このバラツキは温度変化よりも大きくなる
。従って、上述のバッテリ参チェッカをｖｔｈを利用し
てＩＣ（集積回路）化した場合基準電圧補正のための外
部部品と接続ビン（端子）のみならず、ＩＣ製造後の調
整の手間が必要となる。

また半導体ＲＡＭ等、ＭＯ８ＦＥＴ集積回路において、
基板（バック・グー））Ｋ逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しない基準電圧源が必要であり
、しかも集積化が可能であることが必要であるが、上述
の■、やｖｔｈでは同様な埋出で採用が難しい。また、
ツェナ電圧ｖ２は低い電圧では３Ｖ程度が限度であり、
３Ｖ以下の低電圧範囲で使用する基準電圧としては不適
当であり、又、ツェナ電圧及びダイオードの順方向降下
電圧を基準電圧として使用するのには、数ｍＡ−数十ｍ
Ａ程度の電流を流す必要があり、低消費電力化という点
でも不適当である。

以上の説明から明らかなように■ｔｈ−ＶＦおよびＶｚ
を利用した従来の基準電圧発生装置は、温度特性、製造
バラツキ、消費電力および電圧レベル零を考えれば、必
ずしもあらゆる用途に適合するものではなく、極めて厳
しい特性が要求される用途に対しては実用化や量産化を
断念せねばならなくなるケースがしばしばであった。

な−お、高抵抗とＭＩ　５ＦＥＴのゲートを同一工程で
形成する方法が特開昭５３−１４５８６号に開示されて
いる。

本発明者らは、以上のような検討から従来の基準電圧発
生装置の改良には物理的に限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った〇 本発明の目的は従来にはみられない全く新しい考えに基
すいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることである。

本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。

本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロット間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。

以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。

本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。

本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。

本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。

本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。

本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。

本発明の他の目的は比較的低い電圧（約１〜３Ｖ）の電
源、例えば１．５■の酸化銀電池や１．３■の水銀電池
に適合する基準電圧発生装置を提供することである。

本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。

本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリｍチェッカを提供することで
ある。

本発明の他の目的は高精度のバッテリ・チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。

本発明の他の目的はバック・バイアスの印加されたＩＧ
ＦＥＴのしきい値電圧を製造バラツキや温度変化に依存
しないほぼ一定の電圧に維持でき、もって製造歩留りを
向上できるＩＧＦＥＴ集積回路を提供することである。

本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（ＣＭＯ８ＩＣ）やＮチャンネル１ＭＯ８
ＩｃやＰチャンネルＭＯ８ＩＣとコンパチブルな基準電
圧発生装置とその製造方法を提供することである。

本発明は半導体や金属の物性の原点にたちかえり、特に
エネルギーギャッグＥｇ、仕事関数φ、フ諷ルミ準位Ｅ
、等に着眼して成されたものである。

即ち、半導体がエネルギー・ギャップＥｇ、ドナー、ア
クセプタおよびフ土ルミ準位等の各種準位を持つことは
周知であるが、これら半導体の物性、特にエネルギー・
ギャップＥｇやフ五ルミ準位Ｅ、に着目した基準電圧発
生装置は、半導体が発見されて以来広範囲の分野に目覚
ましい発展を遂げた現在に至るまで、いまだ例をみない
。

結果論で言うと、本発明者らはこのエネルギー・ギャッ
プＥ　、仕事関数φ、フ三ルミ準位Ｅｆ吟を基準電圧源
に利用することを考え、その実現に成功した。エネルギ
ー・ギャップＥｇ、フールミ準位Ｅｆ等を基準電圧源に
使用すること自体は決して難しい理論ではなく、その結
果はたやすく理解、納得できるところであろう。しかし
ながら、もはや浅い歴史ではなくなったこの半導体工業
の分野において、半導体物性の原点にたちかえり、本発
明者らがもたらした前人未到と信じられるこの成功例は
独創的かつ画期的なものであり、今後の電子回路や半導
体工業の一層の発展に大きく寄与できるものと期待され
る。

本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン・モノ号シッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてはは同じ条件で製造され
るので、両者の■ｔｈの差はほぼＰ型シリコン、Ｎ型シ
リコン、ｉ型（真性半導体）シリコンのフェルミ単位の
差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度付
近にそれぞれの不純柳がドーグされ、この差はシリコン
のエネルギー−ギャップＥｇ（約１．ＩＶ）モＬ、＜ｌ
ｔＥｇ／２　（０，５５Ｖ　）ＶＣｈＰｉ−＠シ＜すｔ
）、これが基準電圧源として利用される。

このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。

本発明および本発明の史に他の目的は図面を参照した以
下の説明から一層明白に理解されるであろう。

半導体の結晶構造から始まり、半導体のエネルギー−バ
ンドおよびドナーとアクセグタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。

組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。

本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合いにして本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ・Ｍ−３ＺＥ著、−ｐｈｙｓｉｃｓ　ｏｆ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ　”、１９
６９年Ｊｏｈｎ　Ｗｉ　ｌｅｙ　＆５ｏｎｓ社発行、特
にＣｈａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄＰｒ
ｏｐｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒｓ
　−Ａ　Ｒｅｓｕｍｅ　”　１１貞〜６５貞の助けを借
りて簡単に説明する。

エネルギ−９ギャップＥ、の応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）−の非化
合物半導体とガリュウム・ひ累（ＧａＡｓ）化合物半導
体である。これらのエネルギー・ギャップＥｇと温度と
の関係は前述の著書２４員で説明されており、これを第
１図に昇揚する。

第１図から理解されるように、Ｇ　ｅ　＃　Ｓ　ｔおよ
びＧ　ａ　Ａ　ｓのＥｇは常温（３００°Ｋ）で、それ
ぞれ、０．８０（ｅＶ）、１．１２（ｅＶ）および１．
４３（ｅＶ）である。またその温度依存性は、それぞれ
、０．３９（ｍｅＶ／”Ｋ）、０．２４　（ｍｅＶ／’
Ｋ　）および０．４３（ｒｎｅＶ／”Ｋ）である。従っ
て、これらのエネルギー・ギャップＥｇＫ相当する或い
まそれに近い値の電圧を取り出すととＫよって、前述し
たＰＮ接合ダイオードの順方向電圧降下ｖ２やＩＧＦＥ
Ｔのしきい値電圧Ｖｔｈが持つ温度依存性より１桁も小
さい温度依存性を持つ基準電圧発生装置が得られる。さ
らに、得られる電圧は半導体固有のエネルギー・ギャッ
プＥｇで決まり、例えばＳｔでは常温で約１．１２Ｃｖ
Ｉと他の要因とはほぼ無関係に定められ、製造条件等の
バラツキに左右されにくい基準電圧を得ることが可能で
ある。

では、この半導体のエネルギーｅギャップＥｇＫ相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。

Ｎ戴、ｉ型およびＰ型半導体のフェルミ単位（仕事関数
）の差の応用 半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知られている。なか
でも本発明で注目したところは、Ｎｆｆ１およびｐｍ半
導体のフェルミ・エネルギーの位置するところが、真性
半導体のフェルミ・エネルギー準位Ｅｌを基準にして、
それぞれ伝導帯および価電子帯に向けて２分されるとい
う物性である。そして、アクセプターおよびドナー不純
物の濃度が高ければ高い程、真性半導体の７工ルミ準位
Ｅｉから一層離れる傾向で、Ｐ型半導体のフェルミ準位
Ｂｆｐは価電子帯の最上限準位′ＢＹに近づぎ、Ｎｌｌ
半導体のフェルミ準位Ｅｆｎは伝導帯の最下限準位Ｅ。

ｋ近づぎ、両７エルミ準位の差（Ｅｆｎ”−Ｅｆｐ）を
゛とれば、これは半導体の持つエネルギー・ギャップＥ
ｇにより近づくことになり、その温度依存性もエネルギ
ー・ギャップＥｇのそれに近くなる。また、Ｐ型半導体
と真性半導体、およびＮ型半導体と真性半導体のフェル
ミ単位の差ＣＥｆｎ−Ｅｉ）、ＣＥｉ−Ｅｆｐ）につい
ても同様であるが、この場合絶対値はＥ　ｇ／２に近づ
く。以下真性半導体との差についてはＰ型とＮ型の差の
半分になるということで、説明を省略する。詳しくは後
述するが不純物濃度が高ければ高い程（Ｅｆｎ−Ｅｆｐ
）の温度依存性は小さくなり、飽和濃度にできるだけ近
い濃度にすることが好ましい。

フェルミ準位”ｆｎ　、　Ｅｆｐｋｔドナーおよびアク
セプター不純物の濃度だけでなく、ドナーおよびアクセ
プター準位ＥｄおよびＥａＩｔも関係し、この準位Ｅ　
ｄ　＊　Ｅ　、は不純物材料によって異なる。準位Ｅｄ
およびＥ、がそれぞれ伝導帯および価電子帯に近い程、
７工ルミ準位Ｅｆｄおよび”ｆａもそれぞれに近づく。

言い換えれば、ドナーおよびアクセプターの不純物準位
Ｅｄ、Ｅｆが浅い程、７工ルミ単位の差（Ｆ：１ｆｎ−
Ｅｆｐ）は半導体のエネルギー・ギャップＥｇに近くな
る。

ドナーおよびアクセプターの不純物準位Ｅｄ。

Ｅｆが真性半導体の７エルミ・レベルＢＩＷＣ近い程、
すなわち深い程７エルミ準位の差ＣＥｆｎ−Ｅｆｐ）は
半導体のエネルギー・ギャップ′Ｅｇからより離れる。

しかしながら、このことは必ずしも温度依存性が悪くな
ることを意味しているのではなく、フェルミ準位の差（
Ｈｆｎ−Ｅｆｐ）の絶対値が小さくなることを意味して
いる。従って、７工ルミ準位の差（”ｆｎ−Ｅｆｐ）や
仕事関数の差は、半導体材料および不純物材料等の材料
固有のものであり、別の見方をすれば半導体のエネルギ
ー・ギャップＥｇとカテゴリを異にした、ギャップＥｇ
と並ぶ基準電圧源と成り得る。すなわち、フェル電準痘
の差（Ｅｆｎ−Ｅ４ｐ）は、それ自体で、ＰＮ接合の順
方向電圧降下Ｖ、やＩＧＦＥＴのしきい値電圧Ｖｔｈよ
りも温度依存性が小さく、また製造バラツキに左右され
Ｋくい基準電圧源となり得、浅いドナーおよびアクセプ
タ単位Ｂｄ、Ｅｆを示す不純物材料を使用してフェルミ
準位の差（Ｅｆｎ−Ｅｆ、）を取り出すことが、半導体
のエネルギー・ギャップＥｇＫはば近い値の電圧を取り
出す一つの方法となり得る訳である。一方、得られる電
圧値の設定に関して言えば、半導体のエネルギー・ギャ
ップに相当するだけの比較的大きい基準電圧を得ること
を目的とする場合には、浅い準位を示す不純物を使用し
、比教的小さい基準電圧を得ることを目的とする場合に
は深い準位を示す不純物を使用すれば良い。

不純物材料の選択の具体例 ７工ルミ準位Ｅｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
ｃ％　ドナー濃度Ｎｄ、アクセプタ濃度Ｎ１および温度
Ｔとの関係についてはｌｌ［２図および第３図を参照し
て更に詳しく説明するが、それに先立ち、Ｇｏ、８１お
よびＧａＡｓ半導体に対して各不純物がどのような準位
を示すかを理解し、本発明ではそれらの不純物をいかく
利用するかを理解するために、前述の文献第３０頁のデ
ータを第４図として昇揚し、説明を加える。

第３図（ａ）　、　（ｂ！および（ｅ）は、それぞれ、
Ｇｅ。

ＳｌおよびＧａＡｓに対する各稿不純物のエネルギー分
布を示す図であり、各図における数字は、破線で表わさ
れたギャップの中心Ｅ１から上側に位置する準位につい
ては伝導帯の最下限準位Ｅ０からのエネルギー差（Ｅｃ
−Ｅｄ）を示し、下側に位置する準位については価電子
帯の最上限準位Ｅｖからのエネルギー差（Ｅ、−Ｅｖ）
を示し、その単位はいずれも（ｅＶ）である。

従って、同図において小さい数値で示された不純物材料
はその準位が伝導帯の最下限準位Ｅｃ若しくは価電子帯
の最上限進位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに使用されているＳｉに
対しては、Ｌ１＋５ｂ−Ｐ、ＡｓおよびＢｉのドナー不
純物およびＢ、ＡノおよびＧａのアクセプター不純物の
示す準位差１ｃｍＥｄ）、（Ｅ＆−Ｅｖ）が最も小さく
、それぞれの準位差はいずれもＳｉのエネルギー・ギャ
ップＥｇの約６％以下である。

これらの不純物を使用したＮｍＳ　ｉおよびｐｍｓｉの
７工ルミ準位の差（ｇｆｄ−Ｅｆａ）は、θ″Ｋからの
温度変化を無視すれば、Ｓｌのエネルギー・ギャップＥ
ｇの約９４％〜９７％となり、はｌ−ＥＥｇに等しい値
となる。また、上記不純物の次に小さい単位差（ＥＣ−
Ｅｄ）、（Ｅ、−Ｅｖ）を示すドナー不純物はＳ（Ｅｇ
の約１６％）で、アクセプター不純物はＩｎ（Ｅｇの約
１４％）であり、各不純物を使用したＮ型Ｓｌおよびｐ
ｕｓ　ｉの７工ルミ単位の差（Ｅ４４−Ｅｆａ、、＞は
θ°Ｋにおいて約０．８５Ｋｇとなり、Ｓｔのエネルギ
ー・ギャップＥｇとのずれは約１５％にも及び、上述の
不純吻忙対してずれは極端に開くことが判る。

従って、８１のエネルギー・ギャップＥ、にほぼ等しい
電圧を得るためのＰ型およびＮＷ１８　ｌの不純物材料
としては、Ｌｌ、５ｂｅＰ、Ａ、ｉｓ：およびＢｉのグ
ループから選択された１つのドナー不純物およびＢ、Ａ
Ｊお、よびＧａのグループから選択された１つのアクセ
プター不純物が好適であり、その他の不純物はＳｌのエ
ネルギー・ギャップＥｇよりかなり小さい電圧を得る目
的に好ｉであろう。

フェルミ準位′Ｅｆの物性 次に、フェルミ準位の差（Ｅｆｎ−Ｅｆｐ　）　Ｋつい
て、［２図を参照して物性的な説明をする。第２図は半
導体のエネルギー準位を示す図であり、同図（ａ）およ
び（ｂ）はそれぞれＮ凰半導体のエネルギー準位モデル
とその温度特性を示し、同図（ｅ）および（ｄ）はそれ
ぞれＰ型半導体のエネルギー準位モデルとその・温度特
性を示している。

半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのペアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導Ｗｐｃ存在する電子数からめられ、各々 となる。ここで、 ｈ；ブランク定数、ｍ”；電子の有効質量これより、 となり、 となる。

ここで、フェルミ・準位は、ＥＣに接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。

この式の示すところは温度が低い時はもちろん、フェル
ミ準位は伝導帯の下端とドナー準位の中間に位置し、温
度の依存性は、Ｅｃの温度特性にはぼ等しくなる。

以下余白 但し、温度が十分高（なった場合には、価電子帯から励
起された電子とホールのベアーから多数となり、不純物
の影響は少な（なり、７エルミ・準位は真性半導体の準
位Ｅｉに近ずく。以上の関係を示したものが、第２図０
））である。

第２図（Ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
低電子帯の上端とアクセプター準位の中間にほば位置し
温度が高くなると真性半導体の７エルミ・準位に近づい
ていく。

この関係を示したものが第２図（ｄ）である。

関係−具体例 ７工ルミ卑位Ｅｆｐ　＋　Ｅｆｎの温度依存性と不純物
濃度との関係について物性的な説明をしたが、次に、現
在最も多く実用されているＳｉ半導体を具体例として、
前述の著書３７頁のデータを参考にして、実用化する際
の７工ルミ単位の差（Ｅｆｎ−Ｅｆ、　’）とその温度
依存性について説明する。

第３図にそのデータを昇揚する。

通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高いところでは１０　”　（ａｔｏｍｓ
　／　ｃｍ”　）であるが、不純物濃度をそれより２桁
低い１０　”　（ａｔｏｍｓ／ｃ＋ａ”）としても、第
３図から読み取れるように、Ｎ型半導体とＰ型半導体の
フェルミ争準位の差（Ｅ（ｎ−Ｅ（ｐ））！　、３００
　Ｋにおいて０．５−（−０，５）−１，０（ｅＶ）で
あり、同温度でのエネルギーギャップＥ　ｇ　＝１．１
　ｅ　Ｖに比較的近い値となる。温度に対する変化は２
００’Ｋから４００°Ｋ（−７０Ｃ〜１３（１）の範囲
で、約１．４）４（ｅＶ）から０．８６（ｅＶ）の変化
で、変化率は、０．９　（ｍＶ／Ｃ）である。これは先
に述べたＩＧＦＥＴのしきい値電圧Ｖｔｈ及び、ダイオ
ードの順方向降下電圧Ｖ、の温度に対する変化率が２〜
３ｍＶ／Ｃであるのに対し約１／３の小さい値である。

不純物濃度がｌＱ２０ｃｍ″′Ｓ以上であればシリコン
・工＊　／”ｆ−キ’ｒ　ｙ　フ（Ｅ　ｇ　）　Ｓ　ｉ
−１，１（Ｖ　）にはぼ等しくなり、温度の変化率は約
０．２ｍＶ／Ｕとなり、十分小さい値となる。

従って、不純物濃度は約Ｉ　Ｑ　１８０＠１以上であれ
ば少くとも従来より１／２〜１／３に小さくされた温度
依存性を得ることができ、更に好ましくはｌ　Ｑ　”’
　ｃ＋＋＋−ｓ以上（約１／１０に改善）、更に最も好
ましくは飽和濃度である。

７工ルミ準位の差の取り出し原理と実例では、この７工
ルミ準位の差（Ｅ４ｎ−Ｅ（ｐ）　。

（Ｅｆｎ−Ｅｉ）、（Ｅｉ−Ｅ（ｐ）ＩＣ相当する電圧
はいかなる原理に基すいて取り出すことができるのか、
その−例は、同一半導体基体表面に形成された導電型の
異なる半導体ゲート電極を有する２つのＭＯＳＦＥＴの
しきい値電圧Ｖｔｈの差を利用することである。以下そ
の具体例を説明する。

第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ生型半導体をゲート電極とし
たＭＯＳ）ランジメタをＰ＋ゲートＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ゲグー
Ｍｏ５ｔ型半導体な゛明細書の浄書（内容に変更なし）
１ ゲート電極としたＭＯＳ）ランジメタをｉゲート酸化膜
と言うこととする。同図において左半分はＰ＋、ｉおよ
びＮ“ゲートＰチャンネルＭＯ８）ランジメタであり、
右半分はＮ＋、ｉおよびＰ＋グー）ＮチャンネルＭＯＳ
）ランジメタである。

第５図のＭＯＳＦＥＴ（Ｑｌ）〜（Ｑ、、）、（Ｑ、）
〜（Ｑ６）の相互のしきい値電圧の差は下表のようにな
る。

表 第６図（ａ）　、　（ｂ）ないし第１１図（ａ）　、　
（ｂｌは、実際に回路構造上使用される平面パターンと
平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、ｉゲー
ト。

特開昭ＧＯ−２４２６Ｇ８（８） Ｎゲートの各Ｐ−チャンネルおよびＮチャンネルＭＯＳ
）ランジメタを断面構造と合せて、表わしたものである
。

上記各図において、ソースおよびドレインのＰ型領域は
多結晶Ｓｉをマスクとして、不純物の拡散によって形成
される。Ｐ匿不純物及びＮｕ不純物を選択拡散するため
のマスクと上記ソースおよびドレイン領域とのマスク合
せの余裕をとるためにゲート電極のソース及び、ドレイ
ンに接した両端部には、Ｐ＋ゲートＭＯＳ、Ｎ＋ゲグー
ＭＯ８の両者ともソース及びドレイン領域と同じ不純物
が拡散される。例えばＰチャンネルＭＯ８ではＰ型不純
物である硼素が拡散される。ゲート電極の中央には、Ｐ
＋ゲートＭＯＳはＰ型不純物が、Ｎ±ダグ−ＭＯＳはＮ
型不純物が拡散される。

上記第６図、第７図及び第８図は各々ＰチャンネルのＰ
＋ゲート、ｉゲート、Ｎ＋ゲグーＭＯ８の平面図と断面
図を表わしており、第９図、第１０図及び、第１１図は
各々ＮチャンネルのＮ＋ゲグー、ｉゲートＮ＋グー）Ｍ
ＯＳの平面図と断面図を表わしている。

第６図〜第１１図において、セルフ・アラインのために
とったゲートのソース及びドレイン領域と同じ不純物拡
散領域が、マスクの合わせの誤差により、製造時におい
て、左右（ソース側あるいはドレイン側）の一方に片寄
ったことによるＭＯＳトランジスタの実効的なチャンネ
ル長のずれ（変化）が極力少なくなるように、ソース領
域とドレイン領域の列を交互に配置し、かつ全体的に左
手分と右半分がチャンネル方向に対して線対称となるよ
うに配置される。従って、マスク合わせのチャンネル方
向に対する（左右）のズレが各列のＦＥＴの実効チャン
ネル長に変化を及ぼしても、並列に接続された各列のＰ
＋ゲグーＭＯ８ｉグー）ＭＯＳ、及びＮ＋ゲグーＭＯ８
の平均的な実効チャンネル長は、全体的にズレが相殺さ
れほぼ一定となる。

第１２図は、通常のシリコングー）０ＭＯ８製造プロセ
スにおいて、いかＫしてＰ＋グー）ＭＯＳ及びＮ＋ゲグ
ーＭＯ８が構成されるかを示したものである。

第１２図（ａ）において、１０１は比抵抗ｌΩ備〜８Ω
ＣＩＩＩのＮ型シリコン半導体で、その上に熱酸化膜１
０２を４０００＾〜１６０００又程度に成長させ、ホト
エツチング技術により、選択的に拡散のための窓をあけ
る。Ｐ型不純やとなるボロンを５０ＫｅＶ　〜２００Ｋ
ｅＶ　のエネルギーでｉ　ｏ”−１Ｑ　Ｉｓ　２−’程
度の量でイオン打込みを行い、その後８時〜２０時間程
度熱拡散してＮチャンネルＭＯＳ）ランジメタの基板で
あるＰ−ウェル１０３を形成する。

同図伽）において、熱酸化膜１０２を除去し、熱酸化膜
１０４を１μｍ〜２μｍ程形成しＭＯＳ）ランジメタの
ソース、ドレインおよびゲートとなる領域をエツチング
により除去する。その後３００λ〜１５００λ程度のゲ
ート酸化膜１０５を形成する。その上に多結晶８４１０
６を２０００Ａ〜６００　ｏｎ程成長させ、ＭＯＳ）ラ
ンジメタのゲート部を残してエツチングにより除去する
。

同図（ｃ）において、気相成長により酸化膜１０７を形
成し、Ｐ型不純物を拡散する領域をホトエツチング技術
により除去する。その後　１６ｚｏ〜Ｉ　Ｑ　意ｌＣａ
１Ｍ程の高濃度のＰｉ不純物となるボロンを拡散し、Ｐ
チャンネルＭＯ８）ランシスターのソース、ドレイン領
域１０８を形成し、同時にＰ型半導体のゲート電極を形
成する。

同図＠）において、先と同様に気相成長により酸化膜１
０９を形成し、Ｎ型不純物を拡散する領域をホトエツチ
ング技術により除去する。その後、１０２０〜ｌ　Ｑ　
ｔｌ　（＋＋１−８程度の高濃度のＮ型不純物となるリ
ンを拡散し、ＮチャンネルＭＯ８）ランシスターのソー
ス、ドレイン領域１１０を形成し、同時にＮ警手導体の
ゲート電極を形成する。

次に、酸化膜１０９を除去し、気相成長により４０００
Ａ〜８０００Ａ程度の酸化膜を形成し、電極取り出し部
をホトエツチング技術により除去する。その後、金属（
Ａｎを蒸着し、ホト−エツチング技術により電極配線部
分を形成する。

次に、気相成長により１μｍ〜２μｍの酸化膜で覆う。

ここで、第１２図（ｄ）　ＩｃおいてＱ、、Ｑ、は一般
のＣＭＯＳインバータを構成するＭＯ８であり、Ｑ、、
Ｑ、は基準電圧発生のためのＰ＋ゲート。

Ｎ＋ゲグーＭＯ８である。

第１３図（ａ）ないしくｄ）は、Ｐチャンネル型のＰ＋
ゲグーＭＯ８とｉグー）ＭＯ８の製造プロセスにおける
断面を示している。この例では同図（Ｃ）までは第１２
図（Ｃ）までと同じであるが、同図＠）においてＭＯ８
ＦＥＴＱ＊のゲート上の酸化膜１０９６を除去しないで
Ｎ型不純物を拡散する。

第１４図（ａ）ないしくｄ）はＮチャンネル型のＰ＋グ
ー）ＭＯ８とＮ＋ゲグーＭＯ８の製造プロセスにおける
断面を示している。

第１５図（ａ）ないしくｄ）はＮチャンネル型のＮ＋ゲ
−）ＭＯ８、ｉグー）ＭＯ８の製造プロセスにおける断
面を示している。

次に、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋グー）ＭＯ８の場合については、＄１６図
（ａ）のエネルギーバンド図よｑＶＧ十〇φＦＦ”　十
−＋ｑＸ−ｑＶｏ＋ｑφｓｒｆｑ 十ｑＸ＋−−ｑφＢ φＳ であることが示される。

但しここで　ＶＧ　ｌ半導体基板とゲート電極（Ｐ千生
導体）との電位差 ＸＩ電子親和力、Ｅｇ　蓼エネル ギーギャップ φＢ　ｔＮ型半導体基板の表面ボテ ンシャル φＦｐ番真番卒性半導体エルミ・ボ テンシャルを基準としたＰ 型半導体のフェルミ・ボテ うム÷ム→うヤ Ａん φｐｇ真性半導体のフェルミ・ポテ ンシャルを基準としたＮ微生 導体基板のフェルミ舎ポテン シャル ｑ　番電子の単位電荷 Ｖ６−　ｇ絶縁物に加わる電位差 ＥＣｓ伝導帯のエネルギー準位の下 限 Ｅｖｓ価電子帯のエネルギー準位の 上限 Ｊｓ’真性半導体の７エルミ・準位 （７）式ｉｃオイ（、ゲート電極の仕事関数をポテンシ
ャルで表わしてφＭＰ十とし、又半導体の仕事関数を同
様にφｓｉとすると ＺＱ であるから、 Ｖ、−−ＶＧ＋φＭ−φｓｉ−φＳ　・・・川・・山・
・・・・・・０■となる。

また第１６図［有］）の電荷の関係より−ＣＯＸ・Ｖ６
　＋Ｑｓｓ＋Ｑｉ＋ＱＢ　−０＋４＋＋１＋１１＋ＡＩ
）である。ここで ＣＯＸ＋単位面積当り、絶縁物の容 量 Ｑ８Ｂ　＋絶縁物中の固定電荷 ＱＢ　１半導体基板中不純物のイオ ン化による固定電荷 Ｑｉ　！チャンネルとして形成され たキャリア ａｃｌ、α１）より −ＣＯＸ　（−Ｖｏ＋φ輩、十−φ８−φ５ｒ（＞　−
−−−−−ａ’ａ＋Ｑｓ　ｓ　＋Ｑｉ＋ＱＢ　−０＋＋
＋＋＋曲＊＋ｍ＋ｍａａとなる。

チャンネルＱｉができるときのゲート電圧ｖＧが、しき
い値電圧であるから、Ｐ　グー）ＭＯＳしきい値電圧を
ｖｔｈｐ十とすると この時φＢ−２φＦである。

以下同様にして、Ｎ＋ゲグーＭＯＳ）ランジメタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で ｑ である。従ってそのしきい値電圧ＶｔｈＮ＋はここでφ
８−２φ２ となる。

とれよりＰ＋ゲグーＭＯ８とＮ”　ゲ−）ＭＯＳのしき
い値電圧の差ＶｔｆｉＤ”　’ｔｈＮ＋は、Ｖｔｈｐ”
　Ｖｔｈ＊”＝％ｐ＋　ｍｍ−４ｐ”　φＦＮ＋　ｔａ
ｍｅ°曲ａＳとなり、ゲート電極を構成している半導体
のフェルミ・ポテンシャルの差になる。これは第１６図
において（ａ）　、　（ｃ）を比較して、同じ電荷分布
になる時のゲート電圧が、ゲート電極の仕事関数差であ
り、フェルミ・単位の差になっていることで容易に理解
できる、 以上により、Ｐ＋ゲグーＭＯ８とＮ＋ゲグーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇにほ
ぼ等しい電圧を取り出すことができるということが分つ
たが、−その他の方法として、真性半導体をゲニト電極
としたＭＯＳ（ｉゲートＭＯ８と以下記す）のしきい値
電圧とＰ＋ゲグーＭＯ８あるいはＮ＋ゲグーＭＯ８のし
きい値電圧との差によっても、エネルギｍ−ギャップＥ
ｇの電圧を取り出すことができる。

ｉグー）ＭＯＳのしきい値電圧なＶｔｈｉ　とすると、
真性半導体のフェルミＩＫ位は０であるから（真性半導
体のフェルミ単位を基準としているため）ｉゲートＭＯ
８とＰ＋ゲグーＭＯ８’のしきい値電圧の差は ｌ　Ｖｔｈ　ｓ　−Ｖｔｈｐ＋ｌ　＝　ＩＱ−φｐｐ＋
　ｌ’ｐ　、Ｅｇ　””””’（ｌηであり、ｉゲート
ＭＯ８とＮ＋ゲグーＭＯ８のしきい値電圧の差は １　Ｖｔｈｉ−ＶｔｈＮ＋　ｌ−ｌ　ｄｈｙＮ＋−ｏ　
１−１−−　Ｅｇ−−−−−・−・（Ｉｓとなり、ちょ
うどエネルギーギャップＥｇの半分の電圧になることが
容易に分る。

このｉゲートＭＯ８とＰ＋ゲートあるいはＮ十グー）Ｍ
ＯＳのしきい値電圧の差によって得られる電圧は約０．
５５Ｖと低い基準電圧源と適するとと、また後述するよ
うに０ＭＯ８の製造工程だけでなく、ゲート電極への不
純物のドープ工程は１回でできるのでシングル・チャネ
ルのＭＯＳの製造工程でも容易に高精度の基準電圧源が
得られるということで非常に有用である。

次にＮチャネンネルＭＯ８半導体集積回路でのプロセス
を第１７図（ａ）〜（ｅ）に示した断面を用いて説明す
る。

（１）比抵抗８〜２０Ωｃｍを有する半導体基板１０１
を用意し、この基板表面に厚さ１μｍの熱酸化膜１０３
を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）しかる後、露出した半導体基板１０１主さ７５０
〜１０００尤のゲート酸化膜（Ｓｉｆｔ　）１０３を形
成する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化＠１０２．ゲート酸化ｍ　１０３　＊　コン
タクト穴１０３ａを有する半導体基板１０１主表面全体
にシリコンなＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏ
ｒ　Ｄｅ−ｐｏｓｉｔｉｏｎ　）法によりデポジットし
、厚さ３０００〜５０００Ａの多結晶シリコン層を形成
する。

（６）多結晶シリコン層１０４を選択的にエツチングす
る。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によすＣ
Ｖ　Ｄ　Ｓ　ｉｏｔ膜を２０００〜３０００Ａ（７）厚
さにデポジットする。

（８）メモリセル負荷抵抗等の高抵抗部分および、真性
準位ゲート部１０４ａの多結晶シリコン層上のみ上記Ｃ
Ｖ　Ｄ　−Ｓ　ｉｏ、膜１０５を選択的に残す。

（第１７図ｄ） （９）多結晶シリコン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１０２°ａ　ｔ　ｏｍ
ｓ／２３のソース領域およびドレイン領域１０６を形成
する。この時多結晶シリコン層内にも不純物が導入され
て、ゲート電極１０４ｂ、ダイレクトコンタクト１０４
ｃおよび多結晶シリコン配線部１０４ｄを形成する。（
第１７図ｄ） （１１半導体基板１０１主表？１全体Ｋ　Ｐ　Ｓ　Ｇ（
Ｐｈｏｓｐｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜１０７を７０００
〜９０００人の厚さに形成する。

αυ　しかる後、Ａ２を単導体基板１０１主表面に全面
蒸着し、厚さ１ｍのＡｐＩｌｊ１０８を形成する。

ａつ　上記ＡＡ膜を選択的にエツチングし、６腺領域１
０８を形成する。（第１７図ｅ） 以下に説明する回路は上述したフェルミ準位の差ＣＥｆ
ｎ−Ｆ、ｆｐ”）ＣＥｆｎ−Ｅ、）、（Ｅｉ−Ｅｆｐ）
を取り出すための一方法となり得るが、その他一般的に
、異なるＶｔｈを持つＦＥＴのＶｔｈの差に基ずく電圧
を基準電圧として利用する基＊＊圧発生装置として応用
できる。

第１８図（ｂ）は、ＭＯＳトランジヌタのしきい値電圧
に対応する電圧を発生する回路である。Ｔｌ５Ｔ、はド
レインとゲートが共通に接続された、いわゆるＭＯＳダ
イオードを構成している。

■。は定電流源、Ｔ、、Ｔ、は異なるしきい値電圧ｖｔ
ｈｌ、■ｔｈ２　とほぼ等しい相互コンダクタンスβを
持つＭＯＳＦＥＴであり、各々のドレイン電圧をＶ、、
Ｖ、とすれば Ｌ　−−β（Ｌ　Ｙｔｈｔ　）” 一−β（Ｖ２　Ｖｔｈ２）２　・・・・・・・・・・・
・・・・αηであるから ＶＢ　−ｖｔｈｌ　＋　Ａ／２Ｉｏ　／β　・・・・・
・・・・・・・・・・・・価Ｖ’５−Ｖｔｈ２＋　／￥
’２ＩＯ／β　・・・・・・・・・・・・・・・・・川
となり、ドレイン電圧の差をとれば、しきい値電圧の差
を取り出すことができる。

定電流源としては、十分大きな抵抗を使っても良く、特
性のそろったものであれば、拡散抵抗。

多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗２
Ｍ０Ｓトランジスタによる抵抗を使用することができる
。

この回路で一例としてＴ、、Ｔ、として先に説明したＮ
＋ゲゲーＭＯ８及びＰ＋ゲゲーＭＯ８を使用すれば、し
きい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型半
導体のフェルミ・準位の差（Ｅｆｎ−Ｅｆｐ　）を取り
出すことができる。

第１９図および第２０図は、異なるしきい値電圧を持つ
ＦＥＴをＭＯＳダイオード形式に直列に接続して、しき
い値電圧の差を取り出す回路例である。Ｔ、はしきい値
電圧Ｖｔｈｌ　＃　’ｒ、はしきい値電圧Ｖｔｈｚを持
っているとする。

抵抗Ｒ０がＴ、のインピーダンスに比較して十分大きく
、抵抗Ｒ７がＴ、のインピーダンスに比較して十分大ぎ
い条件では Ｖ＋　Ｖ２　＋ｖｔｈｌ　・・・・・・・・・・・・・
・・・・・（ハ）■１＋■ｔｈ２　・・・・・・・・・
・・・・・・・・・（財）ゆエニ、ｖ＊　＋ＶＢ、１　
ｖｔｈ２　ｍｓ曲曲面、、（２５１となる。

第２１図（ａ）は、容量の両端子にしきい値電圧に対応
する電圧を加え、容量に保持された電圧を差電圧として
取り出すものである。第２１図伽）はその動作タイミン
グを表わしたものである。クロックパルスφ、によりＴ
、、Ｔ、をオンさせて容量Ｃ０に’ｒ、、’ｒ、ノしき
い値を圧ｖｔｈ１．　ｖｔｈ２の差電圧をチャージする
。

φＸが切れた後、クロックφ２によりＴ、をオンさせ、
ＣＩのノード■を接地する。この時Ｃ１にはしきい値電
圧の差電圧が保持されているから、ノード■にはその電
位をそのままでる。後に述べるような電圧検出回路に使
用する場合には、この時のノード■の電位をそのまま基
準電圧として使用することもできる。が、より一般的な
形で使用できるためには、クロックφ、が入っている時
間内にクロックφ、によりてトランス・ミッシロンゲー
トＴ、、Ｔ７をオンさせて、容量Ｃ８にその電位をとり
込み、演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ・フォロワで受ければ、その
出力として、十分内部インピーダンスの低い状態でｓ　
’ｒ、ｔ　’ｒ、のしきい値電圧の差が基準電圧として
得られる。

第２２図は同様に容ｔＣｔを利用した基準電圧発注装置
である。クロックφ、によりＴ、をオンさせる。この時
Ｔ、はクロックφ、によりオフ状態である。ノード■の
電位はノード■の電位よりＴ１のしきい値電圧ｖｔｈ１
だけ下がり、ノード■の電位はノード■の電位よりＴ、
のしきい値電圧Ｖｔｈ２だけ下がり、容ｉｔＣの両端に
は両者の差電圧がチャージされる。次にφ１によりＴ、
をオフし、φ、によりＴ、をオンさせるとノード■にし
きい値電圧の差電圧が得られる。

第２３図は、第２１図の回路で使用される演算増幅器を
示したものである。Ｔ、、Ｔ、は差動増幅回路を構成し
ている差動対であり、Ｔ、、Ｔ。

はその能動負荷である。Ｔ、は、Ｔ、、Ｔ４によるバイ
アス回路と共に定電流回路を構成している。

Ｔ、、Ｔ、はＴ、を定電流源負荷とするレベル・変換兼
出力バッ７アー回路である。図ではＣ−ＭＯＳでの回路
構成例を示したが、シングル・チャネルＭＯ８でも構成
できることは言うまでもない。

第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランジメタＴＩｐＴ！は各々異なるしきい値電圧■
ｔｈｌ、■ｔｈ２を持っており、それ以外の特性は等し
いものとする。また入力側に表われた（−）　、　（＋
）の記号は各々、出力に対して逆相、同相となることを
意味するものである。

Ｔ、の入力をＶ、、Ｔ、の入力をＶ、とすれば、”　−
ｖｔｈｌ　”＝Ｖｔ　’ｔｈ２　ツまりＶＩ　ＶＩ　−
Ｖｔｈｌ　−Ｖｔｈ２　・・・・・・・・・・・・・・
・・・・（ハ）の条件を境として、出力レベルが変化す
る。

演算増幅器はしきい値電圧の差電圧分の入力オ７Φセッ
トを持たせ、入力のいずれか一方を接地あるいは、電源
に接続すれば、このオフ・セット電圧を基準電圧とする
コンパレータとして動作させることができる。従って第
２４図に示すように、（−）入力端子に出力を接続しく
＋）入力端子を接地すれば、出力ｏｕｔにはしきい値電
圧の差が得られる。この場合演算増幅器の動作をさせる
ためＫはｓＴｔはデプレッシｍｙ＋−ドであることが必
要である。例えばＴ、にＰ＋グー）ＭＯＳ、Ｔ、にＮ＋
ゲグーＭＯＳを使用する場合には、両方のＭＯＳＦＥＴ
のチャンネル部に同一の条件でイオン打込みを行って、
ディプレッジオン型とすれば良い。

第２５図は、第２４図における演算増幅器を使って、基
準電圧を任意に設定できるようにしたものである。出力
を分圧手段Ｒｓ　＝　Ｒｅを通して（−）入力に帰還さ
せれば、その分圧比をｒとすれば、出力電圧Ｖｏは Ｖｔｈｌ　Ｖｔｈ２ Ｖｏ−□　・・・・・・・・・・・・・・・・−・・・
・（５）となる。分圧手段Ｒｓ　、Ｒａは線形抵抗が望
ましいが、許容できる程度に十分に特性のそろった抵抗
であれば何でもよい。

第２４図、２５図の回路はディプレッション型ＭＯ８を
使用するのが前提であるのに対し、第２６図、第２７図
の回路はエンハンスメン）ＷＭＯ８でも動作可能なよう
にしたものである。もちろん、ディプレッジＨン型であ
っても差しつかえない。

第２６図の例は、第２４図の例と同様出力を（ハ）入力
に直接帰還させたもので、出力■。は、電源電圧をＶＤ
Ｄとすれば Ｖ、　−ＶＤＤ−（Ｖｔｈｘ　Ｖｔｈｚ）　・・・・・
・・・・・・・・・・（至）となる。第２４．２５図の
回路では差動対の少なく共一方をディブレシロン・モー
ドにする必要があり、ケースによっては製造工程数を増
やさなければならないことがあるが、Ｖｔｈの差電圧を
接地電位を基単にして取り出すことができる。

逆に、第２６．２７図の回路では得られる差電圧の基準
が接地電位でない方の電源電圧となるが、ＦＥＴの動作
モードの条件は特に付かない。

いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。

第２７図の例は第２５図の例と同様分圧手段Ｒ１−Ｒａ
を通して出力を（−）入力に帰還させたもので、出力は となる。

次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等について説明する。

しきい値電圧の制御 ＭＯ８集積回路において個所素子であるＭＯＳＦＥＴの
しきい値電圧（Ｖｔｈ）は、ＬＳＩの特性を決める重要
なパラメータとなりている。このＶｔｈは、製造プロセ
スによるバラツキ、温度による変化が大ぎ＜、Ｖｔｈの
制御がＭＯ８Ｉ、ＳＩ製造上の難点となっている。

一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生容量を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となっている。従来の基板バイアス発生回路
は発振部および波形整形部のみからなり、Ｖｔｈによる
フィート１バツクがなされないのが一般的であった。こ
のため、製造バラツキ、温度により発振周波数、波形整
形能力の差が生じ、安定なバックバイアス電圧ｖ０を得
られず、Ｖｔｈの麦踏も大きいものであった。

本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用いたコンパレーターを使用し
、Ｖｔｈを一定の電圧にコントロールする。

Ｖｔｈは、基板バイアスにより変化し１次の式で表わさ
れる。

■ｔｈ’＝ｖｔｈｏ十Ｋ（２φｙ＋１ＶＢＢＩ　２φＦ
）ココテｖｔｈ０ハ、ＶＢＢ−ＯＶＶ）Ｖｔｈ、　Ｋｋ
ｔ基板効果定数、φ、はフェルミレベルを表わす。

このためＶｔｈは基板バイアスＶＢＢを変化させること
によりコントロール可能である。第２９図において、発
振回路部は、リングオンレータを使用している。この発
振回路は他の発振回路としてもよい。波形整形部は２つ
、のＭＯＳダイオードＱｔ　ｔＱ、およびコンデンサＣ
Ｉより成り、■□の電荷をポンプ作用によりＧＮＤに引
き抜く作用をしている。このポンプ作用により、ＶＩＩ
Ｂは負電圧に引かれていくが１■□１の最大電圧ＶＢＢ
Ｍは、このポンプ作用による引き抜き電圧と基板リーク
電流の安定した点で決定される。発振回路が動作してい
るかぎり、ＶＢＢはこの安定点ＶｉｌＢＭに保たれるが
、発振が停止すると、基板リーク電流により、基板の電
荷はリークしＧＮＤレペルニ近づいていく。

■ｌがＧＮＤレベルに近づくとＶｔｈは低下する。

第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャンネルプロセス
での例を第３０図に示した。第３゜図でＱ、は、真性レ
ベルゲートＭＯ５，ＱｔはＮゲートＭＯＳを用いている
。またこれらはディグ部は一つの抵抗およびＭＯ８ＦＥ
ＴＱ、より成る。

ここで抵抗はポリシリコン抵抗拡散層抵抗、ＭＯＳ抵抗
のいづれでもよいが、抵抗値は、Ｑ、のＶｔｈが０．５
５Ｖとなった時、出力が０．５５Ｖとなるよう設定され
ている。今ＶＢＢがＧＮＤレベルに近＜ＱｓのＶｔｈが
０．５５Ｖ以下の時には、コンパレート部−入力端子は
０．５５Ｖ以下となり、コンパレータの出力は′ｌ＃　
となり発振回路は動作を続けている。■。がＶＢＢＭに
近づきＶｔｈが上昇し、０．５５Ｖを越えるとコンパレ
ータ出力は０″となり、発振は停止し、ＶＢｎはリーク
によりＧＮＤレベルに近づく。すなわち、フィードバッ
クループが形成され、この基板バイアス発生回路により
Ｖｔｈがコント四−ルされる。コンパレート部で得られ
す る電圧０．５５Ｖは、エネルギーギャップの−となるた
め、前述した通り温度、製造バラツキ、電源電圧に対し
変化が少ないので、Ｖｔｈをきわめて精度よく制御する
ことが可能となり、温度マージン製造ブ四セスマージン
、電源マージンの広いＭＯＳＬＳＩが得られる。また後
述するように、プロセス的にも第３２図で示すメモリ七
ルにおいて高抵抗Ｒを得るプロセスと全く同一プロセス
で真性レベルゲートＭＯ８を得ることができるため、従
来プロセスを用い容易に実現できる。

レベルシフト回路 ＭＯＳＬＳＩにおいて電源として５ｖ電源を用い、入力
としてＴＴＬロジック回路からの信号を用いた場合、高
レベルとして２．ＯＶ、低しづルとして０．８Ｖの信号
となる。このＴＴＬ信号をＭＯＳレベルに変換する場合
には、従来入力部インバータのレシオをとり、ＭＯＳレ
ベルへ変換していたが、Ｖｔｈバ２ツキ、温度変化によ
り、入力レベルマージンが小さくなる問題があった。

前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用いたＴＴＬ−）ＭＯＳ変換回路の例を示す。第
３２図にＭＯＳメモリのアドレスバッファ回路に本方式
を用いた具体例を示す。

ｖｒｅｆとして前述第２５図の回路により基準電圧１．
４ｖを発生する。アンプとして第３３図の差動アンプを
用い入力のロジックｖｔｈ　ヲ１．４　Ｖとなる入力バ
ッファを作成する。本方法によりＴＴＬ−＋ＭＯ８変換
回路が得られる。

また他の方法としてアンプに、第２３図で示す路を用い
Ｖｒｅｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔ、、Ｔ、はデプレッシヨン！ＩＭＯ
８を用いる。

論理Ｖｔｈ安定化回路 第３４図はインバータを始めとする論理回路のロジック
・スレッショールドを使用電源電圧、ＭＯＳトランジス
タのしきい値電圧、温度等の変化た対し、常に一定にし
ようとするものである。

Ｑ、、Ｑ、、Ｑ、で構成されるインバータ１゜Ｑ、、Ｑ
、ｓ　、Ｑ、で構成されるインバータ２は各各、ロジッ
ク・スレッシ胃−ルド制御用のＭＯ８Ｑｌ　、’Ｑ４を
持っている。

Ｑ？　、Ｑ、、Ｑ、は先に述べたインバータ１゜インバ
ータ２と相似（ＭＯＳのパターンサイズ比が等しい）に
なるように構成されており、インバータとしての入力と
出力が結合されて、ちょうどロジック・スレッショール
ド電圧が得られるようになっている。

ＣＭＰＩは先に説明した基準電圧な差動回路のオフ・セ
ットとして有する比較回路である。ＣＭＰｌはこのロジ
ック・スレッショールドと自分の中に持っている基準電
圧とを比較し、両者の差がほぼＯとなるようにＱｙのゲ
ート電圧を制御する。

つまりロジック・スレッショールド〉基量電圧であれば
ＣＭＰｌの出力はハイ・レベルになりＱ。

の等価抵抗は太き（なり、ロジック・スレッショールド
を下げる方向に作用する。ロジック・スレッシ首−ルド
〈基準電圧の場合にはこの逆となり、両者は等しいとこ
ろで平衡状態となる。

Ｑ、、Ｑ、のゲート電圧はＱＹのゲート電圧と共通であ
り、前者と後者は相似の関係にあるから、これによりイ
ンバータ１．インバータ２０ロジックースレッシロール
ドは基準電圧と等しくなり、非常に安定なインバータ特
性を有することになる。

始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。

ＣＭＯ８構戊でなくとも、通常のシングル・チャンネル
のインバータ等の論理回路の場合にも、容易に適用でき
る。

これらの回路は、特に入力レベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理できる入力のイン
ターフェース回路として有用である。

電圧検出器 第３５図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基準電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基準電圧に対する高
低が区別できるようにした電圧検出回路である。

第３６図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒ，，Ｒ１゜により分圧し
た電圧を加えた電圧検出回路である。

分圧比をｒ１基率電圧をＶｒｅｆ　、検出レベルなＶｓ
ｅｎｓｅとすると となり、分圧比ｒにより検出レベルｖｓｅｎｓｅを任意
に設定できる。

第３７図の例は、Ｖｔｈの差に相当するオフ争セットを
持った演算増幅器を用いて、先に説明したようにオフ−
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ、！、Ｒ，，は第３６図の例と同じ分圧手段
である。

第３６．３６．３７図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステムに
おいては、バッテリーチェッカーとして利用できる。第
３７図の電圧検出回路を電子時計のバッテリーチェッカ
ーに応用した具体例を第４４図に示すが、詳しい説明は
後述するう定電圧装置 第３８図の例は、安定化電源回路に応用したものである
。基準電圧発生回路は先に述べたいくつかの方法で構成
したものであり、Ｒ１３＊　ＲＩ４　により安定化出力
の一部と基準電圧とを比較し、一致するようにＴ２゜の
ゲート電圧を制御し、出力電圧を安定化する。演算増幅
器は、その特性が許容される範囲で何を使９ても良い。

第３９図の例は第３８図の例でＴ、ｏにＭＯＳ）ランジ
メタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。

第４０図の例は第２４図の例で示したオフ・セット電圧
を持った演算増幅器を使用したものである。Ｔ□は当然
ＭＯ８）ランジメタであうてもバイポーラトランジスタ
であっても、接合型電界効果トランジスタであっても良
い。

定電流装置 第４１医の例は、Ｔ、とＴ、のしきい値電圧の差により
て決定される定電流回路である。

Ｔ、、’ｌ’、は同一の相互コンダクタンスβを持ち、
しきい値電圧は各々異なるｖｔｈｌ、■１ｈ、である。

抵抗Ｒ１゜がＴ、のインビータ“ンスに比較して十分高
ければ、Ｔ、のドレイン電圧（−ゲート電圧）ｖ＋　は
ｖｔｈｌとほぼ等しくなる。

Ｔ２が飽和領域の時は、Ｔ２に流れる電流Ｉ。

は となる。

第４２図の例は、Ｔ！！に流れる電流工による電圧降下
Ｉ。ｕｔＲｔ＋を基準電圧■ｒｅｆと比較し、常に両者
が等しくなるようにＴ１のゲート電圧を制御するように
した定電流回路である。

となる。

ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによって得ても良い。

第４３図の例は、Ｔｓｒ　ｅ　ＴＨを同一のトランジス
タとし、いわゆるカレント・ミラー回路を用いた定電流
回路である。

電子時計 第４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。

Ｔ、、Ｔ、　、Ｔ、、〜Ｔ４１１およびＲ４，とＲ４！
は公称１．５■の水銀電池Ｅ、の電圧レベルをチェック
する回路を構成する。差動部のトランジスタ対をＰ＋ゲ
ート・Ｎチャンネル−ＭＯＳ、Ｎ＋ゲゲー・Ｎチャンネ
ル−ＭＯ８Ｔ＋　−Ｔｓで構成し１両者のしきい値電圧
か電子時計の動作電源範囲である１、０ｖ〜１．５ｖ以
内になるように、チャンネル部分にイオン打込みをほど
こしている。

基準電圧となるしきい値電圧の差は、シリコン半導体の
場合は、約１，１■であり、バッテリーの電圧が下−）
たことを検出するレベルを１．４ｖ近辺に合せるために
抵抗手段Ｒ１、Ｒ，の抵抗比で調整している。

このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために１分局回路ＦＤよりタイミング回
路ＴＭを通して得られるりｐツク信号φにより、間欠的
に動作する。

バッテリーチェッカーの出力はＮＡＮＤゲートＮＡ１　
、ＮＡ、で構成されたラッチによりスタティックに保持
され、このラッチ回路出力の論理レベルにより、タイミ
ング回路ＴＭを制御し、それによってモータの駆動出力
を変えて、指針の運針の方法を変えて、バッテリー電圧
の低下を光示する。バッテリー電圧の低下は指針の動き
を変えず、別に液晶や発光ダイオード等の電気光学的素
子を点滅させる等して表示子ることも可能である。

なお同図において、Ｏ２０はＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ□及び容量Ｃ（）　＋　
ＣＩ）を−緒に含む水晶発振回路、ＷＳはその発振出力
を正弦波からく形波に変換する波形成形回路、ＣＭは秒
針を駆動するステップ・モータの励磁コイル、ＢＦ、、
ＢＦｔはＣＭＯＳインバータで構成され励磁コイルＣＭ
を１秒毎に極性を反転して駆動するためのバッファーで
ある。

ＩＣ内の全ての回路は公称１．５Ｖの水ａｔ池Ｅ＋　で
動作する。またＴＭは分周回路ＦＤの複数の周波数の異
なる分周出力およびＮＡ、、ＮＡ。

で構成されたラッチの制御出力を入力とじ【、任意の周
期およびパルス幅を持つパルスを発生するタイミングパ
ルス発止回路である。ＩＣは第６図に示すＳｉグー）Ｃ
ＭＯＳプロセスで作られた指針式電子腕時計用モノリシ
ックＳｉ半導体チップである。

以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。

次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。

第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成されている。同図において、ａ
点、ｂ点の電位が００場合、電源（−ＶＤＤ）投入時Ｍ
Ｏ８ＦＥＴＴ、、Ｔ３はＮ−ＭＯＳＦＥＴであるので共
に″’ＯＮ″状態となり。

ａ点、ｂ点は電源の立下りと同時に電源＠（−ＶＤＤ）
に引り張られる。この時Ｔ、のＮ−ＭＯＳＦＥＴは半導
体のエネルギーバンド差を利用したもので、そのＶｔｈ
ＮがＭＯ８ＦＥＴＴ、のそれに比べ約３倍（ｆＲＰ＋　
Ｖｔｈ＝　０．４５Ｖ　、Ｔ、ｖｔｈ−１，２５Ｖ）　
トなりているので、電源の文下りの途中で、ＭＯ８ＦＢ
ＴＴ、は先に＠ＯＦＦ！′となる。ＭＯ８ＦＥＴＴ、は
引き続き″ＯＮ’状態となりているため、ｂ点は−ＶＤ
Ｄ　ｅ　ａ点はＧＮＤの電位で安定となる。

又、電源（−ＶＤＤ）が切れた状態で、ａ点でｏｖ。

ｂ点で１ｖ位に電荷が残った場合においては、電源ノ立
下す途中ニオイてＶＤＤ　−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔ
　ｓの■ｔ・ｈＮまではＴ、は″ＯＦＦ″状態となって
おり、Ｍ　ＯＳＦ　Ｅ　Ｔ　Ｔ　１　ｔｔｖＤＤ−Ｔｓ
　ｖｔｈＮ　”Ｃ”ＯＮ″状態となるため、初期状態に
ａ点かｏｖ、ｂ点が１ｖ（又はＴ、のＶｔＭまで）位で
あっても、安定状態ではｂ点がＶＨ＋ａ点がＯ■となる
。さらに本回路では全てＥ−ＭＯＳＦＥＴで構成されて
いるため安定状態での消費電流は殆んど零である。

＠４６図は従来提案されている状態設定回路の例を示す
回路図であり、同図において、ラッチ回路の安定度を増
すため、Ｔ、のＮチャンネルＤ（デプリーシ覆ン）−Ｍ
ＯＳＦＥＴが挿入されてイル。このＤ−ＭＯ８ＦＥＴＫ
よ’）［源（ＶＤＤ）投入時、ａ点は必ず電源と同時に
立下り、又す点はＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔ　４のＶｔ
ｈまで電源が立下がらないと、ＯＮ”しないため安定状
態ではｂ点がｖＤＤ　ｅ　ａ点がＯＶとなる。しカル本
回路ではａ点とＶＤＤとの間にＤ−ＭＯＳＦＥＴを使用
しているため、次に何等かの形でａ点ＶｐＩ）　ｅ　ｂ
点ｏｖ（ＲＥＳＥＴ）状態Ｋ　ナツタ時、Ｐ−ＭＯ８Ｆ
ＥＴＴ。

が’ＯＮ”となりＴ、とＴ３による直流バスが生じて消
費電流穴となる。それに対して第４５図のような本発明
の状態設定回路では上記したように状態設定が確実にで
きると共に消費電流が極めて小さくてすむので有効な状
態設定手段を提供することができる。

次に本発明忙係る電圧レギュレータ及びその応用例を説
明する。

＝１１社卆壜りお　：蛤ス」ｅコメ１ソｉ第４７図は本
発明による電圧レギュレータであり、第４８図はその特
性図である。

第４７図の比軟型電圧レギュレータは公知９それと類似
の構成となっているが、電圧比較器ＣＰがプラス・マイ
ナス両大刀端子からみて電圧レベルで非対称になってい
るところが通常の電圧比較器と異なっている。つまり、
この電圧比較器はプラス・マイナス両人力の電圧レベル
が等しいときにはバランスせず、マイナス側の方に所定
の高い入力電圧（絶対値で）が印加されたときバランス
する。言い換えればこの電圧比較器はプラス・マイナス
の入力レベルがバランス点に対してオフセットを持って
いる。

このような電圧レギユレータによれば、入力電圧■ｉｎ
が高い場合出方電圧Ｖ。ｕｔは基準電圧Ｖｒｅｆに依存
しＩＶ。ｕｔ−■ｉｎｌの差が太き（とられるが、入力
電圧Ｖｉｎが低い場合はＶ。ｕｌは専らｖＡｎに依在し
、１Ｖｉｎ−Ｖ。ｕｔｌ　の差は小さくされる。両者の
変化点Ｐは、入力電圧ｖｆｎＫｐＡして言えば、Ｖ、□
≧Ｖ重の点に設定される（ｖＩはレギエレータ負荷／の
最低動作電圧である）。

このように構成されｔｓ’ｒｉｔ圧レギュレータによれ
ば、負荷／は、入力電圧ｖｉｎが高いときは、最低動作
電圧ｖ１　よりも高いが入力電圧■ｉｎよりも低い出力
電圧■。Ｕ、で動作されるので、動作が保証されつつそ
の消費電力が低減される。また入力電圧Ｖｉｎが低いと
きは、負荷／は入力電圧ｖｉｎとほぼ同じかそれより若
干小さい出方電圧Ｖ。ｕｔで動作させられるので、負荷
／の入力電圧■ｉｎに対する最低動作電圧■１が保証さ
れ、高い入力電圧■ｉ。

に対しては負荷Ｚに合った電圧に出力電圧Ｖ。ｕｔを低
減しているので、この電圧レギュレータは負荷／に対し
て低消費電力及び広範囲な入力電圧■ｉｎの幅を持たせ
ることができる、 このような効果を、オフセットを持たない電圧比較器レ
ギュレータに対比させて、第４８図のグラフを用いて詳
述する。

同図において横軸は入力電圧ｖｉｎを縦軸は出力■ｏｕ
ｔおよび基準電圧ｖｒｅｆを示している。曲線ａはｖＡ
ｎに等しい■。ｕｔを示しており、言い換えれば、電圧
レギュレータを用いないで、入力電圧■ｉｎで直接負荷
／を動作させた場合の仮想曲線を示している。

曲線Ｃは一般の基準電圧■ｒｅｆｌを示しており、通常
基準電圧発生回路Ｖｒｅ４ＧＥＮＦＥＴのしきい値電圧
Ｖｔｈ−ＩＥ流増幅係数１３相互コンダクタンスｇｍ、
或はＰＮ接合の順方向、逆方向電圧降下ｖＦ。

Ｖ２、双極トランジスタの電流増幅率ｆｉｆｅを利用し
ているため、ｖｒｅｆＧＥＮの出力電圧ｖｒｅｆはその
電源電圧■ｉｎに依存する（”ｒｅｆ　””　ｆ　（ｖ
Ａｎ　）　）。

電圧比較回路ＣＰの基準電圧としてこのような基Ｓ電圧
■ｒｅｆｘを使用し、また前述したようなオフセットを
比較回路ＣＰに持たせなかった場合、出力電圧■。ｕｔ
は基準電圧■ｒｅｆｔに等しくなり曲線Ｃに一致する一
七して、基準電圧ｖｒｅｆｘは入力電圧ｖｉｎより高（
なることはないので、出力電圧ｖｏｕｔはどの範囲にお
いても入力電圧ｖｉｎよりも低くなる。その結果、出力
電圧■。ｕｔが負荷／の最低動作電圧■、に等しくなる
とき（点Ｒ）の入力電圧■ｉｎはＶｌ　（Ｖｌ　＞Ｖｌ
　）となる。従っ【、負荷／からみた入力電圧Ｖｉｏの
可能使用範囲は＋Ｖ、−Ｖ、Ｈに相当する電圧弁だけ、
損失が生ずることになる。

この損失を小さくするために、第４７図の電圧レギュレ
ータでは、マイナス入力がプラス入力よりもオフセット
電圧Δ■。（（Ｕ＜なったとき平衡するよう比較器ＣＰ
を構成する。

また基準電圧としては、仮想の基準電圧ｖｒｅｆｔより
も小さく類似特性をもつ基準電圧■ｒｅｆ２（曲線ｄ）
を用い、目標通常入力電圧■、における実質的な比較電
圧（■ｒｅｆ２＋Δ■ｏｆｆ）が仮想の基準電圧■ｒｅ
ｆ工に等しくなるよう、つまり目標動作点Ｓに一致テる
よう■ｒｅｆ！とΔＶｏｆｆ　の値を設定している。

このような構成によれば、電圧比較器ＣＰは、Ｖｏｕｔ
　−■ｒｅｆ　２＋Δ■ｏｆｆの条件で平衡し、この平
衡条件を満足する入力電圧ｖｉｎは、ｖｉｎ会■。ｕｔ
なので、■ｉｎ≧Ｖｒｅｆ２＋Δ■ｏｆｆのときだけと
なる。

入力電圧ｖｉｎが（■ｒｅｆｚ＋Δ■ｏｆｆ）より小さ
い場合、出力電圧■ｉｎもそれより小さくなるので比較
器ＣＰは出力電圧■。ｕｔを高くしようと働くが、この
帰還制御は出力電圧Ｖ。ｕｔを入力電圧■ｉｎに等しく
したところで制限されてしまう（Ｖｏｕｔｌ。

Ｖｉｎのため）。

従って出力電圧■。ｕｔは■４ｎ−ｖｒｅｆ２＋Δ■ｏ
ｆｆを変曲点（Ｐ）として、入力電圧Ｖｉｎが変曲点Ｐ
よりも高いときはｖｒｅｆ２＋Δ■ｏｆｆ　に低減（制
限）され（曲ｉｂｓ　）、Ｖｉｎがそれより低いときは
ほぼ入力電圧ｖＡｎ（曲線ａｔ　）に等しくされる。

そして、この変曲点Ｐが入力電圧Ｖｉｎ関して（横軸で
）最低動作電圧Ｖ＋（点Ｑ）と同じかまたは高ければ前
述した損失を避けることができる。

これは、曲線すがΔ■ｏｆｆ　によって曲Ｈａと交差点
を持つからであり、曲ｉｄのように曲ｉａと交点を持た
ない場合にはこのような効果は得られない。

なお、第４７＠のＦＥＴはソース・フォロワーとして働
（もののデプレッション・モードＮチャンネ／Ｌ／ＦＥ
Ｔであるので、Ｖｏｕｔ””ｉｎを可能とし、そのしき
い値電圧Ｖｔｈの損失がない。従って、これは入力電圧
■・　がｌトさい場合に有効である。

ｉｎ しかしながら、このことはエンハンス・メントモードの
ソース・フォロワＦＥＴの使用を否定するものでな（、
入力電圧が太きく　Ｖｔｈ損失が重大な問題でな（て、
デプレッション・モードＦＥＴ製造ブμセスを採用する
ことが困難な場合極めて有効である。この場合、低い方
の出力電圧■。ｕｔ（変化点Ｐより下）を決める曲ｋ　
ａ　ｖ　（Ｖｏｕｔ　−Ｖｉ　ｎ）はＶｔｈだけ下方の
方ヘシフトする（■。ｕｔ””１ｎ−ｖｔｈ）だけであ
り、出力電圧■。ｕｔ　に上述したような効果を持たせ
ることが可能なことに変わりはない。

また、図中ＮチャンネルＦＥＴをＰチャンネルＦＥＴに
代えることもでき、この場合ＰチャンネルＦＥＴはソー
ス接地として働くので、上述したＶｔｈの損失はない。

制御ｉＵ用のＦＥＴとしてソース接地、ソースフオロワ
のいずれを採用するかに本質的な差異はないが、ソース
接地にした場合はデブレツシ目ン・モードＦＥＴＫ−ｆ
るようなしきい値電圧Ｖｔｈ損失に対する特別な配慮は
必要でない。また、ソース・フォロワにした場合は、電
圧比較の動作を割勘的にサンプリングする必要があると
き（例えば比較器ＣＰを低消費電力化のためにクロック
・ドライブするとき）、このＦＥＴはボルテージ・フォ
ロワとして働くので便利である。つまりこのＦＥＴの相
互フンダクタンスｇ’ｍが十分高けれは、出力電圧はゲ
ート電圧により一義的に決まるからである。

また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。

オフセットＶ。ｆｆは入力電圧Ｖｉｎの関数になること
が必すしも否定されろことではないが、変曲点Ｐを設定
する上ではＶｉｎに対して一定℃あることが望ましい。

また基準電圧ｖｒｅｆ！　として、負荷／Ｅ同様な変動
要素を持つ基準電圧を使用すれば、負荷Ｚの特性に応じ
た出力電圧■。ｕｔ　ｆｔ得ることができるのでこれま
た便利である。その場合■ｒｅｆ；を負荷／を動作させ
る最低の電圧の電圧に餞しておけば、ΔＶｏｆｆを一定
のマージン手段として利用することができる。

オフセットΔＶｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出力電圧■ｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と第５０図
のグラフを用いて説明する。

以下の説明および第５０図のグラフでは電圧値は全て絶
対値にする。

第４９図においてＱｌ。、はＮチャンネル・デブレッシ
ηン・モードＦＥＴからなる制御用トランジスタである
。ＱＩｏ、とＱｌｏｚおよびＱ１０４　ｔ　Ｑｌｏａは
カレント・ミラー回路を構成しており、Ｑ１０３のドレ
イン電流とほぼ等しいドレイン電流がダイオード接地さ
れたＦ　Ｅ　Ｔ　ＱＩ０４とＱｌｏｓに流れる。ダイオ
ード接続されたＰチャンネ／ｌ／　Ｆ　Ｅ　Ｔ　ＱＩ０
４、ＮチャンネルＦ　Ｅ　Ｔ　Ｑ１０５のソース・ドレ
イン間電圧降下ＶＤ８は、高インピーダンス負荷Ｑｘｏ
ｔ　、　Ｑｌｏｅによってほばそれぞれのしきい値電圧
■ｔｈｐ、Ｖｔｈｎとなる。

従って、比較器ＣＰのプラス・マイナス両入力端子にそ
れぞれ、Ｖｔｈｐ、（■ｉｎ　’ｔｈｎ　）の電圧が加
わる（第５０図曲線ｄ、ｂ）。

比較器ＣＰはオフセットを持たず、従って両入力が等し
いときバランスする。従って、その平衡条件は（ｖｏｕ
ｔ　−ｖｔｈｎ　）″■ｔｈｎｓすなわちｖｏｕｔ””
、ｔｈｐ＋■ｔｈｎである。ＶｉｎｊＶ。ｕｔの条件よ
り、出力電圧ｖＯｕｔは、■Ａｎ≧ｖｔｈｐ＋■ｔｈｎ
　のとき（ｖｔｈｐ＋■ｔｈｎ）に制限きれ、ｖｉｎ≦
■ｔｈｐ＋ｖｔｈｎのときはぼ■ｉｎに等しくなる。従
って、負荷／かＣＭＯ８で構成されている場合、その動
作下限電圧は通常（Ｖｔｈｐ　＋■ｔｈｎ　）になるの
で出力電圧■ｏｕｔはそれを補償することができる。

なお％ＭＯＳダイオード回路によって取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でなく
、そのドレイン電流に追従する。

平衡点の出力電圧■。ｕｔは勿論本来の（Ｖｔｈ、＋■
ｔｈｎ）よりも大きめにした方が良く、そのためには各
ＭＯＳダイオードＱ＋０４％　Ｑｌ０５に流れる電流を
小さくするようＦ　Ｅ　Ｔ　Ｑｌ。、の相互コンダクタ
ンスを小さくしておけば良い。

また％ＭＯＳダイオードによって取り出す近似のしきい
値電圧はドレイン電流が流れることが前提となるので、
入力電圧■ｉｎが低（なっても、両方のダイオードに電
流が流れるよう回路を構成しなければならない。

次に第４９図の電圧レギュレータを電子時計に応用した
例を第５１図を用いて説明する。

第５１図において、Ｏ８Ｃは水晶発振器、ＷＳは正弦波
発振出力を（形波に変換する波形成形回路、ＦＤは分周
回路、ＴＭは分周出力から所定の周期、幅を持つパルス
を作るタイミング・パルス発生回路、ＬＦは低いレベル
の信号を高いレベルの信号に変換するレベルシフト回路
、ＢＣは電池寿命検出器、ＶＣは電圧比較器、ＶＲはそ
れを使用した電圧レギュレータ、Ｈはホールド回路、Ｄ
Ｔは発振状態検出器、ＬＭは秒佑”を駆動するステップ
・モータの励磁コイルである。

検出器ＤＴは、Ｏ８Ｃが発振したことを分周器ＦＤ、タ
イミング回路ＴＭを通して枳出し、発振した場合電圧レ
ギュレータＶＲを働かせて、発振器Ｏ８ＣおよびＷＳ、
ＦＤ、ＴＭ等の動作Ｎ、諒電圧を１．５Ｖから落とす。

電池Ｅを入れた瞬間、インバータＩ、の入力ノードは放
電抵抗Ｒ３゜４によって接地電位（論理′０′）になっ
ているのでＮチャンネル・Ｆ　Ｅ　Ｔ　Ｑ、。１をＯＮ
状態にし、レギュレータの出力を電池電圧の１．５■に
する。このときＱ２゜、もＯＮにされ、ＦＥＴＱ２゜、
のゲート・ノードを光電しておく。これは次にＦ　Ｅ　
Ｔ　Ｑｚｏ＋がＯＦＦにスイッチングした瞬間、レギュ
レータ出力が落ち込むことがないよう、レギュレータの
負帰還ループを予め能動的にしておくためである。

発振器が動作し始めたとき、他の論理回路は既に動作状
態に入っているため、タイミング回路ＴＭから検出器Ｄ
Ｔにパルスφ８が供給される。排他的論理和回路ＥＸ、
はこのパルスφＢが出たことを検出するもので、一方の
入力には他方に対してインバータＩ、、Ｉｓ、撹分回路
Ｃｌ０Ｉ　、　Ｒ１０３によって遅延されたパルスφ８
が印加される。従って、パルスφ８が出ると、グー）Ｅ
Ｘ、の出力には遅延時間に相当量る幅のパルスが生じる
。このパルスはＦＥＴ　Ｑｔｘｓ　、インバータエ６、
コンデンサＣ１ｏｇから成る整流回路で積分され、φＢ
が出始めてからしばらく経つとＮチャンネル、Ｆ　Ｅ　
Ｔ　ＱｔｏＩ。

ＱｔｏｓをＯＦＦにする。これによって、レギュレータ
ＶＲは自身の制御ループのみＫよって、所定の出力電圧
（１，５Ｖ未満）を発生し、低消費電力に寄与する。

以下、このレギュレータ、特に電圧比較ｆ、？ＶＣの動
作を説明する。この比較器ＶＣは第４７図のＭ埋図と第
４８図の特性図で説明した比較器ＣＰと同様な動作をす
るので簡単な説明にとどめておく。

ＰチャンネルＭＯ８ＦＥＴＱ！。６、Ｑ、。、はオフセ
ット電圧■。ｆｆを得るために、Ｑｙｏａのゲートは第
５図のＱｌ、第６図のようなＰ型にされ、Ｑ、。、。

のゲートは菓５図のＱｔ、第７図のようなＮ型にされる
。従っ”Ｃ３Ｑｔｏｔ　のしきい値電圧ＶｔｈはＱｔ・
６　より約０．５５Ｖ高くなり、これが前述したオフセ
ット電圧Ｖ。ｆｆとなる。ＮチャンネルＦＥＴＱ鵞ｏａ
　とＰチャンネルＦＥＴＱｌ。、は共にダイオード接続
されているので、比較器ＶＣのプラス入力であるＱ、。

、のゲートには両Ｖｔｈの和（Ｖｔｈｐ＋■ｔｈｎ）が
印加され、これが第４８図および第５０図の曲＃！ｄに
示した■ｒｅｆ２の電圧となる。

従って、電圧レギュレータＶＲの出力電圧■。ｕｔは■
ｏｕｔ″″Ｖｔｈｐ＋Ｖｔｈｎ＋Δ■ｏｆｆ　（■ｉｎ
全■ｔｈｐ＋Ｖｔｈｎ＋Δｖｏｆｆの場合）：となる。

久方電圧ｖＡｎが低いときは前述と同様Ｖ。ｕｔ”””
ｉｎとなる。

この比較器は低消費電力化のためにタイミング信号φ、
によって動作時間が制限されている。勿論基準電圧■ｒ
ｅｆｔを得る回路もそうであり、そのため基準電圧■ｒ
ｅｆ２の電圧をホールドするようコンデンサＣ１０４が
又Ｑ！。、のグー）［圧をホールドするようにコンデン
サＣＩｏｌ　がゲート容量等の寄生容量とは別個に追加
されている。コンデンサＣ３゜、は帰還ループに幾つか
のＦＥＴが縦続接続されたことによって位相回りが生じ
、それに起因する発振を防止するためのものである。

バッテリ・チェッカーＢＣは第４４図とはば同様な構成
となっているのでその説明は省略する。

なお、ＩＣの出力段で励磁コイルの駆動器工！、工３は
、態動能力を大きくするため１．５ｖの電池を直接電源
にしている。

第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢＣをディジタル表示電子時計に応用し
た例を示している。

同図において、Ｏ２０，ＷＳ、ＦＤは揶５１図の例と同
様、１．５Ｖより低い調整電圧を電源とし、またデコレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低い電圧を電源としている。

ＤＢはｘ、ｓｖめ電圧を３．０■に昇圧するａ電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動器は省略しである）。

／Ｓはレベルシフト回路であり、電源電圧の高い回路へ
低い信号レベルを直流的に高（変換して供　給する。

このようＫ、低い動作電圧で動作するＩＣ内部の通常の
論理回路は低い動作電源で、ＩＣの入出力インターフェ
ースにおける高い動作電圧を必要とする表示駆動器等は
制い動作電源を使用すると、低消費電力化や使用電源範
囲の拡張に有効である。

【図面の簡単な説明】

第１図はＧａＡｓ、ＳｉおよびＧｅ半導体のエネルギー
・ギャップＥｇとその温度依存性を示す図である。第２
図は半導体のバンド構造とフェルミ準位Ｅｆを示す図で
あり、同図（ａ）　、　（ｂ）はＮ型半導体の、同図（
ｃ）　、　（ｄ）はＰ型半導体の夫々バンド構造とフェ
ルミ準位を示す図である。第３図はＮ型及びＰａ５ｔの
フェルミ準位の、不純物濃度をパラメータにした温度特
性を示す図である。第４図（ａ）。 （ｂ）および（ｃ）はそれぞれＧ　ｅ　＃　Ｓ　ｉおよ
びＧａ　Ａ　ｓ半導体と各稲のドナーおよびアクセプタ
不純物が持つエネルギー準位の分布を示す図である。 第５図はＮ型およびＰ型半導体のフェルミ準位の差（Ｅ
ｆｎ　”−Ｅｆｐ　）を取り出すために使用され得るＰ
＋ゲートおよびＮ＋ゲゲーＭＯ８ＦＥＴの断面構造を概
略的に示し、左半分がＰチャンネルＦＥＴ％右半分がＮ
チャンネルＦＥＴを示している。 第６図（ａ）　、　（ｂ）は夫々Ｐ＋ゲートＰチャンネ
ｈＭ。 ５ＦＥＴの平面図と断面図を、第７図（，１，（ｂ）は
、、！ｒｉゲートＰチャンネ／Ｉ／ＭＯ８ＦＥＴの平面
図と断面図を、第８図（ａ）　、　（ｂ）はＮ＋ゲゲー
Ｐチー？７ネルＭＯ８ＦＥＴの平面図と断面図を、第９
図（ａ）　、　（ｂ）はＮ＋ゲゲーＮチャンネルＭＯ８
ＦＥＴの平面図と断面図を、第１０図（ａ）　、　（ｂ
）はｉゲートＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔの平面図
と断面図を、第１１図（ａ）。 （ｂ）はＰ＋ゲゲーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示している。 第１２図（ａ）〜（ｄ）、第１３図（ａ）〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄ）は、
それぞれコンプリメンタＵ　Ｍ　ＯＳを一緒に製造する
場合の主要工程における断面図である。 第１６図（ａ）　、　（ｂ）はそれぞれＰ＋型半導体−
絶縁物−Ｎｍ半導体構造のエネルギー状態と電荷の状態
を示し、同図（Ｃ）　、　（ｄ）はそれぞれＮ＋型半導
体−絶縁物−Ｎ型半導体構造のエネルギー状態と電荷の
状態を示す図である。 第１７図（ａ）ないしくｅ）はＮチャンネルＭＯ８ＦＥ
Ｔの各製造工程における＠面図である。 第１８図（ａ）　、　（ｂ）は夫々異なるしきい値電圧
Ｖｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すため
のＭＯ８ダイオード回路の特性図とその回路を示す図で
ある。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂ）はそのタイ
ミング信号波形を示す。第２２図乃至第２７図は更に他
の実施例にもとず（基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２図、第３３図はそれぞ
れコンパレータ回路、メモリセル回路、アドレスバッフ
ァ回路、差動アンプの回路図を示す。第３４図は論理回
路の回路図を示す。 第３５図〜第３７図は基準電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギユレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した例を、第４４図は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示している。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はそ）動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギユレータの他の例を説
明するための回路図であり、第５’０図はその動作を説
明するための箋：気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタＡＩ表示電子時
計に応用した例を説明するための回路システム図である
。 Ｔ・・・ＭＯＳＦＥＴ、Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ。 Ｘｔａｌ・・・水晶振動子、Ｏ２０・・・水晶発振回路
、ｗｓ・・・正弦波−く形波変換波形成形回路、ＦＤ・
・・２進力クンタ多段接続分周回路、ＴＭ・・・タイミ
ング回路、ＣＭ・・・秒針駆動用ステップモータの励磁
コイル、ＢＦ・・・ＣＭの駆ａ用バッファー、ＮＡ・・
・ＮＡＮＤゲート、ＩＣ・・・モノリシックＳｉ半導体
集積回路チップ、φ・・・クロックパルス、Ｅｇ・・・
半導体のエネルギー・ギャップ、Ｅｖ・・・価電子帯の
最上限準位、ＥＣ・・・伝導帯の最下限準位、Ｅｉ・・
・真性半導体のフェルミ準位、Ｅｆｎ、Ｅｆｐ・・・Ｎ
型、Ｐ型半導体のフェルミ準位、Ｅｄ、Ｅａ・・・ドナ
ー、アクセプタ準位。 第　１　図 ＣＩＺ） 第　２　図 第　１８　図 第１９図　第２０図 第２１図 Ｃｂ） ■；＝壬零；戸 第２２図 第２４図 第２５図 第２６図 第２７図 第２８図 第２９図 第３０図 第３１図 第３２図 Ｖｅｒ 第３３１　第３７図 第３４図 第３５図 第３６図 第　３８　図 第３９図 第４０図 第　４１　図 第　４２　図 第４３図 第５２図 手続補正書（方式） 事件の表示 昭和５９　年特許願第　２２２１６７　号発明の名称 絶縁ゲート型電界効果半導体装置の製法補正をする者 ４ｒ件との関係　特許出願人 名　称　（５１０１株式会ト１　日　立　製　作　所代
　理　人

Claims (1)

1. 【特許請求の範囲】 １、（１）　半導体基板上に厚い酸化膜と薄い酸化膜を
   選択的に形成する工程 （２）前記厚い酸化膜上および薄い酸化膜上に選択的に
   真性の多結晶シリコンを形成する工程（３）前記多結晶
   シリコン上に選択的に絶縁膜を設ける工程 （４）前記絶縁膜と厚い酸化膜をマスクとして多結晶シ
   リコンおよび前記半導体基板に不純物を導入する工程 を有することを特徴とする絶縁ゲート型電界効果半導体
   り、の製法。 ２、前記厚い酸化膜上にあり絶縁膜で被われた多結晶シ
   リコンな井抵抗とし、前記薄い酸化膜上にあり絶縁膜で
   被われた多結晶シリコンをゲートとすることを特徴とす
   る特許請求の範囲第１項記載の絶縁ゲート型電界効果半
   導体装置の製法。 ３、前記高抵抗はＳＲＡＭの負荷抵抗であることを特徴
   とする特許請求の範囲第２項記載の絶縁ゲート型電界効
   果半導体装置の製法。 以下余白