JPH04134923A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH04134923A JPH04134923A JP2255073A JP25507390A JPH04134923A JP H04134923 A JPH04134923 A JP H04134923A JP 2255073 A JP2255073 A JP 2255073A JP 25507390 A JP25507390 A JP 25507390A JP H04134923 A JPH04134923 A JP H04134923A
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- Japan
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- circuit
- voltage
- gate
- threshold
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- 230000000644 propagated effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＣＭＯＳ （相補ＭＯ３型電界効果トランジ
スタ）を用いた半導体集積回路のチップ外からの入力信
号を受ける入力インターフェース回路として適するバッ
ファ回路に関するもので、特に、Ｔ Ｔ Ｌ （Ｔｒａ
ｎｓｉｓｔａｒ Ｔｒａｎｓｉｓｔａｒ Ｌｏｇｉｃ
）標準入出力仕様に適合した入力バッファ回路に使用さ
れるものである。
スタ）を用いた半導体集積回路のチップ外からの入力信
号を受ける入力インターフェース回路として適するバッ
ファ回路に関するもので、特に、Ｔ Ｔ Ｌ （Ｔｒａ
ｎｓｉｓｔａｒ Ｔｒａｎｓｉｓｔａｒ Ｌｏｇｉｃ
）標準入出力仕様に適合した入力バッファ回路に使用さ
れるものである。
従来技術によるＴＴＬ人カバッファ回路の代表的な回路
図を第９図に示した。この回路は、０ＭＯ８構成の最も
基本的なプッシュプル論理回路技術を用いた２人力ＮＯ
Ｒである。Ｑｌ、Ｑ２がＮＯＲ回路を構成するＰ Ｍ
ＯＳ ＳＱ ３ 、Ｑ ４がＮＭＯＳトランジスタ、Ａ
がチップ外部からの入力信号で、１１がそのチップの入
力端子であり、チップ選択信号Ｃ８５が選択時、すなわ
ち低電位レベル（“０ｍレベル）のとき、出力Ａは、入
力Ａの論理反転が出力される。信号ｃｓ”が非選択時は
、信号Ａは“０ルベルに固定される。
図を第９図に示した。この回路は、０ＭＯ８構成の最も
基本的なプッシュプル論理回路技術を用いた２人力ＮＯ
Ｒである。Ｑｌ、Ｑ２がＮＯＲ回路を構成するＰ Ｍ
ＯＳ ＳＱ ３ 、Ｑ ４がＮＭＯＳトランジスタ、Ａ
がチップ外部からの入力信号で、１１がそのチップの入
力端子であり、チップ選択信号Ｃ８５が選択時、すなわ
ち低電位レベル（“０ｍレベル）のとき、出力Ａは、入
力Ａの論理反転が出力される。信号ｃｓ”が非選択時は
、信号Ａは“０ルベルに固定される。
このＣ８１が、チップ内部で作られるため、いわゆるＣ
ＭＯ５論理レベル、すなわち、高電位レベル（“１“レ
ベル）がＶｃｃ（電源電位）、低電位レベル（“０ルベ
ル）がＯＶ（接地電位）であるのに対し、チップ外部の
入出力信号はＴＴＬ入出力仕様に適合した論理レベルで
やりとりされるのが大半である。この時、“１”入力レ
ベルは２．２Ｖ（または２．ＯＶ）以上、“０”入力レ
ベルは０．８Ｖ以下という仕様である。
ＭＯ５論理レベル、すなわち、高電位レベル（“１“レ
ベル）がＶｃｃ（電源電位）、低電位レベル（“０ルベ
ル）がＯＶ（接地電位）であるのに対し、チップ外部の
入出力信号はＴＴＬ入出力仕様に適合した論理レベルで
やりとりされるのが大半である。この時、“１”入力レ
ベルは２．２Ｖ（または２．ＯＶ）以上、“０”入力レ
ベルは０．８Ｖ以下という仕様である。
従って第９図のＮＯＲ回路の入力Ａの論理しきい値電圧
（反転電圧）は“１”レベルと“０°レベルの中間であ
る１、５Ｖで一定であることが、ノイズマージンの点、
などから望ましい。特にＴＴＬは出力論理振幅が大きい
ために、ノイズが大きいので、この論理しきい値が一定
であることが強く要求される。このしきい値電圧１．５
ｖに合せるように、各トランジスタのゲート幅Ｗとゲー
ト長しが選ばれる。この際、論理しきい値ｖ１Ｎｖは、
ＭＯＳの電流電圧特性をショックレーの式で表現する解
析的な手法を用いると簡単な近似式として、 ただし くＶｃｃ：電源電圧、ｖ、、、 Ｖ７ｐ：それぞれＮＭ
ＯＳ、ＰＭＯＳのしきい値電圧、Ｗ、、／Ｌ□。
（反転電圧）は“１”レベルと“０°レベルの中間であ
る１、５Ｖで一定であることが、ノイズマージンの点、
などから望ましい。特にＴＴＬは出力論理振幅が大きい
ために、ノイズが大きいので、この論理しきい値が一定
であることが強く要求される。このしきい値電圧１．５
ｖに合せるように、各トランジスタのゲート幅Ｗとゲー
ト長しが選ばれる。この際、論理しきい値ｖ１Ｎｖは、
ＭＯＳの電流電圧特性をショックレーの式で表現する解
析的な手法を用いると簡単な近似式として、 ただし くＶｃｃ：電源電圧、ｖ、、、 Ｖ７ｐ：それぞれＮＭ
ＯＳ、ＰＭＯＳのしきい値電圧、Ｗ、、／Ｌ□。
Ｗ ｐｒ／ Ｌ ｐｒ、 Ｗ Ｐ２／ Ｌ ｐ２：それ
ぞれトランジスタＱ３．Ｑ１．Ｑ２のゲート幅／ゲート
長、μ、。
ぞれトランジスタＱ３．Ｑ１．Ｑ２のゲート幅／ゲート
長、μ、。
μ、：それぞれＮＭＯＳ、ＰＭＯＳの移動度）と表され
る。
る。
上記のものにあっては、βＮ／βＰすなわちトランジス
タサイズを調節して、標準電圧で、ＶＩＮＶ−１，５Ｖ
となるように設計することは可能である。しかし、ＴＴ
Ｌ仕様ではｒＶＣＣ−”５Ｖ±０，５ＶＪであり、明ら
かに電源電圧ＶＣＣがこの仕様内で変化するとＶ、Ｎｖ
は変わってしまう。更に製造工程上のばらつきで、ｖ、
、、ｖＴ、は±０．２Ｖの範囲で変動することを許容せ
ねばならず、これもｖＩＮｖの変動を引き起こす。また
温度変化の影響もあり、その影響で■ＴＰ＋ ｖＴＮ＋
β９．β、も変動する。このため従来例では、ＶＩＮＶ
の変動が簡単にＴＴＬ仕様の範囲で±０．５・７以上変
動してしまい、入力レベルのＴＴＬ仕様のノイズマージ
ンを大きく削ってしまうという欠点が避けられない。こ
のため、ノイズが大きくなることを避けるために出力バ
ッファを遅くする必要が生じ、ＬＳＩの動作周波数の高
速化を妨げる。
タサイズを調節して、標準電圧で、ＶＩＮＶ−１，５Ｖ
となるように設計することは可能である。しかし、ＴＴ
Ｌ仕様ではｒＶＣＣ−”５Ｖ±０，５ＶＪであり、明ら
かに電源電圧ＶＣＣがこの仕様内で変化するとＶ、Ｎｖ
は変わってしまう。更に製造工程上のばらつきで、ｖ、
、、ｖＴ、は±０．２Ｖの範囲で変動することを許容せ
ねばならず、これもｖＩＮｖの変動を引き起こす。また
温度変化の影響もあり、その影響で■ＴＰ＋ ｖＴＮ＋
β９．β、も変動する。このため従来例では、ＶＩＮＶ
の変動が簡単にＴＴＬ仕様の範囲で±０．５・７以上変
動してしまい、入力レベルのＴＴＬ仕様のノイズマージ
ンを大きく削ってしまうという欠点が避けられない。こ
のため、ノイズが大きくなることを避けるために出力バ
ッファを遅くする必要が生じ、ＬＳＩの動作周波数の高
速化を妨げる。
これを避けるために第１０図のような従来例の回路図も
提唱されている。これは、電源電圧特性、温度特性の保
償された基準電圧源ＶＣＳ（＋１．５Ｖ）と外部入力Ａ
を差動増幅回路２１で比較増幅した後、ＮＯＲ回路を通
してＡを得るという方式である。これだとＶ。Ｓが保償
されている限り、電源電圧、温度に依存せず、入力レベ
ルを一定に保つことが可能である。しかしながら、差動
増幅回路２１の動作応答速度だけ、入カバッファ回路の
速度が遅くなってしまう欠点がある。
提唱されている。これは、電源電圧特性、温度特性の保
償された基準電圧源ＶＣＳ（＋１．５Ｖ）と外部入力Ａ
を差動増幅回路２１で比較増幅した後、ＮＯＲ回路を通
してＡを得るという方式である。これだとＶ。Ｓが保償
されている限り、電源電圧、温度に依存せず、入力レベ
ルを一定に保つことが可能である。しかしながら、差動
増幅回路２１の動作応答速度だけ、入カバッファ回路の
速度が遅くなってしまう欠点がある。
本発明は上記実情に鑑みてなされたもので、電源電圧、
温度に依らず、論理しきい値電圧を一定に保ち、ノイズ
マージンの大きい、しかも速度の速いＴＴＬ人カバカバ
ッファて適するバッファ回路を提供することを目的とす
る。
温度に依らず、論理しきい値電圧を一定に保ち、ノイズ
マージンの大きい、しかも速度の速いＴＴＬ人カバカバ
ッファて適するバッファ回路を提供することを目的とす
る。
（課題を解決するための手段と作用）
本発明は、１つのゲート入力端子を他の回路からの入力
としたＣＭＯＳ論理ゲートと、前記入力端子に接続され
たＭＯＳトランジスタを含む電流貫通経路に挿入された
しきい値制御用ＭＯ３トランジスタと、前記入力端子に
おける論理しきい値電圧が、電源電圧及びまたは温度に
依存せず設定論理しきい値電圧に一致するように前記し
きい値制御用ＭＯＳトランジスタのゲート電圧を制御す
る制御回路とを具備したことを特徴とする。
としたＣＭＯＳ論理ゲートと、前記入力端子に接続され
たＭＯＳトランジスタを含む電流貫通経路に挿入された
しきい値制御用ＭＯ３トランジスタと、前記入力端子に
おける論理しきい値電圧が、電源電圧及びまたは温度に
依存せず設定論理しきい値電圧に一致するように前記し
きい値制御用ＭＯＳトランジスタのゲート電圧を制御す
る制御回路とを具備したことを特徴とする。
即ち、本発明では、従来のＣＭＯＳ論理ゲートに挿入し
たしきい値制御用ＭＯＳトランジスタのゲート電圧を制
御して、温度、電圧特性の変動をキャンセルして、論理
ゲートの論理しきい値電圧を一定に保っている。また上
記しきい値制御用ＭＯＳトランジスタは、例えば第１０
図の差動増幅段２１を介さずに、直接ＣＭＯＳ論理ゲー
トで信号伝搬が行なえる構成となるため、信号伝搬遅延
の要素か削減され、高速動作が可能となる。
たしきい値制御用ＭＯＳトランジスタのゲート電圧を制
御して、温度、電圧特性の変動をキャンセルして、論理
ゲートの論理しきい値電圧を一定に保っている。また上
記しきい値制御用ＭＯＳトランジスタは、例えば第１０
図の差動増幅段２１を介さずに、直接ＣＭＯＳ論理ゲー
トで信号伝搬が行なえる構成となるため、信号伝搬遅延
の要素か削減され、高速動作が可能となる。
（実施例）
第１図に本発明の一実施例による入力バッファ回路図を
示す。ここでトランジスタＱｌ、Ｑ２゜Ｑ３．Ｑ４で従
来例の第９図と同じ２人力ＮＯＲ回路を構成し、Ａがチ
ップ外部からの入力端子、ｃｓ”はチップ選択制御信号
である点も変わらない。ＰＭＯ３トランジスタＱｏが、
電源端子−〇＋−Ｑ２＝０３−接地端子と入力端子１１
の論理しきい値電圧を決定する貫通電流経路に挿入され
た論理しきい値制御可能なバッファ回路である。ＴＴＬ
回路は入力端子１１の前段に設けられる。上記ＰＭＯ８
Ｉ−ランジスタＱｏのゲート電位Ｖ ＲＥＰを制御して
入力端子１１の論理しきい値が、１．５Ｖに保たれるよ
うにする。
示す。ここでトランジスタＱｌ、Ｑ２゜Ｑ３．Ｑ４で従
来例の第９図と同じ２人力ＮＯＲ回路を構成し、Ａがチ
ップ外部からの入力端子、ｃｓ”はチップ選択制御信号
である点も変わらない。ＰＭＯ３トランジスタＱｏが、
電源端子−〇＋−Ｑ２＝０３−接地端子と入力端子１１
の論理しきい値電圧を決定する貫通電流経路に挿入され
た論理しきい値制御可能なバッファ回路である。ＴＴＬ
回路は入力端子１１の前段に設けられる。上記ＰＭＯ８
Ｉ−ランジスタＱｏのゲート電位Ｖ ＲＥＰを制御して
入力端子１１の論理しきい値が、１．５Ｖに保たれるよ
うにする。
即ち、電源Ｖ ｃｃ−５Ｖのときに回路しきい値が１．
５ｖになるようにＶ ＲＥＰを中間電位にしておき、電
源電圧ＶＣＣが上昇したときにはＶ ＲＩ！Ｐが上がり
、電源電圧ＶＣＣが下降したときにはＶ ＲＥＦが下が
ることで、論理しきい値電圧の変動を抑制する。温度特
性−トランジスタの回路しきい値変動による影響も同様
にＶ ＩＩＥＰを変化させることで対応する。これは前
記（１）式で、βＮ／βＰを調節してＶＩＮＶ−１，５
Ｖに一定化することを意味する。ｖＲＥＰ発生回路は後
述する。
５ｖになるようにＶ ＲＥＰを中間電位にしておき、電
源電圧ＶＣＣが上昇したときにはＶ ＲＩ！Ｐが上がり
、電源電圧ＶＣＣが下降したときにはＶ ＲＥＦが下が
ることで、論理しきい値電圧の変動を抑制する。温度特
性−トランジスタの回路しきい値変動による影響も同様
にＶ ＩＩＥＰを変化させることで対応する。これは前
記（１）式で、βＮ／βＰを調節してＶＩＮＶ−１，５
Ｖに一定化することを意味する。ｖＲＥＰ発生回路は後
述する。
第２図は本発明による他の実施例を示す。これは論理ゲ
ートの電流経路にしきい値制御用ＮＭＯＳトランジスタ
ＱＯＩを挿入した場合である。このときのｖＲＥＰの制
御も、第１図と同様、電源電圧Ｖ。０が上昇したときは
上昇させ、下降したときは下降させる。
ートの電流経路にしきい値制御用ＮＭＯＳトランジスタ
ＱＯＩを挿入した場合である。このときのｖＲＥＰの制
御も、第１図と同様、電源電圧Ｖ。０が上昇したときは
上昇させ、下降したときは下降させる。
また人力バッフ７回路はＮＯＲ回路だけでなく、インバ
ータ、ＮＡＮＤ回路を用いても構成できる。
ータ、ＮＡＮＤ回路を用いても構成できる。
第３図、第４図はインバータの場合の本発明による他の
実施例、第５図、第６図はＮＡＮＤ回路の場合の他の実
施例を示したものである。ここで０ＭＯＳトランジスタ
Ｑ５．Ｑ６はインバータを構成し、ＣＭＯ５トランジス
タＱ７〜Ｑ［ｌはＮＡＮＤ回路を構成する。これら各図
の構成においても、しきい値制御用トランジスタＱｏ、
Ｑｏ＋は、論理しきい値電圧が一定となるようにゲート
電圧が制御されるものである。
実施例、第５図、第６図はＮＡＮＤ回路の場合の他の実
施例を示したものである。ここで０ＭＯＳトランジスタ
Ｑ５．Ｑ６はインバータを構成し、ＣＭＯ５トランジス
タＱ７〜Ｑ［ｌはＮＡＮＤ回路を構成する。これら各図
の構成においても、しきい値制御用トランジスタＱｏ、
Ｑｏ＋は、論理しきい値電圧が一定となるようにゲート
電圧が制御されるものである。
上記制御電圧ＶＲＥＦを発生する制御電圧発生回路の一
具体例を第７図に示す。
具体例を第７図に示す。
第７図に示すように入力バッファを同じあるいはトラン
ジスタ幅と比例縮少したトランジスタサイズを有する論
理しきい値電圧のモニター回路３１によってモニターす
る。この、モニター回路３１の入力には、電圧、温度特
性を保償した基準電圧発生回路を用いる。この基準電圧
は１．５Ｖ付近のものを用いればよい。例えば、ＰＮ接
合ダイオード２段積みが簡単な例であるし、保償特性を
よくしたければ、バイポーラ素子を用いたバンドギャッ
プ回路（Ｖｃ ｓ ＝１．３Ｖ）を用いることができる
。これにより、論理しきい値電圧と同じ入力ＶＣ５がモ
ニター回路３１に入力した状態が再現できる。このモニ
ター回路３１の出力ＶＯＩと、抵抗分割を用いて作った
Ｖｃｃ／２発生回路３２の出力Ｖｏ２とを差動増幅回路
３３で増幅してＶ ＲＥＰとし、各トランジスタＱ。の
ゲートにフィードバックすることで、ｖｏｌ−ｖｏ２と
なる電圧にＶ ＲＥＰが制御される。これはすなわち、
例えば第１図の入力バッファ回路の論理しきい値が、Ｖ
ＣＳになる状態が実現できていることに他ならない。こ
のようにフィードバック制御にすることで、ＶＣＳの保
償特性によるが、電源電圧、温度、トランジスタのしき
い値のばらつきによらず、第１図等の入力バッファ回路
の回路しきい値をＶＣＳ←１．５Ｖに一定化することが
可能である。例えばＶＣＳの発生回路としてよく知られ
ているバイポーラを用いたバンドギャップ回路を用いれ
ばよい。
ジスタ幅と比例縮少したトランジスタサイズを有する論
理しきい値電圧のモニター回路３１によってモニターす
る。この、モニター回路３１の入力には、電圧、温度特
性を保償した基準電圧発生回路を用いる。この基準電圧
は１．５Ｖ付近のものを用いればよい。例えば、ＰＮ接
合ダイオード２段積みが簡単な例であるし、保償特性を
よくしたければ、バイポーラ素子を用いたバンドギャッ
プ回路（Ｖｃ ｓ ＝１．３Ｖ）を用いることができる
。これにより、論理しきい値電圧と同じ入力ＶＣ５がモ
ニター回路３１に入力した状態が再現できる。このモニ
ター回路３１の出力ＶＯＩと、抵抗分割を用いて作った
Ｖｃｃ／２発生回路３２の出力Ｖｏ２とを差動増幅回路
３３で増幅してＶ ＲＥＰとし、各トランジスタＱ。の
ゲートにフィードバックすることで、ｖｏｌ−ｖｏ２と
なる電圧にＶ ＲＥＰが制御される。これはすなわち、
例えば第１図の入力バッファ回路の論理しきい値が、Ｖ
ＣＳになる状態が実現できていることに他ならない。こ
のようにフィードバック制御にすることで、ＶＣＳの保
償特性によるが、電源電圧、温度、トランジスタのしき
い値のばらつきによらず、第１図等の入力バッファ回路
の回路しきい値をＶＣＳ←１．５Ｖに一定化することが
可能である。例えばＶＣＳの発生回路としてよく知られ
ているバイポーラを用いたバンドギャップ回路を用いれ
ばよい。
第８図に制御回路の他の実施例を示す。ここでは、フィ
ードバック増幅手段にインバータ４１゜４２を用いてい
る。そしてインバータ４２の出力のコンデンサ４３の一
端から、しきい鏡制御電圧ＶＲＥＦを得ている。
ードバック増幅手段にインバータ４１゜４２を用いてい
る。そしてインバータ４２の出力のコンデンサ４３の一
端から、しきい鏡制御電圧ＶＲＥＦを得ている。
このように実施例によるＴＴＬ人カバッファ回路におい
ては、外部からの入力端子の論理しきい値電圧を決定す
る電流経路に挿入されたＭＯＳＦＥＴのゲート電位を、
論理しきい値が例えば１．５ｖに一定化されるようモニ
ター回路を用いてフィードバック制御することで、電源
電圧依存性、温度依存性、プロセスばらつきによらず、
論理しきい値を一定にした高ノイズマージンで、しかも
差動増幅回路２１を通してスピードが遅くなったりしな
い高速な動作をする効果がある。
ては、外部からの入力端子の論理しきい値電圧を決定す
る電流経路に挿入されたＭＯＳＦＥＴのゲート電位を、
論理しきい値が例えば１．５ｖに一定化されるようモニ
ター回路を用いてフィードバック制御することで、電源
電圧依存性、温度依存性、プロセスばらつきによらず、
論理しきい値を一定にした高ノイズマージンで、しかも
差動増幅回路２１を通してスピードが遅くなったりしな
い高速な動作をする効果がある。
以上説明した如く本発明によれば、電源電圧、温度によ
らず、論理しきい値電圧を一定に保ち、ノイズマージン
の大きい、しかも動作速度の速いバッファ回路が提供で
きるものである。
らず、論理しきい値電圧を一定に保ち、ノイズマージン
の大きい、しかも動作速度の速いバッファ回路が提供で
きるものである。
第１図ないし第６図は本発明の各実施例の回路図、第７
図、第８図は上記実施例の制御電圧を得る回路図、第９
図、第１０図は従来のバッフアン回路図である。 Ｑ１〜Ｑ［ｌ・・・ＣＭＯＳ論理回路のトランジスタ、
Ｑｏ、Ｑｏ＋・・・しきい値制御用トランジスタ、Ｖｃ
ｃ・・・電源、３１・・・モニター回路（ダミーＣＭＯ
Ｓ論理回路） 、３３，４１．４２・・・増幅回路。 第１図 第２図 出願人代理人 弁理士 鈴江武彦 第３図 第４図 第５図 第６図 篤 第 図 図 第９ 図 第１０図
図、第８図は上記実施例の制御電圧を得る回路図、第９
図、第１０図は従来のバッフアン回路図である。 Ｑ１〜Ｑ［ｌ・・・ＣＭＯＳ論理回路のトランジスタ、
Ｑｏ、Ｑｏ＋・・・しきい値制御用トランジスタ、Ｖｃ
ｃ・・・電源、３１・・・モニター回路（ダミーＣＭＯ
Ｓ論理回路） 、３３，４１．４２・・・増幅回路。 第１図 第２図 出願人代理人 弁理士 鈴江武彦 第３図 第４図 第５図 第６図 篤 第 図 図 第９ 図 第１０図
Claims (5)
- （１）少なくとも１つのゲート入力端子を他の回路から
の入力としたＣＭＯＳ論理ゲートと、前記入力端子に接
続されたＭＯＳトランジスタを含む電流貫通経路に挿入
されたしきい値制御用ＭＯＳトランジスタと、前記入力
端子における論理しきい値電圧が、電源電圧及びまたは
温度に依存せず設定論理しきい値電圧に一致するように
前記しきい値制御用ＭＯＳトランジスタのゲート電圧を
制御する制御回路とを具備したことを特徴とするバッフ
ァ回路。 - （２）前記制御回路は、前記しきい値制御用ＭＯＳトラ
ンジスタを含む前記ＣＭＯＳ論理回路と同一または比例
したサイズを有するダミーＣＭＯＳ論理回路と、該回路
の出力を増幅して前記ＣＭＯＳ論理回路及び前記ダミー
ＣＭＯＳ論理回路の各しきい値制御用ＭＯＳトランジス
タのゲートに対しフィードバック制御を行なうフィード
バック回路を具備したことを特徴とする請求項１に記載
のバッファ回路。 - （３）前記ＣＭＯＳ論理ゲートは、ＮＯＲ回路またはＮ
ＡＮＤ回路またはインバータである請求項１に記載のバ
ッファ回路。 - （４）前記しきい値制御用ＭＯＳトランジスタは単数ま
たは複数のＰＭＯＳ及びまたはＮＭＯＳトランジスタで
ある請求項１に記載のバッファ回路。 - （５）前記他の回路は、前記ＣＭＯＳ論理ゲートを構成
するチップの外の回路である請求項１に記載のバッファ
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255073A JP2758259B2 (ja) | 1990-09-27 | 1990-09-27 | バッファ回路 |
| KR1019910016654A KR940006619B1 (ko) | 1990-09-27 | 1991-09-25 | 버퍼회로 |
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