KR100358458B1

KR100358458B1 - 다이나믹 상보형 모스 트랜지스터를 갖는실리콘-온-절연체 논리 회로에서의 셋업 시험 방법 및 그장치

Info

Publication number: KR100358458B1
Application number: KR1020000001688A
Authority: KR
Inventors: 울만그레고리존; 스토리노살베이토르엔
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1999-01-29
Filing date: 2000-01-14
Publication date: 2002-10-25
Also published as: CN1153270C; JP3447045B2; US6266800B1; GB2346277A; GB0000861D0; CN1264921A; KR20000062473A; TW447191B; JP2000236098A; GB2346277B

Abstract

본 발명은 프리차지 소자와 출력 소자를 갖는 다이나믹 논리 회로의 논리 부분에서의 셋업 시간을 측정함으로써, 실리콘-온-절연체(SOI) 전계 효과 트랜지스터(FET)를 포함하는 다이나믹 논리 회로에서 발생하는 기생 바이폴라 방전의 원하지 않는 결과를 제거하는 방법 및 장치에 관한 것이다. 본 발명의 방법은 상기 논리 부분으로부터 상기 프리차지 소자의 제어 입력으로의 클럭 신호의 제1 지연 시간 및 상기 논리 부분으로부터 상기 출력 소자의 제어 입력으로의 논리 신호의 제2 지연 시간을 결정한다. 그 다음, 본 발명의 방법은 상기 제1 지연 시간과 제2 지연 시간에 따른 셋업 시간을 결정한다. 상기 프리차지 소자는 셋업 시간 동안 활성 상태를 유지함으로써 기생 바이폴라 방전을 방지한다.

Description

다이나믹 상보형 모스 트랜지스터를 갖는 실리콘-온-절연체 논리 회로에서의 셋업 시험 방법 및 그 장치{Method and apparatus for measuring setup test in dynamic complementary oxide semiconductor (CMOS) silicon on insulator (SOI) logic circuits}

본 발명은 다이나믹 논리 회로의 셋업(setup) 시간을 측정하는 방법 및 장치에 관한 것이다. 더 구체적으로 말하자면, 본 발명은 다이나믹 논리 회로 중 실리콘-온-절연체(절연체 위의 실리콘, Silicon-on-insulator; 이하 "SOI"라고 부름) 전계 효과 트랜지스터 (FET)의 셋업 시간을 측정하는 방법 및 그 장치에 관한 것이다.

SOI를 형성하는 기술은 디지탈 논리 회로의 성능을 향상시키기 위하여 현재 사용되고 있는 개선된 실리콘 기술이다. SOI 기술을 이용함으로써, 설계자는 디지탈 논리 집적 회로의 전체적인 전력 소모를 감소시킴과 동시에 속도도 향상시킬 수 있다. 이러한 기술의 진보로 인해, 적은 전력으로 동작하는 더욱 복잡하고 빠른 컴퓨터 집적 회로를 개발할 수 있게 된다.

최근, 금속 산화물 반도체(Metal Oxide Semiconductor; 이하 "MOS"라고 부름) 전계 효과 트랜지스터(FET) 집적 회로와 CMOS (Complementary Metal Oxide Semiconductor; 이하 "CMOS"라고 부름) FET가 유행하고 있으며, 집적 회로 기술에서 가장 널리 사용되는 유형이 되고 있다. 오늘날, CMOS 전자 소자들은 더욱 빠른 동작 속도, 작은 크기, 적은 전력 소모의 장점을 제공하고, 또한 부품 크기의 감소, 단위 웨이퍼 당 제조 수율의 증가 및 웨이퍼 크기의 확대로 인하여 제조업자들에게 더욱 저렴하게 되었다. CMOS 기술을 사용하여 제조되는 가장 인기있는 집적 회로 장치는 마이크로 프로세서, 메모리 및 디지탈 논리 회로이다.

전형적인 MOS 반도체와 CMOS 반도체는 실리콘 기판 위에 놓여진 산화막 위에 형성된 금속으로 이루어진다. 실리콘 기판에 불순물을 첨가함으로써 이 소자들을 트랜지스터로서 동작할 수 있도록 한다. 반면에, SOI 반도체는 실리콘 산화물이나 유리와 같은 절연체의 상부에 놓인 실리콘 박막과 상기 구조의 상부에 만들어진 MOS 트랜지스터를 포함한다. 절연층의 상부에 MOS 트랜지스터를 제조함으로써 얻게 되는 가장 중요한 장점은 트랜지스터의 내부 커패시턴스를 감소시킨다는 점이다. 이는 실리콘 기판과 소자를 트랜지스터로서 동작하도록 하기 위하여 필요한 불순물 사이에 절연성 산화물층을 배치함으로써 달성될 수 있다. 트랜지스터의 내부 커패시턴스를 감소시킴으로써 소자의 동작 속도를 증가시킨다. 따라서, SOI 기술에 의해 더 빠른 MOS 트랜지스터가 제조될 수 있게 되고, 그 결과 더 빠른 전자 소자들에 대한 요구를 충족시키는 고성능의 반도체들을 제조할 수 있게 된다.

SOI 기술은 몇 가지의 단점을 가지고 있다. SOI 막의 상부에 MOS 트랜지스터를 형성함으로써 생기는 본질적인 단점은 MOS 트랜지스터가 실제로 바이폴라 접합 트랜지스터와 병렬로 배치된다는 점이다. 충분한 전류가 MOS 트랜지스터를 통하여 흐르는 경우, 기생 바이폴라 트랜지스터가 턴 온(turn on)되게 된다. 이는 이른바 바이폴라 방전(bipolar discharge)이라 불리는 원하지 않는 결과를 발생시키고, MOS 트랜지스터의 성능을 저하시킨다.

고속의 CMOS 회로는, 프리차징(pre-charging)을 사용하여 트랜지스터의 게이트 속도를 향상시키는 도미노(domino) 회로 기술에 자주 사용된다. 회로 노드들은 각 클럭 사이클 동안 일정 값으로 프리차지된다. SOI FET들이 갖는 문제점은 기생 바이폴라 트랜지스터가 바이폴라 방전을 일으킨다는 것이다. 이는 다이나믹 회로의 드레인 노드들에서 원하지 않는 전하의 손실을 유발시키기 때문에 바람직하지 못하다.

기생 바이폴라 작용은 종래의 벌크(bulk) MOS 트랜지스터에서는 나타나지 않는 것이 보통인데, 그 이유는 바이폴라 트랜지스터의 베이스가 항상 접지 전위를 유지하고 있어서 바이폴라 트랜지스터를 오프 상태로 유지시키기 때문이다. SOI에 있어서, MOS FET 소자의 몸체 또는 바이폴라 트랜지스터의 베이스는 플로팅(floating)되고, MOS FET의 드레인 단자와 소스 단자가 고전위일 때 야기되는 접합 누설에 의해 고전위로 충전될 수 있다. 이 상태에서, 소스가 저전위로 되면, 베이스 영역에 포획되어 있던 전하는 기생 베이스 전류로서 사용될 수 있다. 기생 베이스 전류는 바이폴라 트랜지스터를 활성화시키고, MOS FET의 드레인 단자에서 콜렉터 전류를 생성시킨다. 이러한 원하지 않는 전하의 손실은, 예컨대 논리 상태를 잘못 스위칭시킴으로 인한 시스템 파괴를 일으킬 수 있다.

당업자는 MOS FET에서 발생하는 기생 바이폴라 방전을 제거하는 기술이 "Method and Apparatus For Elimination Of Parasitic Bipolar Action In Complementary Oxide Semiconductor (CMOS) Silicon On Insulator (SOI) Circuits"의 명칭으로 1999년 1월 29일자로 출원된 미국 특허 출원 번호 제09/240,991호(특허번호 제6,278,157호, 발행일 2001년 8월 21일)에 개시된 바와 같음을 알 수 있게 되는데, 이 출원에 개시된 내용은 본 명세서의 일부를 이룬다.

또한, 당업자는 CMOS SOI 소자들을 포함하는 논리 회로에서 발생하는 기생 바이폴라 방전을 제거하는 기술이 "Method and Apparatus For Elimination Of Parasitic Bipolar Action In Logic Circuits Including Complementary Oxide Semiconductor (CMOS) Silicon On Insulator (SOI) Elements"의 명칭으로 1999년 1월 29일자로 출원된 미국 특허 출원 번호 제09/240,244호에 개시된 바와 같음을 알 수 있게 되는데, 이 출원에 개시된 내용은 본 명세서의 일부를 이룬다.

당업자는 CMOS SOI 소자들을 포함하는 논리 회로에서 발생하는 기생 바이폴라 방전을 제거하는 다른 기술이 "Method and Apparatus For Elimination Of Parasitic Bipolar Action In Logic Circuits For History Removal Under Stack Contention Including Complementary Oxide Semiconductor (CMOS) Silicon On Insulator (SOI) Elements"의 명칭으로 1999년 1월 29일자로 출원된 미국 특허 출원 번호 제09/239,289호(특허번호 제6,188,247호, 발행일 2001년 2월 13일)에 개시된 바와 같음을 알 수 있게 되는데, 이 출원에 개시된 내용은 본 명세서의 일부를 이룬다.

다이나믹 논리 회로는 여러 가지의 논리 입력에 대하여 "셋업(setup)" 시간을 사용한다. "셋업" 시간은 일반적으로 논리 회로의 출력의 안정성을 보장하기 위해 입력 데이터 신호가 논리 회로의 입력에 공급되어야 하는 시간으로서 정의된다. 논리 회로의 출력은 후속의 클럭 신호가 다이나믹 논리 회로의 클럭 입력에 도달하기 전에 먼저 안정되어야 한다. 따라서, 입력 신호가 클럭 신호보다 회로의 입력에 먼저 도달하지 않는 경우, 회로의 출력 안정성이 보장되지 않게 될 수 있다. 입력 데이터 신호가 클럭 신호보다 "먼저 도착(beat)"해야 하는 시간 간격을 "셋업" 시간이라고 부른다.

SOI 기술을 사용하지 않는 CMOS 다이나믹 논리 회로에서, 셋업 시간은, 회로 데이터 입력으로부터 클럭 신호와 일치하는 지점으로 전달하는 입력 신호에 의해 필요한 시간과, 회로 클럭 입력으로부터 데이터 입력 신호와 일치하는 지점으로 전달하는 클럭 신호에 의해 필요한 시간 사이의 차이 값으로 정해지는 지연 시간이다.

도 3은 당업계에서 널리 알려져 있는 데이터 셋업 시간을 측정하는 방법을 도시한 다이나믹 논리 회로의 개략도이다. 논리 부분(46) 내의 다이나믹 논리 회로(44)는 클럭 신호 입력(CLK)과 데이터 신호 입력(DATA)을 포함한다. DATA 입력은 임의의 논리 회로(56)(LOGIC)로 공급된다. DATA 신호는 논리 부분(46)의 DATA입력으로부터 N형 전계 효과 트랜지스터(62)(NFET)의 게이트 입력(52)(Test_Node)으로 전달된다.

DATA 신호 입력으로부터 NFET 소자(62)의 게이트 입력(52)으로의 데이터 신호 경로(48)를 따른 지연 시간은 D1이라 하고, CLK 신호 입력으로부터 NFET 평가 소자(60)의 게이트 입력(54)(LClk_e)으로의 클럭 신호 경로(50)를 따른 지연 시간은 D2라고 하면, 다이나믹 회로(44)에 대한 셋업 시간(SETUP)은 신호 경로들(48, 50)을 따른 각각의 지연 시간들(D1, D2) 사이의 차이 값으로서 다음의 수학식 1에 의해 정의된다.

SETUP = D1 - D2

그런데, 당업자는 다이나믹 논리 회로에서는, 예컨대 패스밀(PATHMILL)과 아인스타이머(EINSTIMER)와 같은 타이밍 툴을 사용하여 클럭 신호 경로(50)를 따라 평가 트랜지스터(60)의 게이트 입력(54)까지의 지연 시간(D2)을 측정한다는 것을 알 수 있을 것이다.

SOI 기술을 사용하는 CMOS 다이나믹 논리 회로에 있어서, 지연 시간은 CLK 신호를 따라 프리차지 트랜지스터(58)의 게이트 입력(66)(LClk_p)까지 측정하는 것이 바람직하다. SOI 기술에서, 바이폴라 누설 경로는 다이나믹 논리 회로(44)의 평가 단계 동안 NFET 트랜지스터(60, 62)의 스택(stack)에 걸쳐서 존재할 수 있다. 바이폴라 누설은 다이나믹 논리 회로(44)의 출력에서 잘못된 논리값이 나오도록 할 수 있다. 평가 트랜지스터(60)가 NFET(62)와 회로 접지(68) 사이에 위치하면, 바이폴라 누설이 발생되지 않는다는 것을 당업자들은 알 수 있을 것이다. 그런데, 전하 공유 기법을 실현시키거나 다이나믹 논리 회로의 성능을 향상시키기 위해 평가 트랜지스터(60)를 NFET(62)와 프리차지 트랜지스터(58) 사이에 배치한다는 것은 당업계에 널리 알려져 있다.

그러나, 다른 성능을 향상시키기 위하여, 당업자들은 평가 트랜지스터(60)를 다이나믹 논리 회로로부터 제거시킬 수 있음을 이해할 것이다. 이 경우, 바이폴라 누설은 논리 입력의 상태에 따라 발생될 수 있다.

그 결과로서, 회로의 출력의 안정성을 보장하기 위하여 다이나믹 CMOS SOI 논리 회로에서의 "셋업" 시험 시간을 측정하는 방법에 대한 필요성이 있음을 알 수 있다.

본 발명의 목적은 SOI FET를 포함하는 다이나믹 논리 회로에서 발생하는 기생 바이폴라 방전의 원하지 않는 결과를 제거할 수 있는 방법 및 장치를 제공하는 것이다.

도 1은 실리콘-온-절연체(SOI) 전계 효과 트랜지스터(FET)와 기생 바이폴라 트랜지스터를 도시한 단면도.

도 2는 SOI FET와 바이폴라 트랜지스터를 도시한 등가 회로도.

도 3은 다이나믹 논리 회로에서 데이터 셋업 지연 시간을 측정하는 방법 및 장치를 도시한 개략도.

도 4는 평가 소자를 갖는 SOI CMOS 다이나믹 논리 회로에서 데이터 셋업 지연 시간을 측정하는 방법 및 장치를 도시한 개략도.

도 5는 평가 소자가 없는 SOI CMOS 다이나믹 논리 회로에서 데이터 셋업 지연 시간을 측정하는 방법 및 장치를 도시한 개략도.

도 6A 및 도 6B는 SOI CMOS 다이나믹 논리 회로에서 클럭, 데이터 입력, 테스트 노드, LClk_p 및 LClk_n 신호 사이의 신호 타이밍 관계를 도시한 다이어그램.

[도면의 주요 부분에 대한 부호의 설명]

70 : 클럭 신호 경로

72 : 데이터 신호 경로

78 : 게이트 입력

74 : 논리 부분

84 : 프리차지 트랜지스터

86 : 평가 트랜지스터

88 : NFET

94 : 다이나믹 논리 회로

98 : 데이터 신호 경로

100 : 논리 부분

114 : 다이나믹 논리 회로

본 발명의 제1 실시예는, 프리차지 소자와 출력 소자를 갖는 SOI MOS 트랜지스터를 포함하는 다이나믹 논리 회로의 논리 부분에서의 셋업 시간을 측정함으로써 전체적으로 기생 바이폴라 트랜지스터의 동작의 효과를 제거하는 방법에 관한 것으로서, 상기 방법은 상기 논리 부분으로부터 상기 프리차지 소자의 제어 입력으로의 제1 신호의 제1 지연 시간을 결정하는 단계, 논리 부분으로부터 상기 출력 소자의제어 입력으로의 제2 신호의 제2 지연 시간을 결정하는 단계 및 상기 제1 지연 시간과 상기 제2 지연 시간에 따른 셋업 시간을 결정하는 단계를 포함한다.

본 발명의 다른 실시예는, SOI MOS 소자를 포함하는 다이나믹 논리 회로에서 발생하는 기생 바이폴라 트랜지스터 동작의 효과를 제어하는 장치에 관한 것으로서, 제1 논리 회로, 제2 논리 회로, 상기 제1 논리 회로와 연결된 프리차지 소자, 상기 제2 논리 회로와 연결된 출력 소자 및 상기 출력 소자와 상기 프리차지 소자가 연결되며 그 소자들 사이에 정해지는 노드를 구비하고, 상기 셋업 시간은 상기 프리차지 소자와 연결된 제1 논리 회로에 대한 제1 신호 전달 시간과 상기 제2 논리 회로에 대한 제2 신호 전달 시간 사이의 소정의 타이밍 관계에 따라 정해지는 것을 특징으로 한다.

본 발명의 이러한 특징과 다른 여러 가지의 특징들 그리고 장점들은 상세하게 후술되는 설명과 첨부되는 도면에 의해 분명해질 것이다. 본 발명은 본 발명의 범위내에서 변형되어 실시될 수 있다. 따라서, 도면과 상세한 설명은 본 발명을 제한하기 위한 것이 아니라 설명하기 위한 것으로 간주되어야 한다.

설명되는 실시예는 SOI FET 다이나믹 논리 회로에서의 기생 바이폴라 트랜지스터의 원하지 않는 결과들을 감소하거나 제거하는 방법에 관한 것이다.

도 1은 SOI NFET(10)와 기생 바이폴라 트랜지스터의 단면도이다. N형 전계 효과 트랜지스터(NFET)(10)는, 예컨대 이산화 실리콘, 즉 유리(glass)로 된 절연체(12) 위에 만들어진다. 벌크(non SOI)에서 기생 바이폴라 트랜지스터는 항상 접지 전위를 유지한다. 따라서, 베이스 전류는 생성되지 않으며, 그 결과 바이폴라소자를 통하여 흐르는 콜렉터 전류도 없게 된다. 그런데, SOI 트랜지스터에서, FET 소자의 몸체(14)나 NFET의 게이트(22) 아래에 놓여 있는 기생 바이폴라 트랜지스터의 베이스 영역은 플로팅(floating)된다. 드레인(18)과 소스(20) 단자들이 모두 고전위로 되면, 트랜지스터의 몸체(14)는 접합(16) 누설에 의해 고전위로 충전될 수 있다. 이러한 설명에서, NFET의 드레인(18)은 n+ 영역으로서 기생 바이폴라의 콜렉터 영역이며, 소스(20)는 n+ 영역으로서 기생 바이폴라의 이미터 영역이다.

FET의 몸체(14)가 고전위로 충전되고 소스(20)가 저전위로 되면, 몸체(14), 즉 베이스 영역에 포획된 전하는 기생 베이스 전류로서 사용될 수 있다. 기생 베이스 전류가 충분한 크기를 갖는다면, 기생 바이폴라 트랜지스터가 활성화될 것이며, 그 결과 드레인(18)에서 콜렉터 전류를 생성하게 될 것이다. 콜렉터 전류는 드레인(18) 전류와 나란히 흐르는데, 이는 다이나믹 회로의 드레인(18) 노드에서 전하의 손실을 유발하기 때문에 바람직하지 못하다.

도 2는 SOI 전계 효과 트랜지스터(NFET)(26) 및 이와 병렬로 연결된 기생 바이폴라 NPN 트랜지스터(28)의 등가 회로도(24)를 도시한다. NFET(26)의 게이트 단자(30)는 기생 바이폴라 트랜지스터(28)의 베이스 단자(32)가 되며, NFET(26)의 몸체(34)에 위치한다. NFET(26)의 드레인(36)은 기생 바이폴라 NPN 트랜지스터(28)의 콜렉터(38)가 된다. 따라서, NFET(26)의 소스(40)는 기생 바이폴라 NPN 트랜지스터(28)의 이미터(42)가 된다. NFET(26)의 몸체(34)는 드레인(36)과 소스(40)의 단자들이 고전위를 유지할 때 발생되는 누설에 의해 충전될 것이다. 소스(40)가 저전위로 떨어지면, 몸체(34)에 포획되는 전하들에 의해 기생 바이폴라 NPN 트랜지스터(28)의 베이스 단자(32)로부터 전류가 흐르게 된다. 이로 인해 드레인(36)에서 흐르는 전류와 나란히 콜렉터(38)에서 전류가 흐르게 된다. 이 동작은 다이나믹 회로의 드레인(36) 노드를 방전시키게 된다.

도 4를 참조하면, 데이터 셋업 시간을 측정하는 방법 및 장치를 설명하는 개략도가 도시되어 있는데, 논리 부분(74) 내의 다이나믹 논리 회로(94), 클럭 신호 입력(CLK) 및 데이터 신호 입력(DATA)이 포함되어 있다. DATA 입력은 임의의 논리 회로(76)로 공급된다. DATA 신호는 논리 부분(74)에 있는 DATA 입력으로부터 임의의 논리 회로(76)를 통과하여 N형 전계 효과 트랜지스터(88)(NFET)의 게이트 입력(82)(Test_Node)으로 전달된다.

DATA 신호 입력으로부터 NFET(88)의 게이트 입력(82)까지의 데이터 신호 경로(72)를 따른 지연 시간은 D1이다. CLK 신호 입력으로부터 NFET형 프리차지 트랜지스터(84)의 게이트 입력(78)(LClk_e)까지의 클럭 신호 경로(70)를 따른 지연 시간은 D3이다. 다이나믹 논리 회로(94)에서, 셋업 시간(SETUP)은 각 경로들(72, 70)에 따른 지연 시간(D1, D3) 사이의 차이 값으로서 아래의 수학식 2에 의해 정해진다.

SETUP = D1- D3

SOI 기술을 사용하는 CMOS 다이나믹 논리 회로(94)의 경우, 프리차지 트랜지스터(84)의 게이트 입력(78)(LClk_p)까지의 CLK 신호의 지연 시간이야말로 측정하고자 하는 가장 원하는 시간 값이라는 것을 당업자들은 이해하게 될 것이다. SOI 기술에 있어서, 바이폴라 누설 경로는 다이나믹 논리 회로(94)의 평가 단계 동안 NFET(86, 88)의 스택에 걸쳐 존재할 수 있다. 바이폴라 누설로 인해 다이나믹 논리 회로 출력(92)은 잘못된 논리 값을 출력하게 된다. 평가 트랜지스터(86)가 NFET(88)과 회로 접지(90) 사이에 존재하면 바이폴라 누설이 발생되지 않을 것이다. 그런데, 평가 트랜지스터(86)를 NFET(88)와 예컨대, 프리차지 트랜지스터(84) 사이에 배치하는 것은 이미 당업계에서 널리 알려져 있다. 이러한 구성은 전하 공유 기술을 실현하거나 다이나믹 회로의 성능을 향상시키기 위하여 사용된다.

수학식 2의 "SETUP = D1 - D3" 에 의해 정해지는 셋업 시간이 사용되면, 바이폴라 누설 전류는 다이나믹 논리 회로(94)의 평가 단계 동안 적층된 NFET(86, 88)를 통하여 흐르지 않게 되는데, 이는 프리차지 트랜지스터(84)가 턴 오프되기 전에 데이터 신호가 안정되는 것이 보장되기 때문이다. 프리차지 트랜지스터(84)가 여전히 온 상태인 동안 프리차지 동작은 바이폴라 누설 전류가 적층된 NFET(86, 88)를 통하여 흐르는 것을 방지한다. 따라서, 프리차지 트랜지스터(84)가 턴 오프되기 전에 데이터 신호가 안정되면, 어떤 바이폴라 누설 전류도 적층된 NFET(86, 88)를 통하여 흐르지 않게 될 것이다.

평가 트랜지스터(86)가 이 회로로부터 제거될 수 있다는 것을 당업자들은 알 수 있을 것이다. 이 경우, 바이폴라 누설은 논리 입력의 상태에 기초하여 발생할 수 있다.

도 5를 참조하면, 평가 트랜지스터가 없는 다이나믹 논리 회로에서의 데이터셋업 시간을 측정하는 방법 및 장치를 도시한 개략도는 논리 부분(100) 내의 다이나믹 논리 회로(114), 클럭 신호 입력, 제1 데이터 신호 입력(DATA1) 및 제2 데이터 신호 입력(DATA2)을 포함한다. DATA1 입력은 논리 회로 A(116)에 공급된다. DATA2 입력은 임의의 논리 회로 B(118)에 공급된다. 데이터 신호들은 논리 부분(100)의 DATA1 입력으로부터 논리 회로(116)를 통과하여 N형 전계 효과 트랜지스터(112)(NFET)의 게이트 입력(106)(Test_Node_A)으로 전달된다.

DATA1 또는 DATA2 신호 입력의 하나로부터 NFET(112)의 게이트 입력(106)까지의 데이터 신호 경로(98)를 따른 지연 시간은 D1이다. CLK 신호로부터 PFET(P형 전계 효과 트랜지스터)형 프리차지 트랜지스터(108)의 게이트 입력(102)(LClk_p)까지의 클럭 신호 경로(96)를 따른 지연 시간은 D3이다. 다이나믹 회로에서 셋업 시간(SETUP)은 각 경로(98, 96)에 의한 지연 시간(D1, D3) 사이의 차이 값으로서 아래의 수학식 3에 의해 정해진다.

SETUP = D1 - D3

SOI 기술을 사용하는 CMOS 다이나믹 논리 회로(114)의 경우, 프리차지 트랜지스터(108)의 게이트 입력(102)(LClk_p)까지의 CLK 신호의 지연 시간이 더욱 바람직한 시간 측정임을 당업자들은 알 수 있을 것이다. 또한, 평가 소자가 없는 비 SOI(non SOI) 기술의 경우 동일한 셋업 시간 시험이 없음을 알 게 될 것이다. 그런데, 본 발명의 원리에 따르면 비(非) SOI 기술에 대해서도 이런 셋업 시간 시험이 가능하게 된다.

도 6A를 참조하면, 데이터 셋업 시간을 측정하는 방법 및 장치를 도시하는 개략도는 SOI CMOS 다이나믹 논리 회로, 데이터 신호 지연 시간(D1), 클럭 신호 지연 시간(D2, D3)을 포함하고 있다. 클럭 신호(CLK) 지연 시간(D3)은 본 발명에 따라 정해지는 반면, D2는 당업계에서 잘 알려져 있는 클럭 지연 시간을 의미한다.

도 6B는 클럭 신호 입력(CLK), 데이터 신호(Data_Input) 및 지연 시간(D1, D2, D3)에 대응하는 클럭 신호 경로와 데이터 신호 경로를 따른 회로 노드들(Test_node, LClk_p, LClk_n)의 신호들 사이의 신호 파형 타이밍 관계를 도시한다.

지연 시간(D1)은 Data_Input 신호(124)의 상승 모서리와 Test_Node 신호(126)의 상승 모서리 사이의 차이 값을 취함에 의해 정해진다. 지연 시간(D2)은 LClk_n 신호(130)의 상승 모서리와 CLK 신호의 상승 모서리 사이의 차이 값을 취함으로써 정해진다. 마찬가지로, 지연 시간(D3)은 LClk_p 신호(132)의 상승 모서리와 CLK 신호(128)의 상승 모서리 사이의 차이 값을 취함으로써 정해진다. 셋업 시간(SETUP)이 지연 시간들(D3, D1) 사이의 차이 값(SETUP = D1 - D3)에 기초하여 정해지고, 프리차지 트랜지스터(134)(도 6A)는 "SETUP"과 동일한 시간 간격 동안 프리차지 작용을 계속하며, 그 결과 임의의 논리 회로(118)(도 6A)에서의 논리 입력은 후속의 상승 클럭 신호 모서리(128)보다 먼저 안정되는 것이 확실해진다는 것을 당업자들이 알 수 있을 것이다.

전술한 수학식 1에 나타낸 바와 같이, 당업계에서 널리 알려진 셋업 시간 수학식은 "SETUP = D1 - D2"인 반면에, 본 발명에 따른 셋업 시간은 수학식 2에"SETUP = D1 - D3"로서 나타난다. 지연 시간(D1, D3)에 대응하는 클럭 신호 경로가 유사하게 나타날지라도, 실제로 응용되는 경우에는 서로 다르게 나타난다. 이러한 현상은 클럭이 게이트되는 경우에 주로 발생된다. 마찬가지로, 클럭 신호 경로들은, 클럭들이 인버터(116)와 같은 많은 논리 블럭들이 다른 클럭 경로에서 나타날 수 있는 어레이로 배열되는 응용에서 다르게 나타날 수 있다. 논리 블럭들이 클럭 신호들의 직접적인 경로에서 나타날 수 있기 때문에, 본 발명의 원리에 따른 셋업 시간 수학식을 사용함으로써, 다이나믹 논리 회로의 대응 프리차지 트랜지스터(134)(도 6A)를 턴 오프함에 의해 프리차지 동작을 제거하기 전에 출력 데이터의 안정성을 보장하여야 한다. 따라서, 적절한 SETUP 수학식은 수학식 2와 수학식 3에 도시된 바와 같이 지연 시간(D2)보다는 오히려 지연 시간(D3)에 관하여 구하여야 한다.

디지탈 신호들은 논리 로우(low) 상태로부터 논리 하이(high) 상태로 천이하기 위하여, 그리고 이로 인하여 논리 하이(high) 상태로부터 논리 로우(low) 상태로 천이하기 위하여 약간의 지연이 필요하다는 것을 당업자들은 알게 될 것이다. 이러한 천이 동안 논리 신호의 진폭 변화를 신호 스윙(signal swing)이라 부른다. SOI 기술을 사용하지 않는 다이나믹 회로에 있어서, 지연 시간(D1)은 보통 Test_Node(120)(도 6A)에서의 스윙의 50% 내지 75%의 범위 내에서 측정된다. SOI 기술을 사용하는 다이나믹 논리 회로들에 있어서, Test_node(120)(도 6A)는 프리차지 트랜지스터가 턴 오프(turn off)되기 전에 안정되어야 한다. 따라서, 데이터 경로는 그것의 스윙의 90% 내에서 측정되어야 한다.

본 발명은 현재 만들어진 최상의 실시예로 설명한 것이며, 그리고 당업계의 기술의 범위 내에서 더 많은 발명의 활동이 없이도 동작과 실시예들의 모드들에 대한 다양한 변형이 용이하다는 것이 명백하다. 또한, 본 발명은 현재 고려되는 가장 실제적이고 바람직한 실시예와 관련하여 기술하였지만, 본 발명은 개시된 실시예에 한정되지 않으며, 첨부된 청구항의 사상과 범위 내에 포함되는 다양한 변형례와 균등물도 여기에 포함시키고 있음을 이해하여야 할 것이다.

본 발명에 의하여, SOI FET를 포함하는 다이나믹 논리 회로에서 발생하는 기생 바이폴라 방전을 제거하거나 감소시킬 수 있다.

Claims

프리차지 소자와 출력 소자를 갖는 실리콘-온-절연체(SOI) 금속 산화물 반도체(MOS) 소자를 포함하는 다이나믹 논리 회로의 논리 부분에서 셋업 시간을 측정함으로써 기생 바이폴라 트랜지스터 동작의 영향을 제거하는 방법에 있어서,

a) 상기 논리 부분으로부터 상기 프리차지 소자의 제어 입력으로 들어가는 제1 신호에 대한 제1 지연 시간을 정하는 단계와,

b) 상기 논리 부분으로부터 상기 출력 소자의 제어 입력으로 들어가는 제2 신호에 대한 제2 지연 시간을 정하는 단계와,

c) 상기 제1 지연 시간과 상기 제2 지연 시간에 따라 셋업 시간을 정하는 단계

를 포함하고, 상기 셋업 시간은 상기 다이나믹 논리 회로의 평가 단계 동안 상기 다이나믹 논리 회로 내에서 바이폴라 누설 전류의 흐름을 실질적으로 방지하도록 정해지는 것인 기생 바이폴라 트랜지스터 동작의 영향 제거 방법.
제1항에 있어서, 상기 제1 신호는 클럭 신호인 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2 신호는 논리 데이터 신호인 것을 특징으로 하는 방법.
제1항에 있어서, 상기 셋업 시간은 다음의 수학식에 따라 정해지는 것을 특징으로 하는 방법.

SETUP = D1 - D3

상기 식 중, SETUP은 상기 셋업 시간이며, D3는 상기 제1 지연 시간이고, D1은 상기 제2 지연 시간이다.
제3항에 있어서, 정해진 상기 셋업 시간 내에 상기 논리 부분에 도달하는 논리 데이터 신호는 후속의 클럭 신호가 발생하기 전에 안정되는 것이 보장되는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2 지연 시간은 상기 제2 신호의 신호 스윙의 90%인 지점에서 측정되는 것을 특징으로 하는 방법.
실리콘-온-절연체(SOI) 금속 산화물 반도체(MOS) 소자를 포함하는 다이나믹 논리 회로에서 발생하는 기생 바이폴라 트랜지스터 동작의 영향을 제거하는 장치에 있어서,

a) 제1 논리 회로와,

b) 제2 논리 회로와,

c) 상기 제1 논리 회로와 연결된 프리차지 소자와,

d) 상기 제2 논리 회로와 연결된 출력 소자와,

e) 상기 출력 소자와 상기 프리차지 소자가 연결되고, 이들 소자 사이에 정해지는 노드

를 포함하며,

셋업 시간은 상기 프리차지 소자와 연결된 상기 제1 논리 회로를 통한 제1 신호의 전달 시간과 상기 제2 논리 회로를 통한 제2 신호의 전달 시간 사이의 소정의 타이밍 관계에 따라 정해지고, 상기 셋업 시간은 상기 다이나믹 논리 회로의 평가 단계 동안 상기 다이나믹 논리 회로 내에서 바이폴라 누설 전류의 흐름을 실질적으로 방지하도록 정해지는 것인 기생 바이폴라 트랜지스터 동작의 영향 제거 장치.
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제7항에 있어서, 상기 프리차지 소자는 P형 전계 효과 트랜지스터(PFET) 트랜지스터인 것을 특징으로 하는 장치.
제7항에 있어서, 상기 출력 소자는 N형 전계 효과 트랜지스터(NFET) 트랜지스터인 것을 특징으로 하는 장치.
제7항에 있어서, 상기 소정의 타이밍 관계는 상기 제1 전달 시간과 상기 제2 전달 시간 사이의 차이 값인 것을 특징으로 하는 장치.
제12항에 있어서, 상기 소정의 시간을 갖는 상기 출력 소자에 인가되는 신호는 상기 방전 트랜지스터가 턴 오프되기 전에 안정되는 것을 특징으로 하는 장치.
제12항에 있어서, 상기 소정의 타이밍 관계는 다음의 수학식에 따라 결정되는 셋업 시간인 것을 특징으로 하는 장치.

SETUP = D1 - D3

상기 식 중, SETUP은 상기 셋업 시간이고, D3는 상기 제1 신호의 전달 시간이며, D1은 상기 제2 신호의 전달 시간이다.
제7항 또는 제14항 중 어느 한 항에 있어서, 상기 제1 신호는 클럭 신호인 것을 특징으로 하는 장치.
제7항 또는 제14항 중 어느 한 항에 있어서, 상기 제2 신호는 논리 데이터 신호인 것을 특징으로 하는 장치.