JP3864243B2 - Soiドミノ回路内の寄生バイポーラ動作を除去する方法及びsoiドミノ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はシリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去の方法および装置に関する。
【0002】
【従来の技術】
シリコン・オン・インシュレータ(SOI)技術は、ディジタル論理回路の性能を向上させるために現在利用されている高度シリコン技術である。SOI技術を利用すると、設計者は、全体的な電力消費を低減しながら、ディジタル論理集積回路の速度を高めることができる。これらの技術の進歩は、より少ない電力で動作するより複雑でより速いコンピュータ用集積回路の開発につながるであろう。
【0003】
相補形金属酸化膜半導体(CMOS)複合ドミノ論理(CDL)回路、またはドミノ回路は知られている。CMOSドミノ回路は、NOR機能またはNAND機能のような論理機能を可能にし、複数の入力信号に応答した論理出力信号を供給する。多くのドミノ回路は、出力が所定の論理状態になるようにする中間ノードを予め充電するようにクロック動作するPチャネル電界効果トランジスタを含む。
【0004】
図1に示すように、SOI半導体は、二酸化シリコン(SiO2)またはガラスのような絶縁物の上に配置された薄いシリコンの層、およびこの構造の上に作られたMOSトランジスタを含む。絶縁物層の上にMOSトランジスタを組み立てることの主な利点は、トランジスタの内部キャパシタンスを減少させることである。これは、シリコン基板と、デバイスがトランジスタとして動作するために必要な不純物との間に絶縁物酸化物層を配置することで達成される。トランジスタの内部キャパシタンスを減少させると、その動作速度は高くなる。SOI技術を用いて、より高速のMOSトランジスタを製造することができ、その結果、より高速の電子装置用のより高性能な半導体がもたらされる。
【0005】
図1および2を参照して、SOIFETおよび寄生バイポーラ・デバイスを示す。SOIFETと共に、バイポーラ放電と呼ばれる問題が存在している。SOI層の上にMOSトランジスタを配置することの固有の欠点は、図2に示すように、MOSトランジスタは、実際には、バイポーラ接合トランジスタと並列に配置されていることである。十分な電流がMOSトランジスタを通過する場合、寄生バイポーラ・トランジスタがオンになる。これによって、バイポーラ放電と呼ばれる不要な効果が起こり、MOSトランジスタの性能を低下させる。
【0006】
通常、寄生バイポーラ作用は、従来のバルクNMOSトランジスタでは現れない。その理由は、バイポーラ・トランジスタのベースが常に接地電位に保たれ、バイポーラ・トランジスタをオフにしているからである。SOIFETでは、MOSFETデバイスのボディ(B)、またはバイポーラ・トランジスタのベースは、浮遊状態になっており、MOSFETのドレイン(D)およびソース(S)の両端子が高い電位にある時に誘起される接合漏れ電流によって強く充電されることがある。その後、ソース(S)が低い電位に引っ張られると、ベース領域(B)内の捕獲された電荷が寄生ベース電流として利用できるようになる。寄生ベース電流によって、バイポーラ・トランジスタは活動化され、MOSFETのドレイン端子にコレクタ電流が生成される。バイポーラ接合トランジスタ内のこのコレクタ電流の流れ、またはバイポーラ放電は望ましくない。その理由は、これによって、ダイナミック回路のドレイン・ノードの電荷が意に反して失われるからである。そのようなバイポーラ放電によって、MOS SOI FETの性能が低下し、ダイナミック回路の機能的故障が生じ、論理回路が間違った値を出力するようになることがある。
【0007】
高速CMOS回路では、トランジスタのゲート速度を向上させるために予充電を利用するドミノ回路方法が使用されることが多い。回路ノードは、各クロック・サイクル中にある特定のレベルに予め充電される。SOIFETに関する問題は、寄生バイポーラ・トランジスタによって、予め充電された回路ノードのバイポーラ放電が起こることがある。
【0008】
予め充電されたSOIドミノ回路内の寄生バイポーラ・トランジスタの効果をなくすること、またはバイポーラ除去が必要である。
【0009】
【発明が解決しようとする課題】
本発明の主目的は、改良されたシリコン・オン・インシュレータ(SOI)・ドミノ回路を提供することである。他の目的は、実質的に否定的な効果がなく、かつ従来技術の構成の欠点の多くを克服するようなSOIドミノ回路を提供することである。
【0010】
【課題を解決するための手段】
要するに、シリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去のための方法および装置が提供される。シリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去装置は、ドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタを含む。入力は、ドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタに結合されている。予放電用デバイスが、前記ドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタに結合されている。予放電用デバイスは、ドミノ回路の予充電モード中に活動化されるので、SOI寄生バイポーラ・トランジスタは活動化されない。
【0011】
本発明の特徴に従って、ダイナミック入力回路によって、入力がドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタに結合される。予充電モード中には、ダイナミック入力回路の出力はLOWである。評価モード中、ダイナミック入力回路の出力は入力に対応する。ダイナミック入力回路の出力は、予放電用デバイスの動作をゲート制御するために使用される。
【0012】
【発明の実施の形態】
ここで図面を参照して、図3に、参照記号300で一般的に示される、好ましい実施形態の予放電ダイナミック・ゲート回路を示す。図4は、好ましい実施形態の参照記号400で一般的に示されるシリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去のために使用される予放電ダイナミック・ゲート回路300を図示する。
【0013】
予放電ダイナミック・ゲート回路300は、Nチャネル電界効果トランジスタ(NFET)302およびPチャネル電界効果トランジスタ(PFET)304を含む。LOWのCLK信号で、クロック・ゲート制御NFET302はオフになり、PFET304はオンになる。HIGHのCLK信号で、クロック・ゲート制御NFET302はオンになり、PFET304はオフになる。CLK信号がLOWの時、予放電ダイナミック・ゲート回路300のOUT信号は、IN信号に無関係にLOWである。CLK信号がHIGHの時、OUT信号はIN信号に等しい。
【0014】
図4で、シリコン・オン・インシュレータ(SOI)・ドミノ回路は、クロック動作の予充電Pチャネル電界効果トランジスタ(PFET)402および第2のPFET404を含み、それらはそれぞれ電源電圧VDDと予充電ノードXPREの間に結合されている。インバータ406が、予充電ノードXPREとPFET404のゲートの間に結合されている。PFET402のゲートは、クロック信号CLKを受け取る。PFET402、404のソースは、正の電源レールVDDに接続されている。PFETのドレインは、予充電ノードXPREに接続されている。予充電モード中には、予充電PFET402は、LOWのクロック・サイクルでオンになって、予充電ノードXPREをHIGHレベルまたは1のレベルに予め充電する。評価モード中には、予充電PFET402は、HIGHのクロック・サイクルでオフになる。ドミノ回路は、電源レールVDDと接地の間に接続されたPFET408およびNチャネルFET(NFET)410を含む。予充電ノードXPREはPFET408とNFET410のゲートに接続されている。PFET408とNFET410のそれぞれのドレインおよびソースの接続によって、OUTと示された線にSOIドミノ回路の出力が供給される。
【0015】
ドミノ回路は、予充電ノードXPREとクロック動作NFET430のソース・ノードNCLKとの間に、直列接続されたNFETの複数のスタック412と414、416と418、420と422、および424と426を含む。それぞれの予放電PFET432、434、436、および438は、接地とそれぞれの直列接続NFET412と414、416と418、420と422、および424と426のソース・ドレイン接続、すなわちX0、X1、X2、およびX3で示されたノードとの間に接続されている。予放電PFET432、434、436および438の動作は、入力A0、A1、A2、およびA3を結合するそれぞれの予放電ダイナミック・ゲート回路300の出力でゲート制御される。予放電PFET432、434、436、および438の目的は、SOI NFET内のバイポーラ放電の問題をなくすることである。
【0016】
本発明の特徴に従って、SOIバイポーラ・デバイスが決してオンしないことを確実にすることで、バイポーラ寄生の問題は除去される。好ましい実施形態の回路によって、この寄生トランジスタのベースの電圧は、寄生トランジスタをオンにさせるほど十分に大きくならないことが保証される。予放電PFET432、434、436、および438を利用して特定の拡散を接地に放電させることで、十分なベース電圧が存在しないことが保証される。予放電PFET432、434、436、および438は、CLKがLOWである予充電モード中にオンになる。
【0017】
入力CLKがアクティブLOWである予充電フェーズの間に、ノードXPREは強く充電される。予充電のフェーズの間、予放電ダイナミック・ゲート回路300の出力で供給される全ての入力はLOWである。したがって、予充電フェーズの間、PFET432、434、436、および438はアクティブであり、ノードX0、X1、X2、およびX3を接地より上のPチャネル閾値電圧まで放電する。その結果、NFET412、416、420および424のボディ電圧は、NFET412、416、420および424の対応する寄生バイポーラNPNトランジスタを活動化するほどに十分大きくなることができない。その結果、ノードXPREは意図しない放電から保護される。
【0018】
図5を参照して、好ましい実施形態の参照記号500で一般的示されるダイナミック・バッファ回路を示す。図6は、好ましい実施形態のシリコン・オン・インシュレータ(SOI)・ドミノ回路600内のバイポーラ除去のために利用されるダイナミック・バッファ回路500を図示する。予放電ダイナミック・ゲート回路300は、ダイナミック・バッファリング回路500と非常に似たやり方で動作して、類似の問題を解決する。図6で、SOIドミノ回路400で使用された同じ参照数字は、SOIドミノ回路600の類似または同じ構成要素に使用される。
【0019】
ダイナミック・バッファリング回路500は、非ドミノ論理ブロックからくる入力の場合に同様に対処し、その入力は、ドミノ回路予充電フェーズの間HIGHであることもある。ダイナミック・バッファリング回路500は、ドミノ・ブロックとして配列され、そのドミノ・ブロックでは、関係のある入力が新しいドミノ・ブロックの評価スタック504内の下側のNFETデバイス502に入ってくる。ダイナミック・バッファリング回路500はドミノ回路であるので、予充電中、その出力はLOWまたは下のレベルである。評価スタック504は、電源電圧VDDと接地の間に、入力ゲート制御NFET502と直列に接続されたクロック動作PFET506およびNFET508を含む。予充電PFET510は、予充電ノードPREと電源レールの間に接続されている。ダイナミック・バッファリング回路500は、電源レールVDDと接地の間に接続されたPFET512およびNチャネルFET(NFET)514を含む。予充電ノードPREはPFET512とNFET514のゲートに接続される。PFET512とNFET514のそれぞれのドレインとソースの接続で、ダイナミック・バッファリング回路500の出力が供給される。
【0020】
CLK=0であるとき、ダイナミック・バッファリング回路500はIN信号が通過するのを中止させ、OUT信号を強制的にLOWにする。しかし、CLK=1であるとき、OUT信号はIN信号に等しくなる。予充電状態中は、ドミノ・ゲートへの全ての入力信号はどうでもよいものと見なされるので、CLK=0の時、回路の前にダイナミック・バッファリング回路500を追加することが、この問題を解決する解決策になる。予充電中に、全ての入力信号は今や強制的にLOWにされ、それによって、予充電状態中は、放電デバイスのPFET432、434、436および438は使用可またはオンになる。
【0021】
図7は、好ましい実施形態の参照記号700で一般的に示される他のSOIドミノ回路を図示する。SOIドミノ回路700はトランジスタ数が少なく、SOIドミノ回路400および600よりも僅かに高速である。SOIドミノ回路は、電源レールVDDと予充電ノードYPREの間に結合された一対の予充電PFET702および704を含む。予充電ノードYPREにそのゲートが接続されているPFET706およびNFET708は、VDDと接地の間に接続されている。PFET706およびNFET708は、OUTで示された線路で図示のSOIドミノ回路700の出力を供給する。
【0022】
図7は、NFET710のソースとNFET712のドレインとが接続する、寄生バイポーラに関係するノードXCは、PFET714でどのように放電され、したがって寄生バイポーラの脅威をどのようになくするかを示す。予充電中に、PFET716は上の評価NFET710のゲートを常に下方に引っ張り、回り込みをなくしている。NFET718は「パス・ゲート」であり、そのパス・ゲートは、予充電中は使用不能であるが、非ドミノ論理から来るA0入力を通過させ、クロックの評価フェーズの間だけHIGHかLOWになることがある。NFET718は低閾値のFETであるのが好ましいが、この入力はレシオ回路を駆動しないので、通過信号だけがVDDからNFET718の閾値電圧Vtを引いた値にしかならなくても問題はない。SOIドミノ回路700だけが、3個のFET714、716および718を使用し、たった1つの遅延でA0はパス・ゲートNFET718を通過する。FET714、716および718で形成された入力回路は、予め充電されたドミノ回路への入力のために必要なだけであり、その入力は、予充電中、下のレベルであることが保証されていない。NFET720、726、724および728で形成された評価スタックへの入力は、ドミノ論理からである可能性があり、予充電フェーズ中はLOWである。
【0023】
図7で、好ましい実施形態のバイポーラ除去入力回路700に関する例として、A0を使用したが、入力A0、A1、A2のいずれか、または全てでこの方法を使用することができる。理解すべきことであるが、ダイナミック・ゲート300およびダイナミック・バッファ回路500は、予充電中下のレベルであることが保証されていない入力A0、A1、A3のいずれか、または全てを持つことがある。
【0024】
理解すべきことであるが、そのゲートに反転クロックが加えられるNFETを、PFET714および716の代わりに使用することができる。実際に、NFET718のゲートが接地より上の閾値ではなくて接地にしっかりと保持されることを保証するように、PFET716の代わりにNFETが使用される場合、より安全な設計が得られる。A0がLOWまたは下のレベルである場合、A0は評価中にすぐに接地に下げられ、そのときにCLKが再びHIGHになることに留意されたい。PFET716の代わりにの低閾値PFETは、低閾値PFET716の閾値はNFET718の通常の閾値よりも小さいので、使用に慎重なデバイスである。NFET718のソースの小さな電圧でバイポーラ寄生の問題は生じないので、NFETおよびPFETのどちらでもPFET714に使用することができる。
【0025】
本発明の原理は、PFETで形成されたドミノ論理回路に当てはまることは理解すべきである。
【図面の簡単な説明】
【図1】 従来のシリコン・オン・インシュレータ(SOI)Nチャネル電界効果トランジスタ(NFET)を図示する断面図である。
【図2】 バイポーラ接合トランジスタを含んだ図1の従来のシリコン・オン・インシュレータ(SOI)Nチャネル電界効果トランジスタ(NFET)を図示する模式図である。
【図3】 好ましい実施形態の予放電ダイナミック・ゲート回路を図示する模式図である。
【図4】 好ましい実施形態のシリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去のために設けられた図3の予放電ダイナミック・ゲート回路を図示する模式図である。
【図5】 好ましい実施形態のダイナミック・バッファ回路を図示する模式図である。
【図6】 好ましい実施形態のシリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去のために設けられた図5の予放電ダイナミック・バッファ回路を図示する模式図である。
【図7】 好ましい実施形態のシリコン・オン・インシュレータ(SOI)・ドミノ回路内のバイポーラ除去のための他のダイナミック論理回路を図示する模式図である。
Claims (12)
- 予充電ノードに、ドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタのソース及びドレインの一方が接続され、予充電モード中に前記予充電ノードが充電されるSOIドミノ回路内の寄生バイポーラ動作を除去する方法であって、
前記SOIドミノ回路の入力に予放電ダイナミック回路の入力が接続され、前記ドミノSOI電界効果トランジスタのゲートに前記予放電ダイナミック回路の出力が接続され、
前記ドミノSOI電界効果トランジスタのソース及びドレインの他方に予放電デバイスが接続され該予放電デバイスが前記予放電ダイナミック回路の出力により制御され、
前記予充電モード中に、前記予放電ダイナミック回路が、前記予放電デバイスをオンにすると共に、前記ドミノSOI電界効果トランジスタをオフにするステップを含む、SOIドミノ回路内の寄生バイポーラ動作を除去する方法。 - 前記予充電モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に無関係にロー・レベルとなり、評価モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に等しくなることを特徴とする、請求項1に記載の寄生バイポーラ動作を除去する方法。
- 前記ドミノSOI電界効果トランジスタがNチャネル電界効果トランジスタであり、前記予放電デバイスがPチャネル電界効果トランジスタであることを特徴とする、請求項2に記載の寄生バイポーラ動作を除去する方法。
- 前記予放電ダイナミック回路はNチャネル電界効果トランジスタ及びPチャネル電界効果トランジスタからなる一対の電界効果トランジスタを含み、前記Nチャネル電界効果トランジスタのソース及びドレインの一方が前記SOIドミノ回路の入力に接続され、前記Nチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノSOI電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Pチャネル電界効果トランジスタのソース及びドレインの一方が接地レベルに接続され、前記Pチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノSOI電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Nチャネル電界効果トランジスタのゲート及び前記Pチャネル電界効果トランジスタのゲートにクロック信号が印加され、
前記クロック信号がロー・レベルである前記予充電モード中に、前記Pチャネル電界効果トランジスタがオンとなり前記Nチャネル電界効果トランジスタがオフとなることにより、前記予充電モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に無関係にロー・レベルとなり、
前記クロック信号がハイ・レベルである評価モード中に、前記Pチャネル電界効果トランジスタがオフとなり前記Nチャネル電界効果トランジスタがオンとなることにより、評価モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に等しくなることを特徴とする、請求項1に記載の寄生バイポーラ動作を除去する方法。 - 前記ドミノSOI電界効果トランジスタがNチャネル電界効果トランジスタであり、前記予放電デバイスがPチャネル電界効果トランジスタであることを特徴とする、請求項4に記載の寄生バイポーラ動作を除去する方法。
- 予充電ノードに、ドミノ・シリコン・オン・インシュレータ(SOI)電界効果トランジスタのソース及びドレインの一方が接続され、予充電モード中に前記予充電ノードが充電されるSOIドミノ回路であって、
前記SOIドミノ回路の入力に予放電ダイナミック回路の入力が接続され、前記ドミノ SOI電界効果トランジスタのゲートに前記予放電ダイナミック回路の出力が接続され、
前記ドミノSOI電界効果トランジスタのソース及びドレインの他方に予放電デバイスが接続され該予放電デバイスが前記予放電ダイナミック回路の出力により制御され、
前記予充電モード中に、前記予放電ダイナミック回路が、前記予放電デバイスをオンにすると共に、前記ドミノSOI電界効果トランジスタをオフにすることにより、前記SOIドミノ回路内の寄生バイポーラ動作を除去することを特徴とする、SOIドミノ回路。 - 前記予充電モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に無関係にロー・レベルとなり、評価モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に等しくなることを特徴とする、請求項6に記載のSOIドミノ回路。
- 前記ドミノSOI電界効果トランジスタがNチャネル電界効果トランジスタであり、前記予放電デバイスがPチャネル電界効果トランジスタであることを特徴とする、請求項7に記載のSOIドミノ回路。
- 前記予放電ダイナミック回路はNチャネル電界効果トランジスタ及びPチャネル電界効果トランジスタからなる一対の電界効果トランジスタを含み、前記Nチャネル電界効果トランジスタのソース及びドレインの一方が前記SOIドミノ回路の入力に接続され、前記Nチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノSOI電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Pチャネル電界効果トランジスタのソース及びドレインの一方が接地レベルに接続され、前記Pチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノSOI電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Nチャネル電界効果トランジスタのゲート及び前記Pチャネル電界効果トランジスタのゲートにクロック信号が印加され、
前記クロック信号がロー・レベルである前記予充電モード中に、前記Pチャネル電界効果トランジスタがオンとなり前記Nチャネル電界効果トランジスタがオフとなることにより、前記予充電モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に無関係にロー・レベルとなり、
前記クロック信号がハイ・レベルである評価モード中に、前記Pチャネル電界効果トランジスタがオフとなり前記Nチャネル電界効果トランジスタがオンとなることにより、評価モード中に、前記予放電ダイナミック回路の出力が前記SOIドミノ回路の入力に等しくなることを特徴とする、請求項6に記載のSOIドミノ回路。 - 前記ドミノSOI電界効果トランジスタがNチャネル電界効果トランジスタであり、前記予放電デバイスがPチャネル電界効果トランジスタであることを特徴とする、請求項9に記載のSOIドミノ回路。
- 電源電圧と前記予充電ノードの間に予充電デバイスが接続され、該予充電デバイスは、前記予充電モード中に、前記予充電ノードを充電することを特徴とする、請求項6に記載のSOIドミノ回路。
- 前記予充電デバイスが、Pチャネル電界効果トランジスタであり、該Pチャネル電界効果トランジスタのソース及びドレインの一方が前記電源圧に接続され、前記ソース及びドレインの他方が前記予充電ノードに接続され、ゲートに印加されるクロック信号がロー・レベルである前記予充電モード中にオンになり、前記クロック信号がハイ・レベルである評価モード中にオフとなることを特徴とする、請求項11に記載のSOIドミノ回路。
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