JP3864243B2 - Ｓｏｉドミノ回路内の寄生バイポーラ動作を除去する方法及びｓｏｉドミノ回路 - Google Patents
Ｓｏｉドミノ回路内の寄生バイポーラ動作を除去する方法及びｓｏｉドミノ回路 Download PDFInfo
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- 230000003071 parasitic effect Effects 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 claims description 62
- 239000012212 insulator Substances 0.000 claims description 22
- 238000011156 evaluation Methods 0.000 claims description 15
- 230000003139 buffering effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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Description
【０００１】
【発明の属する技術分野】
本発明はシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去の方法および装置に関する。
【０００２】
【従来の技術】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、ディジタル論理回路の性能を向上させるために現在利用されている高度シリコン技術である。ＳＯＩ技術を利用すると、設計者は、全体的な電力消費を低減しながら、ディジタル論理集積回路の速度を高めることができる。これらの技術の進歩は、より少ない電力で動作するより複雑でより速いコンピュータ用集積回路の開発につながるであろう。
【０００３】
相補形金属酸化膜半導体（ＣＭＯＳ）複合ドミノ論理（ＣＤＬ）回路、またはドミノ回路は知られている。ＣＭＯＳドミノ回路は、ＮＯＲ機能またはＮＡＮＤ機能のような論理機能を可能にし、複数の入力信号に応答した論理出力信号を供給する。多くのドミノ回路は、出力が所定の論理状態になるようにする中間ノードを予め充電するようにクロック動作するＰチャネル電界効果トランジスタを含む。
【０００４】
図１に示すように、ＳＯＩ半導体は、二酸化シリコン（ＳｉＯ2）またはガラスのような絶縁物の上に配置された薄いシリコンの層、およびこの構造の上に作られたＭＯＳトランジスタを含む。絶縁物層の上にＭＯＳトランジスタを組み立てることの主な利点は、トランジスタの内部キャパシタンスを減少させることである。これは、シリコン基板と、デバイスがトランジスタとして動作するために必要な不純物との間に絶縁物酸化物層を配置することで達成される。トランジスタの内部キャパシタンスを減少させると、その動作速度は高くなる。ＳＯＩ技術を用いて、より高速のＭＯＳトランジスタを製造することができ、その結果、より高速の電子装置用のより高性能な半導体がもたらされる。
【０００５】
図１および２を参照して、ＳＯＩＦＥＴおよび寄生バイポーラ・デバイスを示す。ＳＯＩＦＥＴと共に、バイポーラ放電と呼ばれる問題が存在している。ＳＯＩ層の上にＭＯＳトランジスタを配置することの固有の欠点は、図２に示すように、ＭＯＳトランジスタは、実際には、バイポーラ接合トランジスタと並列に配置されていることである。十分な電流がＭＯＳトランジスタを通過する場合、寄生バイポーラ・トランジスタがオンになる。これによって、バイポーラ放電と呼ばれる不要な効果が起こり、ＭＯＳトランジスタの性能を低下させる。
【０００６】
通常、寄生バイポーラ作用は、従来のバルクＮＭＯＳトランジスタでは現れない。その理由は、バイポーラ・トランジスタのベースが常に接地電位に保たれ、バイポーラ・トランジスタをオフにしているからである。ＳＯＩＦＥＴでは、ＭＯＳＦＥＴデバイスのボディ（Ｂ）、またはバイポーラ・トランジスタのベースは、浮遊状態になっており、ＭＯＳＦＥＴのドレイン（Ｄ）およびソース（Ｓ）の両端子が高い電位にある時に誘起される接合漏れ電流によって強く充電されることがある。その後、ソース（Ｓ）が低い電位に引っ張られると、ベース領域（Ｂ）内の捕獲された電荷が寄生ベース電流として利用できるようになる。寄生ベース電流によって、バイポーラ・トランジスタは活動化され、ＭＯＳＦＥＴのドレイン端子にコレクタ電流が生成される。バイポーラ接合トランジスタ内のこのコレクタ電流の流れ、またはバイポーラ放電は望ましくない。その理由は、これによって、ダイナミック回路のドレイン・ノードの電荷が意に反して失われるからである。そのようなバイポーラ放電によって、ＭＯＳ ＳＯＩ ＦＥＴの性能が低下し、ダイナミック回路の機能的故障が生じ、論理回路が間違った値を出力するようになることがある。
【０００７】
高速ＣＭＯＳ回路では、トランジスタのゲート速度を向上させるために予充電を利用するドミノ回路方法が使用されることが多い。回路ノードは、各クロック・サイクル中にある特定のレベルに予め充電される。ＳＯＩＦＥＴに関する問題は、寄生バイポーラ・トランジスタによって、予め充電された回路ノードのバイポーラ放電が起こることがある。
【０００８】
予め充電されたＳＯＩドミノ回路内の寄生バイポーラ・トランジスタの効果をなくすること、またはバイポーラ除去が必要である。
【０００９】
【発明が解決しようとする課題】
本発明の主目的は、改良されたシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路を提供することである。他の目的は、実質的に否定的な効果がなく、かつ従来技術の構成の欠点の多くを克服するようなＳＯＩドミノ回路を提供することである。
【００１０】
【課題を解決するための手段】
要するに、シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のための方法および装置が提供される。シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去装置は、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタを含む。入力は、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合されている。予放電用デバイスが、前記ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合されている。予放電用デバイスは、ドミノ回路の予充電モード中に活動化されるので、ＳＯＩ寄生バイポーラ・トランジスタは活動化されない。
【００１１】
本発明の特徴に従って、ダイナミック入力回路によって、入力がドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合される。予充電モード中には、ダイナミック入力回路の出力はＬＯＷである。評価モード中、ダイナミック入力回路の出力は入力に対応する。ダイナミック入力回路の出力は、予放電用デバイスの動作をゲート制御するために使用される。
【００１２】
【発明の実施の形態】
ここで図面を参照して、図３に、参照記号３００で一般的に示される、好ましい実施形態の予放電ダイナミック・ゲート回路を示す。図４は、好ましい実施形態の参照記号４００で一般的に示されるシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために使用される予放電ダイナミック・ゲート回路３００を図示する。
【００１３】
予放電ダイナミック・ゲート回路３００は、Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）３０２およびＰチャネル電界効果トランジスタ（ＰＦＥＴ）３０４を含む。ＬＯＷのＣＬＫ信号で、クロック・ゲート制御ＮＦＥＴ３０２はオフになり、ＰＦＥＴ３０４はオンになる。ＨＩＧＨのＣＬＫ信号で、クロック・ゲート制御ＮＦＥＴ３０２はオンになり、ＰＦＥＴ３０４はオフになる。ＣＬＫ信号がＬＯＷの時、予放電ダイナミック・ゲート回路３００のＯＵＴ信号は、ＩＮ信号に無関係にＬＯＷである。ＣＬＫ信号がＨＩＧＨの時、ＯＵＴ信号はＩＮ信号に等しい。
【００１４】
図４で、シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路は、クロック動作の予充電Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）４０２および第２のＰＦＥＴ４０４を含み、それらはそれぞれ電源電圧ＶＤＤと予充電ノードＸＰＲＥの間に結合されている。インバータ４０６が、予充電ノードＸＰＲＥとＰＦＥＴ４０４のゲートの間に結合されている。ＰＦＥＴ４０２のゲートは、クロック信号ＣＬＫを受け取る。ＰＦＥＴ４０２、４０４のソースは、正の電源レールＶＤＤに接続されている。ＰＦＥＴのドレインは、予充電ノードＸＰＲＥに接続されている。予充電モード中には、予充電ＰＦＥＴ４０２は、ＬＯＷのクロック・サイクルでオンになって、予充電ノードＸＰＲＥをＨＩＧＨレベルまたは１のレベルに予め充電する。評価モード中には、予充電ＰＦＥＴ４０２は、ＨＩＧＨのクロック・サイクルでオフになる。ドミノ回路は、電源レールＶＤＤと接地の間に接続されたＰＦＥＴ４０８およびＮチャネルＦＥＴ（ＮＦＥＴ）４１０を含む。予充電ノードＸＰＲＥはＰＦＥＴ４０８とＮＦＥＴ４１０のゲートに接続されている。ＰＦＥＴ４０８とＮＦＥＴ４１０のそれぞれのドレインおよびソースの接続によって、ＯＵＴと示された線にＳＯＩドミノ回路の出力が供給される。
【００１５】
ドミノ回路は、予充電ノードＸＰＲＥとクロック動作ＮＦＥＴ４３０のソース・ノードＮＣＬＫとの間に、直列接続されたＮＦＥＴの複数のスタック４１２と４１４、４１６と４１８、４２０と４２２、および４２４と４２６を含む。それぞれの予放電ＰＦＥＴ４３２、４３４、４３６、および４３８は、接地とそれぞれの直列接続ＮＦＥＴ４１２と４１４、４１６と４１８、４２０と４２２、および４２４と４２６のソース・ドレイン接続、すなわちＸ０、Ｘ１、Ｘ２、およびＸ３で示されたノードとの間に接続されている。予放電ＰＦＥＴ４３２、４３４、４３６および４３８の動作は、入力Ａ０、Ａ１、Ａ２、およびＡ３を結合するそれぞれの予放電ダイナミック・ゲート回路３００の出力でゲート制御される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８の目的は、ＳＯＩ ＮＦＥＴ内のバイポーラ放電の問題をなくすることである。
【００１６】
本発明の特徴に従って、ＳＯＩバイポーラ・デバイスが決してオンしないことを確実にすることで、バイポーラ寄生の問題は除去される。好ましい実施形態の回路によって、この寄生トランジスタのベースの電圧は、寄生トランジスタをオンにさせるほど十分に大きくならないことが保証される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８を利用して特定の拡散を接地に放電させることで、十分なベース電圧が存在しないことが保証される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８は、ＣＬＫがＬＯＷである予充電モード中にオンになる。
【００１７】
入力ＣＬＫがアクティブＬＯＷである予充電フェーズの間に、ノードＸＰＲＥは強く充電される。予充電のフェーズの間、予放電ダイナミック・ゲート回路３００の出力で供給される全ての入力はＬＯＷである。したがって、予充電フェーズの間、ＰＦＥＴ４３２、４３４、４３６、および４３８はアクティブであり、ノードＸ０、Ｘ１、Ｘ２、およびＸ３を接地より上のＰチャネル閾値電圧まで放電する。その結果、ＮＦＥＴ４１２、４１６、４２０および４２４のボディ電圧は、ＮＦＥＴ４１２、４１６、４２０および４２４の対応する寄生バイポーラＮＰＮトランジスタを活動化するほどに十分大きくなることができない。その結果、ノードＸＰＲＥは意図しない放電から保護される。
【００１８】
図５を参照して、好ましい実施形態の参照記号５００で一般的示されるダイナミック・バッファ回路を示す。図６は、好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路６００内のバイポーラ除去のために利用されるダイナミック・バッファ回路５００を図示する。予放電ダイナミック・ゲート回路３００は、ダイナミック・バッファリング回路５００と非常に似たやり方で動作して、類似の問題を解決する。図６で、ＳＯＩドミノ回路４００で使用された同じ参照数字は、ＳＯＩドミノ回路６００の類似または同じ構成要素に使用される。
【００１９】
ダイナミック・バッファリング回路５００は、非ドミノ論理ブロックからくる入力の場合に同様に対処し、その入力は、ドミノ回路予充電フェーズの間ＨＩＧＨであることもある。ダイナミック・バッファリング回路５００は、ドミノ・ブロックとして配列され、そのドミノ・ブロックでは、関係のある入力が新しいドミノ・ブロックの評価スタック５０４内の下側のＮＦＥＴデバイス５０２に入ってくる。ダイナミック・バッファリング回路５００はドミノ回路であるので、予充電中、その出力はＬＯＷまたは下のレベルである。評価スタック５０４は、電源電圧ＶＤＤと接地の間に、入力ゲート制御ＮＦＥＴ５０２と直列に接続されたクロック動作ＰＦＥＴ５０６およびＮＦＥＴ５０８を含む。予充電ＰＦＥＴ５１０は、予充電ノードＰＲＥと電源レールの間に接続されている。ダイナミック・バッファリング回路５００は、電源レールＶＤＤと接地の間に接続されたＰＦＥＴ５１２およびＮチャネルＦＥＴ（ＮＦＥＴ）５１４を含む。予充電ノードＰＲＥはＰＦＥＴ５１２とＮＦＥＴ５１４のゲートに接続される。ＰＦＥＴ５１２とＮＦＥＴ５１４のそれぞれのドレインとソースの接続で、ダイナミック・バッファリング回路５００の出力が供給される。
【００２０】
ＣＬＫ＝０であるとき、ダイナミック・バッファリング回路５００はＩＮ信号が通過するのを中止させ、ＯＵＴ信号を強制的にＬＯＷにする。しかし、ＣＬＫ＝１であるとき、ＯＵＴ信号はＩＮ信号に等しくなる。予充電状態中は、ドミノ・ゲートへの全ての入力信号はどうでもよいものと見なされるので、ＣＬＫ＝０の時、回路の前にダイナミック・バッファリング回路５００を追加することが、この問題を解決する解決策になる。予充電中に、全ての入力信号は今や強制的にＬＯＷにされ、それによって、予充電状態中は、放電デバイスのＰＦＥＴ４３２、４３４、４３６および４３８は使用可またはオンになる。
【００２１】
図７は、好ましい実施形態の参照記号７００で一般的に示される他のＳＯＩドミノ回路を図示する。ＳＯＩドミノ回路７００はトランジスタ数が少なく、ＳＯＩドミノ回路４００および６００よりも僅かに高速である。ＳＯＩドミノ回路は、電源レールＶＤＤと予充電ノードＹＰＲＥの間に結合された一対の予充電ＰＦＥＴ７０２および７０４を含む。予充電ノードＹＰＲＥにそのゲートが接続されているＰＦＥＴ７０６およびＮＦＥＴ７０８は、ＶＤＤと接地の間に接続されている。ＰＦＥＴ７０６およびＮＦＥＴ７０８は、ＯＵＴで示された線路で図示のＳＯＩドミノ回路７００の出力を供給する。
【００２２】
図７は、ＮＦＥＴ７１０のソースとＮＦＥＴ７１２のドレインとが接続する、寄生バイポーラに関係するノードＸＣは、ＰＦＥＴ７１４でどのように放電され、したがって寄生バイポーラの脅威をどのようになくするかを示す。予充電中に、ＰＦＥＴ７１６は上の評価ＮＦＥＴ７１０のゲートを常に下方に引っ張り、回り込みをなくしている。ＮＦＥＴ７１８は「パス・ゲート」であり、そのパス・ゲートは、予充電中は使用不能であるが、非ドミノ論理から来るＡ０入力を通過させ、クロックの評価フェーズの間だけＨＩＧＨかＬＯＷになることがある。ＮＦＥＴ７１８は低閾値のＦＥＴであるのが好ましいが、この入力はレシオ回路を駆動しないので、通過信号だけがＶＤＤからＮＦＥＴ７１８の閾値電圧Ｖｔを引いた値にしかならなくても問題はない。ＳＯＩドミノ回路７００だけが、３個のＦＥＴ７１４、７１６および７１８を使用し、たった１つの遅延でＡ０はパス・ゲートＮＦＥＴ７１８を通過する。ＦＥＴ７１４、７１６および７１８で形成された入力回路は、予め充電されたドミノ回路への入力のために必要なだけであり、その入力は、予充電中、下のレベルであることが保証されていない。ＮＦＥＴ７２０、７２６、７２４および７２８で形成された評価スタックへの入力は、ドミノ論理からである可能性があり、予充電フェーズ中はＬＯＷである。
【００２３】
図７で、好ましい実施形態のバイポーラ除去入力回路７００に関する例として、Ａ０を使用したが、入力Ａ０、Ａ１、Ａ２のいずれか、または全てでこの方法を使用することができる。理解すべきことであるが、ダイナミック・ゲート３００およびダイナミック・バッファ回路５００は、予充電中下のレベルであることが保証されていない入力Ａ０、Ａ１、Ａ３のいずれか、または全てを持つことがある。
【００２４】
理解すべきことであるが、そのゲートに反転クロックが加えられるＮＦＥＴを、ＰＦＥＴ７１４および７１６の代わりに使用することができる。実際に、ＮＦＥＴ７１８のゲートが接地より上の閾値ではなくて接地にしっかりと保持されることを保証するように、ＰＦＥＴ７１６の代わりにＮＦＥＴが使用される場合、より安全な設計が得られる。Ａ０がＬＯＷまたは下のレベルである場合、Ａ０は評価中にすぐに接地に下げられ、そのときにＣＬＫが再びＨＩＧＨになることに留意されたい。ＰＦＥＴ７１６の代わりにの低閾値ＰＦＥＴは、低閾値ＰＦＥＴ７１６の閾値はＮＦＥＴ７１８の通常の閾値よりも小さいので、使用に慎重なデバイスである。ＮＦＥＴ７１８のソースの小さな電圧でバイポーラ寄生の問題は生じないので、ＮＦＥＴおよびＰＦＥＴのどちらでもＰＦＥＴ７１４に使用することができる。
【００２５】
本発明の原理は、ＰＦＥＴで形成されたドミノ論理回路に当てはまることは理解すべきである。
【図面の簡単な説明】
【図１】 従来のシリコン・オン・インシュレータ（ＳＯＩ）Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）を図示する断面図である。
【図２】 バイポーラ接合トランジスタを含んだ図１の従来のシリコン・オン・インシュレータ（ＳＯＩ）Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）を図示する模式図である。
【図３】 好ましい実施形態の予放電ダイナミック・ゲート回路を図示する模式図である。
【図４】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために設けられた図３の予放電ダイナミック・ゲート回路を図示する模式図である。
【図５】 好ましい実施形態のダイナミック・バッファ回路を図示する模式図である。
【図６】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために設けられた図５の予放電ダイナミック・バッファ回路を図示する模式図である。
【図７】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のための他のダイナミック論理回路を図示する模式図である。
【発明の属する技術分野】
本発明はシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去の方法および装置に関する。
【０００２】
【従来の技術】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、ディジタル論理回路の性能を向上させるために現在利用されている高度シリコン技術である。ＳＯＩ技術を利用すると、設計者は、全体的な電力消費を低減しながら、ディジタル論理集積回路の速度を高めることができる。これらの技術の進歩は、より少ない電力で動作するより複雑でより速いコンピュータ用集積回路の開発につながるであろう。
【０００３】
相補形金属酸化膜半導体（ＣＭＯＳ）複合ドミノ論理（ＣＤＬ）回路、またはドミノ回路は知られている。ＣＭＯＳドミノ回路は、ＮＯＲ機能またはＮＡＮＤ機能のような論理機能を可能にし、複数の入力信号に応答した論理出力信号を供給する。多くのドミノ回路は、出力が所定の論理状態になるようにする中間ノードを予め充電するようにクロック動作するＰチャネル電界効果トランジスタを含む。
【０００４】
図１に示すように、ＳＯＩ半導体は、二酸化シリコン（ＳｉＯ2）またはガラスのような絶縁物の上に配置された薄いシリコンの層、およびこの構造の上に作られたＭＯＳトランジスタを含む。絶縁物層の上にＭＯＳトランジスタを組み立てることの主な利点は、トランジスタの内部キャパシタンスを減少させることである。これは、シリコン基板と、デバイスがトランジスタとして動作するために必要な不純物との間に絶縁物酸化物層を配置することで達成される。トランジスタの内部キャパシタンスを減少させると、その動作速度は高くなる。ＳＯＩ技術を用いて、より高速のＭＯＳトランジスタを製造することができ、その結果、より高速の電子装置用のより高性能な半導体がもたらされる。
【０００５】
図１および２を参照して、ＳＯＩＦＥＴおよび寄生バイポーラ・デバイスを示す。ＳＯＩＦＥＴと共に、バイポーラ放電と呼ばれる問題が存在している。ＳＯＩ層の上にＭＯＳトランジスタを配置することの固有の欠点は、図２に示すように、ＭＯＳトランジスタは、実際には、バイポーラ接合トランジスタと並列に配置されていることである。十分な電流がＭＯＳトランジスタを通過する場合、寄生バイポーラ・トランジスタがオンになる。これによって、バイポーラ放電と呼ばれる不要な効果が起こり、ＭＯＳトランジスタの性能を低下させる。
【０００６】
通常、寄生バイポーラ作用は、従来のバルクＮＭＯＳトランジスタでは現れない。その理由は、バイポーラ・トランジスタのベースが常に接地電位に保たれ、バイポーラ・トランジスタをオフにしているからである。ＳＯＩＦＥＴでは、ＭＯＳＦＥＴデバイスのボディ（Ｂ）、またはバイポーラ・トランジスタのベースは、浮遊状態になっており、ＭＯＳＦＥＴのドレイン（Ｄ）およびソース（Ｓ）の両端子が高い電位にある時に誘起される接合漏れ電流によって強く充電されることがある。その後、ソース（Ｓ）が低い電位に引っ張られると、ベース領域（Ｂ）内の捕獲された電荷が寄生ベース電流として利用できるようになる。寄生ベース電流によって、バイポーラ・トランジスタは活動化され、ＭＯＳＦＥＴのドレイン端子にコレクタ電流が生成される。バイポーラ接合トランジスタ内のこのコレクタ電流の流れ、またはバイポーラ放電は望ましくない。その理由は、これによって、ダイナミック回路のドレイン・ノードの電荷が意に反して失われるからである。そのようなバイポーラ放電によって、ＭＯＳ ＳＯＩ ＦＥＴの性能が低下し、ダイナミック回路の機能的故障が生じ、論理回路が間違った値を出力するようになることがある。
【０００７】
高速ＣＭＯＳ回路では、トランジスタのゲート速度を向上させるために予充電を利用するドミノ回路方法が使用されることが多い。回路ノードは、各クロック・サイクル中にある特定のレベルに予め充電される。ＳＯＩＦＥＴに関する問題は、寄生バイポーラ・トランジスタによって、予め充電された回路ノードのバイポーラ放電が起こることがある。
【０００８】
予め充電されたＳＯＩドミノ回路内の寄生バイポーラ・トランジスタの効果をなくすること、またはバイポーラ除去が必要である。
【０００９】
【発明が解決しようとする課題】
本発明の主目的は、改良されたシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路を提供することである。他の目的は、実質的に否定的な効果がなく、かつ従来技術の構成の欠点の多くを克服するようなＳＯＩドミノ回路を提供することである。
【００１０】
【課題を解決するための手段】
要するに、シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のための方法および装置が提供される。シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去装置は、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタを含む。入力は、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合されている。予放電用デバイスが、前記ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合されている。予放電用デバイスは、ドミノ回路の予充電モード中に活動化されるので、ＳＯＩ寄生バイポーラ・トランジスタは活動化されない。
【００１１】
本発明の特徴に従って、ダイナミック入力回路によって、入力がドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタに結合される。予充電モード中には、ダイナミック入力回路の出力はＬＯＷである。評価モード中、ダイナミック入力回路の出力は入力に対応する。ダイナミック入力回路の出力は、予放電用デバイスの動作をゲート制御するために使用される。
【００１２】
【発明の実施の形態】
ここで図面を参照して、図３に、参照記号３００で一般的に示される、好ましい実施形態の予放電ダイナミック・ゲート回路を示す。図４は、好ましい実施形態の参照記号４００で一般的に示されるシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために使用される予放電ダイナミック・ゲート回路３００を図示する。
【００１３】
予放電ダイナミック・ゲート回路３００は、Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）３０２およびＰチャネル電界効果トランジスタ（ＰＦＥＴ）３０４を含む。ＬＯＷのＣＬＫ信号で、クロック・ゲート制御ＮＦＥＴ３０２はオフになり、ＰＦＥＴ３０４はオンになる。ＨＩＧＨのＣＬＫ信号で、クロック・ゲート制御ＮＦＥＴ３０２はオンになり、ＰＦＥＴ３０４はオフになる。ＣＬＫ信号がＬＯＷの時、予放電ダイナミック・ゲート回路３００のＯＵＴ信号は、ＩＮ信号に無関係にＬＯＷである。ＣＬＫ信号がＨＩＧＨの時、ＯＵＴ信号はＩＮ信号に等しい。
【００１４】
図４で、シリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路は、クロック動作の予充電Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）４０２および第２のＰＦＥＴ４０４を含み、それらはそれぞれ電源電圧ＶＤＤと予充電ノードＸＰＲＥの間に結合されている。インバータ４０６が、予充電ノードＸＰＲＥとＰＦＥＴ４０４のゲートの間に結合されている。ＰＦＥＴ４０２のゲートは、クロック信号ＣＬＫを受け取る。ＰＦＥＴ４０２、４０４のソースは、正の電源レールＶＤＤに接続されている。ＰＦＥＴのドレインは、予充電ノードＸＰＲＥに接続されている。予充電モード中には、予充電ＰＦＥＴ４０２は、ＬＯＷのクロック・サイクルでオンになって、予充電ノードＸＰＲＥをＨＩＧＨレベルまたは１のレベルに予め充電する。評価モード中には、予充電ＰＦＥＴ４０２は、ＨＩＧＨのクロック・サイクルでオフになる。ドミノ回路は、電源レールＶＤＤと接地の間に接続されたＰＦＥＴ４０８およびＮチャネルＦＥＴ（ＮＦＥＴ）４１０を含む。予充電ノードＸＰＲＥはＰＦＥＴ４０８とＮＦＥＴ４１０のゲートに接続されている。ＰＦＥＴ４０８とＮＦＥＴ４１０のそれぞれのドレインおよびソースの接続によって、ＯＵＴと示された線にＳＯＩドミノ回路の出力が供給される。
【００１５】
ドミノ回路は、予充電ノードＸＰＲＥとクロック動作ＮＦＥＴ４３０のソース・ノードＮＣＬＫとの間に、直列接続されたＮＦＥＴの複数のスタック４１２と４１４、４１６と４１８、４２０と４２２、および４２４と４２６を含む。それぞれの予放電ＰＦＥＴ４３２、４３４、４３６、および４３８は、接地とそれぞれの直列接続ＮＦＥＴ４１２と４１４、４１６と４１８、４２０と４２２、および４２４と４２６のソース・ドレイン接続、すなわちＸ０、Ｘ１、Ｘ２、およびＸ３で示されたノードとの間に接続されている。予放電ＰＦＥＴ４３２、４３４、４３６および４３８の動作は、入力Ａ０、Ａ１、Ａ２、およびＡ３を結合するそれぞれの予放電ダイナミック・ゲート回路３００の出力でゲート制御される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８の目的は、ＳＯＩ ＮＦＥＴ内のバイポーラ放電の問題をなくすることである。
【００１６】
本発明の特徴に従って、ＳＯＩバイポーラ・デバイスが決してオンしないことを確実にすることで、バイポーラ寄生の問題は除去される。好ましい実施形態の回路によって、この寄生トランジスタのベースの電圧は、寄生トランジスタをオンにさせるほど十分に大きくならないことが保証される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８を利用して特定の拡散を接地に放電させることで、十分なベース電圧が存在しないことが保証される。予放電ＰＦＥＴ４３２、４３４、４３６、および４３８は、ＣＬＫがＬＯＷである予充電モード中にオンになる。
【００１７】
入力ＣＬＫがアクティブＬＯＷである予充電フェーズの間に、ノードＸＰＲＥは強く充電される。予充電のフェーズの間、予放電ダイナミック・ゲート回路３００の出力で供給される全ての入力はＬＯＷである。したがって、予充電フェーズの間、ＰＦＥＴ４３２、４３４、４３６、および４３８はアクティブであり、ノードＸ０、Ｘ１、Ｘ２、およびＸ３を接地より上のＰチャネル閾値電圧まで放電する。その結果、ＮＦＥＴ４１２、４１６、４２０および４２４のボディ電圧は、ＮＦＥＴ４１２、４１６、４２０および４２４の対応する寄生バイポーラＮＰＮトランジスタを活動化するほどに十分大きくなることができない。その結果、ノードＸＰＲＥは意図しない放電から保護される。
【００１８】
図５を参照して、好ましい実施形態の参照記号５００で一般的示されるダイナミック・バッファ回路を示す。図６は、好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路６００内のバイポーラ除去のために利用されるダイナミック・バッファ回路５００を図示する。予放電ダイナミック・ゲート回路３００は、ダイナミック・バッファリング回路５００と非常に似たやり方で動作して、類似の問題を解決する。図６で、ＳＯＩドミノ回路４００で使用された同じ参照数字は、ＳＯＩドミノ回路６００の類似または同じ構成要素に使用される。
【００１９】
ダイナミック・バッファリング回路５００は、非ドミノ論理ブロックからくる入力の場合に同様に対処し、その入力は、ドミノ回路予充電フェーズの間ＨＩＧＨであることもある。ダイナミック・バッファリング回路５００は、ドミノ・ブロックとして配列され、そのドミノ・ブロックでは、関係のある入力が新しいドミノ・ブロックの評価スタック５０４内の下側のＮＦＥＴデバイス５０２に入ってくる。ダイナミック・バッファリング回路５００はドミノ回路であるので、予充電中、その出力はＬＯＷまたは下のレベルである。評価スタック５０４は、電源電圧ＶＤＤと接地の間に、入力ゲート制御ＮＦＥＴ５０２と直列に接続されたクロック動作ＰＦＥＴ５０６およびＮＦＥＴ５０８を含む。予充電ＰＦＥＴ５１０は、予充電ノードＰＲＥと電源レールの間に接続されている。ダイナミック・バッファリング回路５００は、電源レールＶＤＤと接地の間に接続されたＰＦＥＴ５１２およびＮチャネルＦＥＴ（ＮＦＥＴ）５１４を含む。予充電ノードＰＲＥはＰＦＥＴ５１２とＮＦＥＴ５１４のゲートに接続される。ＰＦＥＴ５１２とＮＦＥＴ５１４のそれぞれのドレインとソースの接続で、ダイナミック・バッファリング回路５００の出力が供給される。
【００２０】
ＣＬＫ＝０であるとき、ダイナミック・バッファリング回路５００はＩＮ信号が通過するのを中止させ、ＯＵＴ信号を強制的にＬＯＷにする。しかし、ＣＬＫ＝１であるとき、ＯＵＴ信号はＩＮ信号に等しくなる。予充電状態中は、ドミノ・ゲートへの全ての入力信号はどうでもよいものと見なされるので、ＣＬＫ＝０の時、回路の前にダイナミック・バッファリング回路５００を追加することが、この問題を解決する解決策になる。予充電中に、全ての入力信号は今や強制的にＬＯＷにされ、それによって、予充電状態中は、放電デバイスのＰＦＥＴ４３２、４３４、４３６および４３８は使用可またはオンになる。
【００２１】
図７は、好ましい実施形態の参照記号７００で一般的に示される他のＳＯＩドミノ回路を図示する。ＳＯＩドミノ回路７００はトランジスタ数が少なく、ＳＯＩドミノ回路４００および６００よりも僅かに高速である。ＳＯＩドミノ回路は、電源レールＶＤＤと予充電ノードＹＰＲＥの間に結合された一対の予充電ＰＦＥＴ７０２および７０４を含む。予充電ノードＹＰＲＥにそのゲートが接続されているＰＦＥＴ７０６およびＮＦＥＴ７０８は、ＶＤＤと接地の間に接続されている。ＰＦＥＴ７０６およびＮＦＥＴ７０８は、ＯＵＴで示された線路で図示のＳＯＩドミノ回路７００の出力を供給する。
【００２２】
図７は、ＮＦＥＴ７１０のソースとＮＦＥＴ７１２のドレインとが接続する、寄生バイポーラに関係するノードＸＣは、ＰＦＥＴ７１４でどのように放電され、したがって寄生バイポーラの脅威をどのようになくするかを示す。予充電中に、ＰＦＥＴ７１６は上の評価ＮＦＥＴ７１０のゲートを常に下方に引っ張り、回り込みをなくしている。ＮＦＥＴ７１８は「パス・ゲート」であり、そのパス・ゲートは、予充電中は使用不能であるが、非ドミノ論理から来るＡ０入力を通過させ、クロックの評価フェーズの間だけＨＩＧＨかＬＯＷになることがある。ＮＦＥＴ７１８は低閾値のＦＥＴであるのが好ましいが、この入力はレシオ回路を駆動しないので、通過信号だけがＶＤＤからＮＦＥＴ７１８の閾値電圧Ｖｔを引いた値にしかならなくても問題はない。ＳＯＩドミノ回路７００だけが、３個のＦＥＴ７１４、７１６および７１８を使用し、たった１つの遅延でＡ０はパス・ゲートＮＦＥＴ７１８を通過する。ＦＥＴ７１４、７１６および７１８で形成された入力回路は、予め充電されたドミノ回路への入力のために必要なだけであり、その入力は、予充電中、下のレベルであることが保証されていない。ＮＦＥＴ７２０、７２６、７２４および７２８で形成された評価スタックへの入力は、ドミノ論理からである可能性があり、予充電フェーズ中はＬＯＷである。
【００２３】
図７で、好ましい実施形態のバイポーラ除去入力回路７００に関する例として、Ａ０を使用したが、入力Ａ０、Ａ１、Ａ２のいずれか、または全てでこの方法を使用することができる。理解すべきことであるが、ダイナミック・ゲート３００およびダイナミック・バッファ回路５００は、予充電中下のレベルであることが保証されていない入力Ａ０、Ａ１、Ａ３のいずれか、または全てを持つことがある。
【００２４】
理解すべきことであるが、そのゲートに反転クロックが加えられるＮＦＥＴを、ＰＦＥＴ７１４および７１６の代わりに使用することができる。実際に、ＮＦＥＴ７１８のゲートが接地より上の閾値ではなくて接地にしっかりと保持されることを保証するように、ＰＦＥＴ７１６の代わりにＮＦＥＴが使用される場合、より安全な設計が得られる。Ａ０がＬＯＷまたは下のレベルである場合、Ａ０は評価中にすぐに接地に下げられ、そのときにＣＬＫが再びＨＩＧＨになることに留意されたい。ＰＦＥＴ７１６の代わりにの低閾値ＰＦＥＴは、低閾値ＰＦＥＴ７１６の閾値はＮＦＥＴ７１８の通常の閾値よりも小さいので、使用に慎重なデバイスである。ＮＦＥＴ７１８のソースの小さな電圧でバイポーラ寄生の問題は生じないので、ＮＦＥＴおよびＰＦＥＴのどちらでもＰＦＥＴ７１４に使用することができる。
【００２５】
本発明の原理は、ＰＦＥＴで形成されたドミノ論理回路に当てはまることは理解すべきである。
【図面の簡単な説明】
【図１】 従来のシリコン・オン・インシュレータ（ＳＯＩ）Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）を図示する断面図である。
【図２】 バイポーラ接合トランジスタを含んだ図１の従来のシリコン・オン・インシュレータ（ＳＯＩ）Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）を図示する模式図である。
【図３】 好ましい実施形態の予放電ダイナミック・ゲート回路を図示する模式図である。
【図４】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために設けられた図３の予放電ダイナミック・ゲート回路を図示する模式図である。
【図５】 好ましい実施形態のダイナミック・バッファ回路を図示する模式図である。
【図６】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のために設けられた図５の予放電ダイナミック・バッファ回路を図示する模式図である。
【図７】 好ましい実施形態のシリコン・オン・インシュレータ（ＳＯＩ）・ドミノ回路内のバイポーラ除去のための他のダイナミック論理回路を図示する模式図である。
Claims (12)
- 予充電ノードに、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタのソース及びドレインの一方が接続され、予充電モード中に前記予充電ノードが充電されるＳＯＩドミノ回路内の寄生バイポーラ動作を除去する方法であって、
前記ＳＯＩドミノ回路の入力に予放電ダイナミック回路の入力が接続され、前記ドミノＳＯＩ電界効果トランジスタのゲートに前記予放電ダイナミック回路の出力が接続され、
前記ドミノＳＯＩ電界効果トランジスタのソース及びドレインの他方に予放電デバイスが接続され該予放電デバイスが前記予放電ダイナミック回路の出力により制御され、
前記予充電モード中に、前記予放電ダイナミック回路が、前記予放電デバイスをオンにすると共に、前記ドミノＳＯＩ電界効果トランジスタをオフにするステップを含む、ＳＯＩドミノ回路内の寄生バイポーラ動作を除去する方法。 - 前記予充電モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に無関係にロー・レベルとなり、評価モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に等しくなることを特徴とする、請求項１に記載の寄生バイポーラ動作を除去する方法。
- 前記ドミノＳＯＩ電界効果トランジスタがＮチャネル電界効果トランジスタであり、前記予放電デバイスがＰチャネル電界効果トランジスタであることを特徴とする、請求項２に記載の寄生バイポーラ動作を除去する方法。
- 前記予放電ダイナミック回路はＮチャネル電界効果トランジスタ及びＰチャネル電界効果トランジスタからなる一対の電界効果トランジスタを含み、前記Ｎチャネル電界効果トランジスタのソース及びドレインの一方が前記ＳＯＩドミノ回路の入力に接続され、前記Ｎチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノＳＯＩ電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Ｐチャネル電界効果トランジスタのソース及びドレインの一方が接地レベルに接続され、前記Ｐチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノＳＯＩ電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Ｎチャネル電界効果トランジスタのゲート及び前記Ｐチャネル電界効果トランジスタのゲートにクロック信号が印加され、
前記クロック信号がロー・レベルである前記予充電モード中に、前記Ｐチャネル電界効果トランジスタがオンとなり前記Ｎチャネル電界効果トランジスタがオフとなることにより、前記予充電モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に無関係にロー・レベルとなり、
前記クロック信号がハイ・レベルである評価モード中に、前記Ｐチャネル電界効果トランジスタがオフとなり前記Ｎチャネル電界効果トランジスタがオンとなることにより、評価モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に等しくなることを特徴とする、請求項１に記載の寄生バイポーラ動作を除去する方法。 - 前記ドミノＳＯＩ電界効果トランジスタがＮチャネル電界効果トランジスタであり、前記予放電デバイスがＰチャネル電界効果トランジスタであることを特徴とする、請求項４に記載の寄生バイポーラ動作を除去する方法。
- 予充電ノードに、ドミノ・シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタのソース及びドレインの一方が接続され、予充電モード中に前記予充電ノードが充電されるＳＯＩドミノ回路であって、
前記ＳＯＩドミノ回路の入力に予放電ダイナミック回路の入力が接続され、前記ドミノ ＳＯＩ電界効果トランジスタのゲートに前記予放電ダイナミック回路の出力が接続され、
前記ドミノＳＯＩ電界効果トランジスタのソース及びドレインの他方に予放電デバイスが接続され該予放電デバイスが前記予放電ダイナミック回路の出力により制御され、
前記予充電モード中に、前記予放電ダイナミック回路が、前記予放電デバイスをオンにすると共に、前記ドミノＳＯＩ電界効果トランジスタをオフにすることにより、前記ＳＯＩドミノ回路内の寄生バイポーラ動作を除去することを特徴とする、ＳＯＩドミノ回路。 - 前記予充電モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に無関係にロー・レベルとなり、評価モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に等しくなることを特徴とする、請求項６に記載のＳＯＩドミノ回路。
- 前記ドミノＳＯＩ電界効果トランジスタがＮチャネル電界効果トランジスタであり、前記予放電デバイスがＰチャネル電界効果トランジスタであることを特徴とする、請求項７に記載のＳＯＩドミノ回路。
- 前記予放電ダイナミック回路はＮチャネル電界効果トランジスタ及びＰチャネル電界効果トランジスタからなる一対の電界効果トランジスタを含み、前記Ｎチャネル電界効果トランジスタのソース及びドレインの一方が前記ＳＯＩドミノ回路の入力に接続され、前記Ｎチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノＳＯＩ電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Ｐチャネル電界効果トランジスタのソース及びドレインの一方が接地レベルに接続され、前記Ｐチャネル電界効果トランジスタのソース及びドレインの他方が前記ドミノＳＯＩ電界効果トランジスタのゲートに接続される前記予放電ダイナミック回路の出力となり、
前記Ｎチャネル電界効果トランジスタのゲート及び前記Ｐチャネル電界効果トランジスタのゲートにクロック信号が印加され、
前記クロック信号がロー・レベルである前記予充電モード中に、前記Ｐチャネル電界効果トランジスタがオンとなり前記Ｎチャネル電界効果トランジスタがオフとなることにより、前記予充電モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に無関係にロー・レベルとなり、
前記クロック信号がハイ・レベルである評価モード中に、前記Ｐチャネル電界効果トランジスタがオフとなり前記Ｎチャネル電界効果トランジスタがオンとなることにより、評価モード中に、前記予放電ダイナミック回路の出力が前記ＳＯＩドミノ回路の入力に等しくなることを特徴とする、請求項６に記載のＳＯＩドミノ回路。 - 前記ドミノＳＯＩ電界効果トランジスタがＮチャネル電界効果トランジスタであり、前記予放電デバイスがＰチャネル電界効果トランジスタであることを特徴とする、請求項９に記載のＳＯＩドミノ回路。
- 電源電圧と前記予充電ノードの間に予充電デバイスが接続され、該予充電デバイスは、前記予充電モード中に、前記予充電ノードを充電することを特徴とする、請求項６に記載のＳＯＩドミノ回路。
- 前記予充電デバイスが、Ｐチャネル電界効果トランジスタであり、該Ｐチャネル電界効果トランジスタのソース及びドレインの一方が前記電源圧に接続され、前記ソース及びドレインの他方が前記予充電ノードに接続され、ゲートに印加されるクロック信号がロー・レベルである前記予充電モード中にオンになり、前記クロック信号がハイ・レベルである評価モード中にオフとなることを特徴とする、請求項１１に記載のＳＯＩドミノ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/268,923 | 1999-03-16 | ||
| US09/268,923 US6094072A (en) | 1999-03-16 | 1999-03-16 | Methods and apparatus for bipolar elimination in silicon-on-insulator (SOI) domino circuits |
| PCT/US1999/019535 WO2000055971A1 (en) | 1999-03-16 | 1999-08-27 | Methods and apparatus for bipolar elimination in silicon-on-insulator (soi) domino circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002539628A JP2002539628A (ja) | 2002-11-19 |
| JP3864243B2 true JP3864243B2 (ja) | 2006-12-27 |
Family
ID=23025094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000605308A Expired - Fee Related JP3864243B2 (ja) | 1999-03-16 | 1999-08-27 | Ｓｏｉドミノ回路内の寄生バイポーラ動作を除去する方法及びｓｏｉドミノ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6094072A (ja) |
| JP (1) | JP3864243B2 (ja) |
| KR (1) | KR100432941B1 (ja) |
| CN (1) | CN1156980C (ja) |
| TW (1) | TW457772B (ja) |
| WO (1) | WO2000055971A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365934B1 (en) * | 1999-01-29 | 2002-04-02 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in complementary oxide semiconductor (CMOS) silicon on insulator (SOI) circuits |
| US6188247B1 (en) | 1999-01-29 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6278157B1 (en) | 1999-01-29 | 2001-08-21 | International Business Machines Corporation | Method and apparatus for elimination of parasitic bipolar action in logic circuits including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements |
| US6518796B1 (en) * | 2000-06-30 | 2003-02-11 | Intel Corporation | Dynamic CMOS circuits with individually adjustable noise immunity |
| US6288572B1 (en) * | 2000-07-31 | 2001-09-11 | International Business Machines Corporation | Method and apparatus for reducing leakage in dynamic silicon-on-insulator logic circuits |
| US6603333B2 (en) * | 2000-12-05 | 2003-08-05 | Fujitsu Limited | Method and apparatus for reduction of noise sensitivity in dynamic logic circuits |
| JP3907962B2 (ja) | 2001-04-18 | 2007-04-18 | 株式会社東芝 | 半導体回路及び半導体回路のプリディスチャージ方法 |
| US6441646B1 (en) * | 2001-10-31 | 2002-08-27 | International Business Machines Corporation | Structure and method of alternating precharge in dynamic SOI circuits |
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| KR101443215B1 (ko) * | 2007-06-13 | 2014-09-24 | 삼성전자주식회사 | 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 |
| EP2459991B1 (en) | 2009-07-29 | 2019-09-11 | American Science & Engineering, Inc. | Top-down x-ray inspection trailer |
| KR102167256B1 (ko) | 2020-05-25 | 2020-10-19 | (유) 한빛글로벌 | V자 결합홈을 갖는 창호 프레임 가공장치 및 이를 이용하여 제조한 단열성 및 기밀성이 강화된 창호 프레임 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-03-16 US US09/268,923 patent/US6094072A/en not_active Expired - Lifetime
- 1999-08-27 KR KR10-2001-7011112A patent/KR100432941B1/ko not_active IP Right Cessation
- 1999-08-27 CN CNB998164828A patent/CN1156980C/zh not_active Expired - Lifetime
- 1999-08-27 WO PCT/US1999/019535 patent/WO2000055971A1/en active IP Right Grant
- 1999-08-27 JP JP2000605308A patent/JP3864243B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-29 TW TW089103452A patent/TW457772B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000055971A1 (en) | 2000-09-21 |
| CN1156980C (zh) | 2004-07-07 |
| US6094072A (en) | 2000-07-25 |
| TW457772B (en) | 2001-10-01 |
| KR100432941B1 (ko) | 2004-05-31 |
| JP2002539628A (ja) | 2002-11-19 |
| WO2000055971A8 (en) | 2000-11-09 |
| KR20010108290A (ko) | 2001-12-07 |
| CN1344436A (zh) | 2002-04-10 |
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| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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