JPH03198290A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03198290A JPH03198290A JP1339642A JP33964289A JPH03198290A JP H03198290 A JPH03198290 A JP H03198290A JP 1339642 A JP1339642 A JP 1339642A JP 33964289 A JP33964289 A JP 33964289A JP H03198290 A JPH03198290 A JP H03198290A
- Authority
- JP
- Japan
- Prior art keywords
- redundancy
- address
- output
- memory cells
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000015654 memory Effects 0.000 claims abstract description 42
- 238000006467 substitution reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに係り、特に複数アドレスの同時
書き込みを可能とする半導体メモリのリダンダンシー回
路に関する。
書き込みを可能とする半導体メモリのリダンダンシー回
路に関する。
従来の半導体メモリは、アドレス信号により指定された
単一アドレスに割シ当てられたメモリセルを読み書きの
対象としている。
単一アドレスに割シ当てられたメモリセルを読み書きの
対象としている。
また、最近の半導体メモリにおけるファインパターン化
は、メモリセル、ワード線、ビット線に関する不良の増
加傾向をもたらし、これに供って、歩留シ向上を目的と
して、不良となったメモリセル、ワード線、ビット線を
置き換えるリダンダンシー回路を用いる必要が生じてい
る。
は、メモリセル、ワード線、ビット線に関する不良の増
加傾向をもたらし、これに供って、歩留シ向上を目的と
して、不良となったメモリセル、ワード線、ビット線を
置き換えるリダンダンシー回路を用いる必要が生じてい
る。
以下に、従来のリダンダンシー回路ニついて、図面を参
照して説明する。
照して説明する。
第３図は、４本のアドレス信号を入力とする半導体メモ
１．Ｉ Ｋおけるリダンダンシー回路を示すブロック図
である。
１．Ｉ Ｋおけるリダンダンシー回路を示すブロック図
である。
第３図において、本すダンダンシー回路ヲ含ｔｒ半導体
メモリは、アドレス（ＡＯ，ＡＩ、Ａ２゜Ａ３）を入力
とするデコーダ１，２と、リダンダンシ判定回路１０と
、デコーダ１．デコーダ２の出力とデコーダイネーブル
信号（ＤＥ）とを入力とする３人力ＡＮＤゲート９と、
ＤＥ倍信号リダンダンシ判定回路１０の出力とを入力と
する２人力ＡＮＤゲート１１と、入力データＤを入力と
し、ライトバッファ・イネーブル（ＷＥ）信号で制御さ
れるライトバッファ４と、ライトバッファ４の出力を入
力としリードバッファ・イネーブル（ＯＥ）信号で制御
されるリードバッファ５と、ワード線３がゲート入力と
なシー主電極にセル（ｃｅｌｌ） ７が接続されたＭＯ
Ｓ）？ンジスタ１２と、ＡＮＤゲート９，１１をゲート
入力とし、かつＭＯＳトランジスタ１２の他生電極とラ
イトバッファ４とが主電極に接続されたトランスファゲ
ートＹＳＷとを備えている。
メモリは、アドレス（ＡＯ，ＡＩ、Ａ２゜Ａ３）を入力
とするデコーダ１，２と、リダンダンシ判定回路１０と
、デコーダ１．デコーダ２の出力とデコーダイネーブル
信号（ＤＥ）とを入力とする３人力ＡＮＤゲート９と、
ＤＥ倍信号リダンダンシ判定回路１０の出力とを入力と
する２人力ＡＮＤゲート１１と、入力データＤを入力と
し、ライトバッファ・イネーブル（ＷＥ）信号で制御さ
れるライトバッファ４と、ライトバッファ４の出力を入
力としリードバッファ・イネーブル（ＯＥ）信号で制御
されるリードバッファ５と、ワード線３がゲート入力と
なシー主電極にセル（ｃｅｌｌ） ７が接続されたＭＯ
Ｓ）？ンジスタ１２と、ＡＮＤゲート９，１１をゲート
入力とし、かつＭＯＳトランジスタ１２の他生電極とラ
イトバッファ４とが主電極に接続されたトランスファゲ
ートＹＳＷとを備えている。
第３図の一点鎖線よシ左側が、通常動作用回路で、右側
がリダンダンシ用回路となっている。
がリダンダンシ用回路となっている。
今、あるアドレスが入力されると、リダンダンシ判定回
路１０で、そのアドレスがリダンダンシ置換すべきアド
レスか否かを判定する。このリダンダンシ判定回路１０
の出力で、リダンダンシ用トランスフアゲ−）Ｙ８Ｗの
制御と、アドレスデコーダ１のデコード制御（デコーダ
のイネーブル信号の役割）を行う。
路１０で、そのアドレスがリダンダンシ置換すべきアド
レスか否かを判定する。このリダンダンシ判定回路１０
の出力で、リダンダンシ用トランスフアゲ−）Ｙ８Ｗの
制御と、アドレスデコーダ１のデコード制御（デコーダ
のイネーブル信号の役割）を行う。
入力されたアドレスがリダンダンシ置換アドレスでない
場合、リダンダンシ判定回路１０の出カバ低（Ｌｏｗ）
レベルと々す、リダンダンシ用トランスフアゲ−）Ｙ８
ＷをＯＦＦ状態とし、またデコーダ１をイネーブル状態
とする。これにより、アドレス信号により選択された単
一アドレスに割り当てられた、通常動作用メモリセルに
対するトランスファゲートＹ８ＷをＯＮ状態として、書
き込みあるいは読み出し動作を行う。
場合、リダンダンシ判定回路１０の出カバ低（Ｌｏｗ）
レベルと々す、リダンダンシ用トランスフアゲ−）Ｙ８
ＷをＯＦＦ状態とし、またデコーダ１をイネーブル状態
とする。これにより、アドレス信号により選択された単
一アドレスに割り当てられた、通常動作用メモリセルに
対するトランスファゲートＹ８ＷをＯＮ状態として、書
き込みあるいは読み出し動作を行う。
入力されたアドレスがリダンダンシ置換アドレスである
場合、リダンダンシ判定回路１０の出力は高（Ｈｉｇｈ
）レベルとなシ、リダンダンシ用トランスファゲートＹ
８ＷをＯＮ状態とし、またデコーダ１をディセーブル状
態とする。これにより、通常動作用トランスファーゲー
トをすべてＯＦＦ状態として、リダンダンシ用メモリセ
ルについて、書き込みあるいは読み出し動作を行う。
場合、リダンダンシ判定回路１０の出力は高（Ｈｉｇｈ
）レベルとなシ、リダンダンシ用トランスファゲートＹ
８ＷをＯＮ状態とし、またデコーダ１をディセーブル状
態とする。これにより、通常動作用トランスファーゲー
トをすべてＯＦＦ状態として、リダンダンシ用メモリセ
ルについて、書き込みあるいは読み出し動作を行う。
第３図は、４本のアドレス信号を入力とする半導体メモ
リについて図示し説明したが、アドレス信号の本数が増
加しても前述した基本動作は何ら変わらない。
リについて図示し説明したが、アドレス信号の本数が増
加しても前述した基本動作は何ら変わらない。
また、リダンダンシ判定回路１０の出力をデコーダ１の
イネーブル信号としたがデコーダ２のイネーブル信号と
しても作用は同じであることは言うまでもない。
イネーブル信号としたがデコーダ２のイネーブル信号と
しても作用は同じであることは言うまでもない。
第４図にリダンダンシ判定回路１０の１例を示す、これ
は、アドレス（ＡＯ、ＡＯ、人１．・・・Ａ３）をゲー
ト入力信号とし、ソースをＧＮＤとしたＭＯＳトランジ
スタ１４のドレインと、リダンダンシ判定回路１０の出
力となる図中節点Ｎとの間に、ヒユーズ１３を接続して
構成している。リダンダンシアドレスの設定は、そのア
ドレスに相当するアドレスのヒユーズ１３を切断するこ
とにより行う。
は、アドレス（ＡＯ、ＡＯ、人１．・・・Ａ３）をゲー
ト入力信号とし、ソースをＧＮＤとしたＭＯＳトランジ
スタ１４のドレインと、リダンダンシ判定回路１０の出
力となる図中節点Ｎとの間に、ヒユーズ１３を接続して
構成している。リダンダンシアドレスの設定は、そのア
ドレスに相当するアドレスのヒユーズ１３を切断するこ
とにより行う。
リダンダンシ判定は、予め節点Ｎのレベルを“Ｈｉｇｈ
”レベルにプリチャージしておき、ゲート入力信号（ア
ドレス）がリダンダンシ置換アドレスと一致しない場合
は、少なくとも１つ以上のトランジスタを通して、節点
Ｎのレベル−Ｈｉｇｈ”を引きぬき、ＬＯＷレベルを出
力する。一方、ゲート入力信号（アドレス）が、リダン
ダンシ置換アドレスと一致した場合、節点Ｎのレベル引
きぬきバスはなくなｐ−Ｈｉｇｈ”レベルを出力する。
”レベルにプリチャージしておき、ゲート入力信号（ア
ドレス）がリダンダンシ置換アドレスと一致しない場合
は、少なくとも１つ以上のトランジスタを通して、節点
Ｎのレベル−Ｈｉｇｈ”を引きぬき、ＬＯＷレベルを出
力する。一方、ゲート入力信号（アドレス）が、リダン
ダンシ置換アドレスと一致した場合、節点Ｎのレベル引
きぬきバスはなくなｐ−Ｈｉｇｈ”レベルを出力する。
本従来例では、アドレス信号により指定された単一アド
レスに割シ当てられたメモリセルを読み書きの対象とし
ている為、単一アドレスのリダンダンシ判定を行う必要
がある。従って、リダンダンシ判定回路１０へは、すべ
てのアドレスを入力する必要がある。第４図では（ＡＯ
，ＡＯ，ＡＩ。
レスに割シ当てられたメモリセルを読み書きの対象とし
ている為、単一アドレスのリダンダンシ判定を行う必要
がある。従って、リダンダンシ判定回路１０へは、すべ
てのアドレスを入力する必要がある。第４図では（ＡＯ
，ＡＯ，ＡＩ。
ＡＩ、Ａ２．Ａ２．Ａ３．Ａ３）を入力アドレスとして
いるが、例えばプリデコードされたアドレス（ＡＯＡＩ
、ＡＯＡＩ 、ＡＯＡＩ 、ＡＯＡＩ ）をゲート入
力信号としても作用は同一である。
いるが、例えばプリデコードされたアドレス（ＡＯＡＩ
、ＡＯＡＩ 、ＡＯＡＩ 、ＡＯＡＩ ）をゲート入
力信号としても作用は同一である。
尚第３図中、Ｗｏｒｄはワード線を、ＷＥはライトバッ
ファ （Ｗｒｉｔｅ Ｂｕｆｆｅｒ）イネーブル信号を
、ＯＥはリードバッファ（几ｅａｄ Ｂｕｆｆｅｒ ）
イネーブル信号を、Ｄは入力データを、Ｑは出力データ
をＤＥはデコーダイネーブル信号を、ＳＥＬはセレクタ
制御信号を表わす。また、メモリセル（ＣＥＬ）７の他
端は、セルプレート（Ｃｅｌｌ Ｐｌａｔｅ）となって
いる。
ファ （Ｗｒｉｔｅ Ｂｕｆｆｅｒ）イネーブル信号を
、ＯＥはリードバッファ（几ｅａｄ Ｂｕｆｆｅｒ ）
イネーブル信号を、Ｄは入力データを、Ｑは出力データ
をＤＥはデコーダイネーブル信号を、ＳＥＬはセレクタ
制御信号を表わす。また、メモリセル（ＣＥＬ）７の他
端は、セルプレート（Ｃｅｌｌ Ｐｌａｔｅ）となって
いる。
前述した従来のリダンダンシー回路は、１回の読み書き
動作の対象が単一アドレス分のメモリセルであった為、
半導体メモリのデータ初期化等の複数のメモリセルへの
書き込みを必要とする場合等の為に、複数アドレスに割
り当てられた複数のメモリセルへ、同時かつ選択的にデ
ータを書き込むための付加論理を有する半導体メモリで
のリダンダンシ置換が行えないという欠点があった。
動作の対象が単一アドレス分のメモリセルであった為、
半導体メモリのデータ初期化等の複数のメモリセルへの
書き込みを必要とする場合等の為に、複数アドレスに割
り当てられた複数のメモリセルへ、同時かつ選択的にデ
ータを書き込むための付加論理を有する半導体メモリで
のリダンダンシ置換が行えないという欠点があった。
本発明の目的は、前記欠点が解決され、複数のメモリセ
ルへ書き込む際にもリダンダンシ置換が行えるようにし
たリダンダンシー回路を有する半導体メモリを提供する
ことにある。
ルへ書き込む際にもリダンダンシ置換が行えるようにし
たリダンダンシー回路を有する半導体メモリを提供する
ことにある。
本発明の半導体メモリの構成は、少なくとも、アドレス
信号、書き込み制御信号、読み出し制御信号を入力信号
とし、任意のアドレスに割シ当てられたメモリセルから
データを読み出し、あるいは前記メモリセルへデータを
書き込むことができ、アドレス信号の一部を代替信号に
切換えて、前記代替信号により、複数のアドレスに割シ
当てられた複数のメモリセルに対して、選択的かつ同時
に特定データを書き込む手段を有する半導体メモリにお
いて、前記代替信号によって同時に書き込める最大数分
のリダンダンシ用メモリセル群と、リダンダンシ置換を
行うか否かの判定を行うリダンダンシ判定回路と、前記
リダンダンシ判定回路の出力で前記リダンダンシ置換の
制御を行う手段と、前記リダンダンシ判定回路の出力と
前記代替信号とで論理を取ることにより、前記リダンダ
ンシ用メモリセル群へも選択的かつ同時に前記特定デー
タを書き込むことができる手段を有するリダンダンシ回
路を備えたことを特徴とする。
信号、書き込み制御信号、読み出し制御信号を入力信号
とし、任意のアドレスに割シ当てられたメモリセルから
データを読み出し、あるいは前記メモリセルへデータを
書き込むことができ、アドレス信号の一部を代替信号に
切換えて、前記代替信号により、複数のアドレスに割シ
当てられた複数のメモリセルに対して、選択的かつ同時
に特定データを書き込む手段を有する半導体メモリにお
いて、前記代替信号によって同時に書き込める最大数分
のリダンダンシ用メモリセル群と、リダンダンシ置換を
行うか否かの判定を行うリダンダンシ判定回路と、前記
リダンダンシ判定回路の出力で前記リダンダンシ置換の
制御を行う手段と、前記リダンダンシ判定回路の出力と
前記代替信号とで論理を取ることにより、前記リダンダ
ンシ用メモリセル群へも選択的かつ同時に前記特定デー
タを書き込むことができる手段を有するリダンダンシ回
路を備えたことを特徴とする。
次に図面を参照しながら本発明を説明する。
まず、本発明の一実施例のリダンダンシー回路のない時
の回路を、第２図で説明する。第２図は、複数アドレス
に割シ当てられた複数のメモリセルへ同時かつ選択的に
データを書き込むための付加論理を有する半導体メモリ
を示すブロック図である。
の回路を、第２図で説明する。第２図は、複数アドレス
に割シ当てられた複数のメモリセルへ同時かつ選択的に
データを書き込むための付加論理を有する半導体メモリ
を示すブロック図である。
第２図において、半導体メモリは、従来の単一アドレス
のメモリセルのみアクセスする従来の半導体メモリに加
え、新たにレジスタ２０．及びセレクタ３０を付加した
書き込み制御回路を有している。アドレスの部分デコー
ダのデコーダ１の出力と、新設レジスタ２０の出力とを
切換え信号ＳＥＬによって選択して使用する。セレクタ
３０によって、デコーダ１が選択された場合社、従来の
単一アドレスアクセスの半導体メモリと同一の動作を行
う。従って、セレクタ３０によって、レジスタ２０が選
択された場合の書き込み動作について、ここで説明素行
う。
のメモリセルのみアクセスする従来の半導体メモリに加
え、新たにレジスタ２０．及びセレクタ３０を付加した
書き込み制御回路を有している。アドレスの部分デコー
ダのデコーダ１の出力と、新設レジスタ２０の出力とを
切換え信号ＳＥＬによって選択して使用する。セレクタ
３０によって、デコーダ１が選択された場合社、従来の
単一アドレスアクセスの半導体メモリと同一の動作を行
う。従って、セレクタ３０によって、レジスタ２０が選
択された場合の書き込み動作について、ここで説明素行
う。
第２図は、従来例同様アドレス信号が４本の場合につい
て示しである。まず、始めに、切換信号８ＥＬを操作し
、セレクタ３０にレジスタ２０の出力を選択させる。こ
の時、書き込み回路全体はデコーダ１の出力、即ちアド
レス信号の一部である（ＡＱ、Ａｌ）を無視し、デコー
ダ２の出力即ち残シのアドレス信号（Ａ２ 、 Ａ３
）のデコード結果と、レジスタ２０のデータとの組み合
わせにより、トランスフアゲ−）Ｙ８Ｗを制御する。第
２図においては、２本のアドレスによりブコードされる
４本のデコーダ出力を、４ビツトのレジスタ２０で置換
えている為、レジスタ２０の設定によって、残ルのアド
レス（Ａ２ 、 Ａ３ ）の等しい、最高４個のトラン
スファゲートＹＳＷをＯＮ状態とし、同一データＤを同
時に書き込むことができる。
て示しである。まず、始めに、切換信号８ＥＬを操作し
、セレクタ３０にレジスタ２０の出力を選択させる。こ
の時、書き込み回路全体はデコーダ１の出力、即ちアド
レス信号の一部である（ＡＱ、Ａｌ）を無視し、デコー
ダ２の出力即ち残シのアドレス信号（Ａ２ 、 Ａ３
）のデコード結果と、レジスタ２０のデータとの組み合
わせにより、トランスフアゲ−）Ｙ８Ｗを制御する。第
２図においては、２本のアドレスによりブコードされる
４本のデコーダ出力を、４ビツトのレジスタ２０で置換
えている為、レジスタ２０の設定によって、残ルのアド
レス（Ａ２ 、 Ａ３ ）の等しい、最高４個のトラン
スファゲートＹＳＷをＯＮ状態とし、同一データＤを同
時に書き込むことができる。
以上述べたように、アドレス信号（Ａ２ 、 Ａ３ ）
にて指定された複数のメモリセルに対して、任意の組み
合わせで同時書き込みを実現できる半導体メモリが構成
される。
にて指定された複数のメモリセルに対して、任意の組み
合わせで同時書き込みを実現できる半導体メモリが構成
される。
ここで、レジスタ２０で置換えるアドレス信号の本数を
変えれば、同時にアクセスできるメモリセルの数を変え
ることができる。また、アドレス信号の総本数が増加し
ても、前述した基本動作は何ら変わらない。
変えれば、同時にアクセスできるメモリセルの数を変え
ることができる。また、アドレス信号の総本数が増加し
ても、前述した基本動作は何ら変わらない。
第２図において、特に説明のない部分は、第３図と同様
である。
である。
第１図は前述の複数アドレスに割シ当てられた複数のメ
モリセルへ同時かつ選択的にデータを書き込むことが可
能な半導体メモリのリダンダンシ回路を示すブロック図
である。第１図に示す通り、レジスタの出力数、即ち同
時アクセス可能数分、リダンダンシ用メモリセル（−点
鎖線より右ｇｌｔｌ ）を用意する。これにより、デコ
ーダ１に入力されるアドレス以外のアドレスが等しい、
デコーダ１の出力数に等しい数のメモリセルをリダンダ
ンシメモリセルに置換する。従って、リダンダンシ判定
回路１０へのアドレス入力は、デコーダ１に入力される
アドレス以外のアドレス信号となる。また、このリダン
ダンシ判定回路１０の出力で、デコーダ１以外のデコー
ダ、第１図ではデコーダ２のデコード制御と、セレクタ
３０の出力と論理を取ることによって、リダンダンシ用
トランスファゲートＹＳＷの制御を行う。セレクタ３０
の出力は、従って通常動作用とリダンダンシ用共に供給
される。入力されたデコーダ１入力アドレス以外のアド
レスがリダンダンシ置換アドレスでない場合、リダンダ
ンシ判定回路１０の出力はＬｏｗレベルとなす、リダン
ダンシ用トランスファゲートＹＳＷをすべてＯＦＦ状態
とし、またデコーダ２をイネーブル状態とする。これに
より、本実施例で説明したリダンダンシー路無し時と同
一動作を行う。
モリセルへ同時かつ選択的にデータを書き込むことが可
能な半導体メモリのリダンダンシ回路を示すブロック図
である。第１図に示す通り、レジスタの出力数、即ち同
時アクセス可能数分、リダンダンシ用メモリセル（−点
鎖線より右ｇｌｔｌ ）を用意する。これにより、デコ
ーダ１に入力されるアドレス以外のアドレスが等しい、
デコーダ１の出力数に等しい数のメモリセルをリダンダ
ンシメモリセルに置換する。従って、リダンダンシ判定
回路１０へのアドレス入力は、デコーダ１に入力される
アドレス以外のアドレス信号となる。また、このリダン
ダンシ判定回路１０の出力で、デコーダ１以外のデコー
ダ、第１図ではデコーダ２のデコード制御と、セレクタ
３０の出力と論理を取ることによって、リダンダンシ用
トランスファゲートＹＳＷの制御を行う。セレクタ３０
の出力は、従って通常動作用とリダンダンシ用共に供給
される。入力されたデコーダ１入力アドレス以外のアド
レスがリダンダンシ置換アドレスでない場合、リダンダ
ンシ判定回路１０の出力はＬｏｗレベルとなす、リダン
ダンシ用トランスファゲートＹＳＷをすべてＯＦＦ状態
とし、またデコーダ２をイネーブル状態とする。これに
より、本実施例で説明したリダンダンシー路無し時と同
一動作を行う。
入力されたデコーダ１入力アドレス以外のアドレスかリ
ダンダンシ置換アドレスである場合、リダンダンシ判定
回路１０の出力はＨｉｇｈレベルとなり、デコーダ２を
ディセーブル状態とし、またセレクタ３０の出力と論理
を取ることにより、リダンダンシ用トランスファゲート
ＹＳＷを制御する。すなわち、セレクタ３０の出力が″
Ｈｉｇｈ’であるＹＳＷをＯＮ状態とし“Ｌｏｗ”であ
るトランスファゲートＹＳＷをＯＦＦ状態とする。これ
により、リダンダンシ用メモリセル側をアクセスする。
ダンダンシ置換アドレスである場合、リダンダンシ判定
回路１０の出力はＨｉｇｈレベルとなり、デコーダ２を
ディセーブル状態とし、またセレクタ３０の出力と論理
を取ることにより、リダンダンシ用トランスファゲート
ＹＳＷを制御する。すなわち、セレクタ３０の出力が″
Ｈｉｇｈ’であるＹＳＷをＯＮ状態とし“Ｌｏｗ”であ
るトランスファゲートＹＳＷをＯＦＦ状態とする。これ
により、リダンダンシ用メモリセル側をアクセスする。
アドレス信号の本数が増加しても、上述した基本動作が
変わらないことは言うまでもない。
変わらないことは言うまでもない。
ところで、リダンダンシ判定回路１０は、従来例で説明
した第４図と同一の回路で良く、単にジスタと、このト
ランジスタと節点Ｎ間に設けたヒーーズを取シ除けばよ
い。（もちろん、入っていてもよいが、単なる面積の無
駄である。）以上の様にすれば、複数アドレスに割シ当
てられた複数のメモリセルへ同時、かつ選択的にデータ
を書き込むことが可能な半導体メモリのリダンダンシー
回路を実現することができる。
した第４図と同一の回路で良く、単にジスタと、このト
ランジスタと節点Ｎ間に設けたヒーーズを取シ除けばよ
い。（もちろん、入っていてもよいが、単なる面積の無
駄である。）以上の様にすれば、複数アドレスに割シ当
てられた複数のメモリセルへ同時、かつ選択的にデータ
を書き込むことが可能な半導体メモリのリダンダンシー
回路を実現することができる。
以上、本実施例は、複数アドレスに割夛当てられり複数
のメモリセルへ、同時かつ選択的にデータを書き込むた
めの付加論理を有する半導体メモリでのリダンダンシ置
換を可能にした。
のメモリセルへ、同時かつ選択的にデータを書き込むた
めの付加論理を有する半導体メモリでのリダンダンシ置
換を可能にした。
以上説明したように、本発明は、複数アドレスに割り当
てられた複数のメモリセルへ同時にかつ選択的にデータ
を書き込むことが可能な手段と、同時に選択できる数分
のリダンダンシ用メモリセルと、リダンダンシアドレス
判定回路と、特にこのリダンダンシ判定回路の出力で、
通常動作用とリダンダンシ用のトランスファゲートＹＳ
Ｗｔ−制御する手段とを有することにより、複数アドレ
スに割シ当てられた複数のメモリセルへ同時かつ選択的
にデータを書き込むことが可能な半導体メモリのリダン
ダンシ置換が行えるという効果がある。
てられた複数のメモリセルへ同時にかつ選択的にデータ
を書き込むことが可能な手段と、同時に選択できる数分
のリダンダンシ用メモリセルと、リダンダンシアドレス
判定回路と、特にこのリダンダンシ判定回路の出力で、
通常動作用とリダンダンシ用のトランスファゲートＹＳ
Ｗｔ−制御する手段とを有することにより、複数アドレ
スに割シ当てられた複数のメモリセルへ同時かつ選択的
にデータを書き込むことが可能な半導体メモリのリダン
ダンシ置換が行えるという効果がある。
第１図は本発明の一実施例の半導体メモリのリダンダン
シー回路を示すブロック図、第２図は第１図の実施例の
リダンダンシー回路のない時の回路を示すブロック図、
第３図は従来のリダンダンシー回路を示すブロック図、
第４図はリダンダンシー回路の１例を示す回路図である
。 １．２・・・デコーダ、３・・・ワード線、４・・・ラ
イト・バッファ、５・・・リード・バッファ、６，１２
゜１４・・・ＭＯＳ）ランジスタ、７・・・セル、８・
・・セルプレート、１０・・・リダンダンシ判定回路、
９．１１・・・ＡＮＤゲート、１３・・・ヒユーズ、２
０・・・レジスタ、３０・・・セレクタ、ＡＯ−Ａ３・
・・アドレス信号、Ｎ・・・リダンダンシ判定回路出力
。
シー回路を示すブロック図、第２図は第１図の実施例の
リダンダンシー回路のない時の回路を示すブロック図、
第３図は従来のリダンダンシー回路を示すブロック図、
第４図はリダンダンシー回路の１例を示す回路図である
。 １．２・・・デコーダ、３・・・ワード線、４・・・ラ
イト・バッファ、５・・・リード・バッファ、６，１２
゜１４・・・ＭＯＳ）ランジスタ、７・・・セル、８・
・・セルプレート、１０・・・リダンダンシ判定回路、
９．１１・・・ＡＮＤゲート、１３・・・ヒユーズ、２
０・・・レジスタ、３０・・・セレクタ、ＡＯ−Ａ３・
・・アドレス信号、Ｎ・・・リダンダンシ判定回路出力
。
Claims (1)
- 少なくとも、アドレス信号、書き込み制御信号、読み出
し制御信号を入力信号とし、任意のアドレスに割り当て
られたメモリセルからデータを読み出し、あるいは前記
メモリセルデータを書き込むことができ、アドレス信号
の一部を代替信号に切換えて、前記代替信号により複数
のアドレスに割り当てられた複数のメモリセルに対して
、選択的かつ同時に特定データを書き込む手段を有する
半導体メモリにおいて、前記代替信号によって同時に書
き込める最大数分のリダンダンシ用メモリセル群と、リ
ダンダンシ置換を行うか否かの判定を行うリダンダンシ
判定回路と、前記リダンダンシ判定回路の出力で前記リ
ダンダンシ置換の制御を行う手段と、前記リダンダンシ
判定回路の出力と前記代替信号とで論理を取ることによ
り、前記リダンダンシ用メモリセル群へも選択的かつ同
時に前記特定データを書き込むことができる手段を有す
るリダンダンシ回路を備えたことを特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339642A JPH03198290A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339642A JPH03198290A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198290A true JPH03198290A (ja) | 1991-08-29 |
Family
ID=18329434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339642A Pending JPH03198290A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896326A (en) * | 1996-07-10 | 1999-04-20 | Nec Corporation | Semiconductor memory and a column redundancy discrimination circuit applied therein |
| US5951692A (en) * | 1996-01-30 | 1999-09-14 | Nec Corporation | Single-chip memory system having a redundancy judging circuit |
-
1989
- 1989-12-26 JP JP1339642A patent/JPH03198290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951692A (en) * | 1996-01-30 | 1999-09-14 | Nec Corporation | Single-chip memory system having a redundancy judging circuit |
| US5896326A (en) * | 1996-07-10 | 1999-04-20 | Nec Corporation | Semiconductor memory and a column redundancy discrimination circuit applied therein |
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