JPH04310700A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
に複数アドレスの同時書き込みを可能とする半導体メモ
リのリダンダンシ回路に関する。

【０００２】

【従来の技術】従来の半導体メモリは、アドレス信号に
より指定された単一アドレスに割り当てられたメモリセ
ルを読み書きの対象としている。また、最近の半導体メ
モリにおけるファインパターン化は、メモリセル，ワー
ド線，ビット線に関する不良の増加傾向をもたらし、こ
れに伴って歩留り向上を目的として不良となったメモリ
セル，ワード線，ビット線を置き換えるリダンダシン回
路を用いる必要が生じている。以下、従来のリダンダシ
ン回路について説明する。

【０００３】図４は、従来の４本のアドレス信号を入力
とする半導体メモリにおけるリダンダンシ回路を示すブ
ロック図である。

【０００４】このリダンダンシ回路を含む半導体メモリ
は、アドレス〔Ａ０，Ａ１，Ａ２，Ａ３〕を入力とする
デコーダ１，２と、リダンダンシ判定回路１０と、デコ
ーダ１，デコーダ２の出力とデコーダイネーブル信号（
ＤＥ）とを入力とする３入力ＡＮＤゲート９と、ＤＥ信
号とリダンダンシ判定回路１０の出力とを入力とする２
入力ＡＮＤゲート１１と、入力データＤを入力とし、ラ
イトバッファ・イネーブル（ＷＥ）信号で制御されるラ
イトバッファ４と、ライトバッファ４の出力を入力とし
リードバッファ・イネーブル（ＯＥ）信号で制御される
リードバッファ５と、ワード線３がゲート入力となり一
主電極にセル（ｃｅｌｌ）７が接続されたＭＯＳトラン
ジスタ１２と、ＡＮＤゲート９，１１をゲート入力とし
、かつＭＯＳトランジスタ１２の他主電極とライトバッ
ファ４とが主電極に接続されたトランスファゲート６と
を備えている。この図の一点鎖線より右側が、通常動作
要回路で、左側がリダンダンシ用回路となっている。

【０００５】今、あるアドレスが入力されると、リダン
ダンシ判定回路１０で、そのアドレスがリダンダンシ置
換すべきアドレスか否かを判定する。このリダンダンシ
判定回路１０の出力で、リダンダンシ用トランスファゲ
ート（ＹＳＷ）６の制御と、アドレスデコーダ１のデコ
ード制御（デコーダのイネーブル信号の役割）を行う。

【０００６】入力されたアドレスがリダンダンシ置換ア
ドレスでない場合、リダンダンシ判定回路１０の出力は
低（Ｌｏｗ）レベルとなり、リダンダンシ用トランジス
ファゲート６をオフ状態とし、またデコーダ１をイネー
ブル状態とする。これにより、アドレス信号により選択
された単一アドレスに割り当てられた通常動作用メモリ
セルに対するトランスファゲート６をオン状態として、
書き込みあるいは読み出し動作を行う。

【０００７】入力されたアドレスがリダンダンシ置換ア
ドレスである場合、リダンダンシ判定回路１０の出力は
高（Ｈｉｇｈ）レベルとなり、リダンダンシ用トランス
ファゲートＹＳＷをＯＮ状態とし、またデコーダ１をデ
ィセーブル状態とする。これにより、通常動作用トラン
スファゲート６をすべてオフ状態として、リダンダンシ
用メモリセルについて、書き込みあるいは読み出し動作
を行う。なお、ここでは４本のアドレス信号を入力とす
る半導体メモリについて説明したが、アドレス信号の本
数が増加してもその基本動作は何ら変わらない。

【０００８】また、リダンダンシ判定回路１０の出力を
デコーダ１のイネーブル信号としたが、デコーダ２のイ
ネーブル信号としても作用は同じである。

【０００９】図５は、図４のリダンダンシ判定回路１０
の一例を示す回路図である。これは、アドレスをゲート
入力信号とし、ソースを接地としたトランジスタのドレ
インとリダンダンシ判定回路１０の出力となる図中節点
Ｎとの間にヒューズ１３を接続して構成している。リダ
ンダンシアドレスの設定は、そのアドレスに相当するア
ドレスのヒューズ１３を切断することにより行われる。

【００１０】このリダンダンシ判定は、予め節点Ｎのレ
ベルをハイレベルにプリチャージしておき、ゲート入力
信号（アドレス）がリダンダンシ置換アドレスと一致し
ない場合は少なくとも１つ以上のトランジスタを通して
、節点Ｎのハイレベルを引きぬきロウレベルを出力する
。一方、ゲート入力信号（アドレス）がリダンダンシ置
換アドレスと一致した場合、節点Ｎのレベル引きぬきパ
スはなくなりハイレベルを出力する。

【００１１】この従来例では、アドレス信号により指定
された単一アドレスに割り当てらてメモリセルを読み書
きの対象としている為、単一アドレスのリダンダンシ判
定を行う必要がある。従って、リダンダンシ判定回路１
０へは、全てのアドレスを入力する必要がある。図５で
は、Ａｉおよびその反転信号を入力アドレスしているが
、例えばＡ０とＡ１およびその反転信号の組合せにより
プリデコードされたアドレスをゲート入力信号としても
作用は同一である。

【００１２】なお、図中、ＷＥはライトバッファ４のイ
ネーブル信号を、ＯＥはリードバッファ５のイネーブル
信号を、Ｄは入力データを、Ｑは出力データを、ＤＥは
デコーダイネーブル信号を、ＳＥＬはセレクタ制御信号
を表わす。

【００１３】

【発明が解決しようとする課題】上述した従来のリダン
ダンシ回路は、１回の読み書き動作の対象が単一アドレ
ス分のメモリセルであった為、半導体メモリのデータ初
期化等の複数のメモリセルへの書き込みを必要とする場
合等の為に、複数アドレスに割り当てられた複数のメモ
リセルへ、同時かつ選択的にデータを書き込むための付
加論理を有する半導体メモリでのリダンダンシ置換が行
えないという欠点があった。

【００１４】本発明の目的は、前記欠点が解決され、複
数のメモリセルへ書き込む際にもリダンダンシ置換が行
えるようにしたリダンダンシ回路を有する半導体メモリ
を提供することにある。

【００１５】

【課題を解決するための手段】本発明の構成は、少なく
ともアドレス信号、書き込み制御信号、読み出し制御信
号を入力信号とし、任意のアドレスに割り当てられたメ
モリセルからデータを読み出し、またこのメモリセルへ
データを書き込むことができると共に、前記アドレス信
号の１部を代替信号に切換えてこの代替信号により複数
のアドレスに割り当てられた複数のメモリセルに対して
、選択的かつ同時に特定データを書き込む手段を有する
半導体メモリにおいて、前記代替信号によって同時に書
き込める最大数の整数倍のリダンダンシ用メモリセル群
と、これらリダンダンシ用メモリセル専用のリダンダン
シ専用Ｉ／Ｏバスと、前記代替信号によって切換えられ
るアドレスを入力信号とする第１のリダンダンシ判定回
路と、残りのアドレスを入力信号とする第２のリダンダ
ンシ判定回路とを備え、前記第１のリダンダンシ判定回
路の出力と前記代替信号の論理積を取りこの論理出力結
果により前記リダンダンシ専用Ｉ／Ｏバスのデータの制
御を行いかつ前記各リダンダンシ用メモリセル群へも選
択的かつ同時に特定データを書き込むことができる複数
の制御手段とを有するリダンダンシ回路を備えたことを
特徴とする。

【００１６】

【実施例】図１は本発明の一実施例のリダンダンシ回路
を含む半導体メモリのブロック図、図２は図１のリダン
ダンシ回路の一例の回路図、図３は図１のリダンダンシ
回路のない場合のブロック図で、複数のアドレスに割り
当てられた複数のメモリセルへ同時かつ選択的にデータ
を書き込む為の付加論理を有する半導体メモリを示して
いる。

【００１７】まず、図３の半導体メモリは、従来の単一
アドレスのメモリセルのみアクセスする従来の半導体メ
モリに加え、新たに最大同時書き込み数分のＩ／Ｏバス
と、レジスタ２０及びセレクタ３０を付加した書き込み
制御回路を備え、またリードバッファ５に代えてデコー
ダ１ａとセレクタ３１とを付加した読出し制御回路とを
有している。

【００１８】この図３は、従来例同様アドレス信号が４
本の場合でかつ同時最大書き込み数が４アドレス分の場
合について示してある。まず、始めに従来例同様単一ア
ドレスに対し書き込み動作を行う場合について説明する
。

【００１９】トランスファゲートＹＳＷは、デコーダ２
の出力によりアドレス０，１の値のみ異なる４ケが同時
にオン状態となり選択される。この時セレクタ３０はデ
コーダ１の出力により４本のＩ／Ｏバスの内、１本のＩ
／Ｏバスを選択して書き込みデータＤを伝える。残りの
非選択Ｉ／Ｏバスには、リード時のＩ／Ｏバスレベルを
保持させる。これにより、従来同様単一アドレスへの書
き込み動作が行われる。

【００２０】次に、複数アドレスに対し同時かつ選択的
に書き込み動作を行う場合について説明する。トランス
ファゲートＹＳＷが計４ケ同時にオン状態となるのは単
一アドレス書き込み時と同様である。ここで複数アドレ
ス書き込み動作時、モード信号ＢＬによりセレクタ３０
にレジスタ２０の出力を選択させる。すなわち、デコー
ダ１の出力を無視し、レジスタ２０の出力により、書き
込みデータＤのをそれぞれのＩ／ＯバスＩ／Ｏ０〜３に
伝えるか否かを制御する。

【００２１】非書き込み時には、リード時のＩ／Ｏバス
レベルを保持させるのは単一アドレス書き込み時と同様
である。これにより、複数のメモリセルに対し、任意の
組み合わせで同時書き込みが実現できる半導体メモリが
構成される。読出し時には、デコーダ１の出力により、
Ｉ／Ｏバス１本をセレクタ３１で選択して読み出し動作
を行う。この説明でアドレス総本数、また複数同時書き
込み数が増加してもその基本動作は変らない。

【００２２】次に、本実施例の図１においては、上述の
複数アドレスに割り当てられた複数のメモリセルへ同時
かつ選択的にデータを書き込むことが可能な半導体メモ
リのリダンダンシ回路を示している。本実施例では、デ
コーダ１に入力されるアドレスを入力信号としたリダン
ダンシ判定回路１０ａ，１０ｂと、残りのアドレスを入
力信号としたリダンダンシ判定回路１０と、リダンダン
シ専用Ｉ／Ｏバスとを用意する。ここで、リダンダンシ
判定回路１０の構成は従来例の図５と同一構成とする。

【００２３】リダンダンシ判定回路１０の入力アドレス
が置換アドレスであった場合、リダンダンシ用ＹＳＷは
オン状態となり、書き込みを行うか否かはリダンダンシ
判定回路１０ａの出力によりセレクタ３０によって行う
。

【００２４】図２にはリダンダンシ判定回路１０ａ，ｂ
の構成例を示す。この回路は、それぞれのＩ／Ｏバスに
対応するアドレスを入力とする置換判定部と各々に対応
するレジスタ２０の出力とで論理を取った構成となって
いる。これにより、単一アドレス書き込み動作時はレジ
スタ２０の出力をすべて選択レベルとし、置換判定部の
出力のみを生かし、複数アドレス同時かつ選択的書き込
み動作時はレジスタ２０のデータを取り込んで論理を取
ればリダンダンシＩ／Ｏバスの制御を行うことができる
。

【００２５】一方、図１の通常用セルには、リダンダン
シ置換を行うか否かに拘らず通常動作通り、デコーダ１
またはレジスタ２０によりセレクタ３０でＩ／Ｏバスの
制御を行う。また、読出し動作時は、リダンダンシ判定
回路１０ａを単一アドレス書き込み時と同じ状態とする
か、又はデコーダ１入力アドレスを入力信号としたリダ
ンダンシ判定回路１０と同一構成の判定回路を作り、そ
の出力により、リダンダンシ使用時はリダンダンシ専用
Ｉ／Ｏバスを、リダンダンシ未使用時にはデコーダ１の
出力により４本のＩ／Ｏバスの内の１本をセレクタ３１
により選択し、読み出し動作を行う。

【００２６】このように本実施例は、アドレスの総本数
が増加しても、同時書き込み数が増加しても、リダンダ
ンシ置換可能数（リダンダンシセル数）が増加しても基
本動作に何ら変わることがない。

【００２７】本実施例において、リダンダンシ判定回路
１０，１０ａの出力を、セレクタ３０の制御信号とする
と、リダンダンシ判定回路１０，１０ａの出力が共に選
択レベルであった場合、リダンダンシ判定回路１０ａの
出力に対応するデコーダ１またはレジスタ２０の出力を
非選択レベルとすることにより、不必要なセルへの書き
込み動作を制御すれば、リダンダンシ使用時の書き込み
回路への負荷を軽減することができる。

【００２８】また、本実施例において、リダンダンシ専
用Ｉ／Ｏバス１本につき、接続されたリダンダンシＹＳ
Ｗが１ケであった場合、リダンダンシ判定回路１０を使
わずに、リダンダンシ置換を行う行わないに拘らず、１
サイクルにおけるＹＳＷ開け可能期間中、リダンダンシ
ＹＳＷを開けておき、リダンダンシ判定回路１０の出力
は、セレクタ３０，３１の制御信号用として使用するこ
とも可能であり、動作上に何ら問題はない。

【００２９】

【発明の効果】以上説明したように本発明は、複数アド
レスに割り当てられた複数のメモリセルにアドレスの１
部を代替信号で置換えることにより同時にかつ選択的に
データを書き込むことを可能とする手段と、複数アドレ
ス分のＩ／Ｏバスと、リダンダンシ専用Ｉ／Ｏバスとを
設け、代替信号で置き換えるアドレスを入力信号とし、
この代替信号と論理を取る第１のリダンダンシ判定回路
と、残りのアドレスを入力信号とする第２のリダンダン
シ判定回路とを用意し、この内第１のリダンダンシ判定
回路の出力によってリダンダンシ専用Ｉ／Ｏバスを制御
することにより、複数のアドレスに割り当てられた複数
のメモリセルへ同時かつ選択的にデータを書き込むこと
が可能な半導体メモリのリダンダンシ置換を置換率よく
行えるという効果がある。特に、近年の大容量、小面積
、小セル化に伴うデジットピッチの縮少により、ＹＳＷ
が１セル間隔ごとに設置できないような場合に有効とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例のリダンダンシ回路を含むブ
ロック図。

【図２】図１のリダンダンシ判定回路の構成例を示す回
路図。

【図３】図１のリダンダンシ回路のない場合の回路を示
すブロック図。

【図４】従来のリダンダンシ回路の一例を示すブロック
図。

【図５】図４のリダンダンシ判定回路の構成例を示す回
路図。

【符号の説明】

１，１ａ，２　　　　デコーダ ３　　　　ワード線 ４　　　　ライトバッファ ５　　　　リードバッファ ６，１２，１４　　　　ＭＯＳトランジスタ７　　　　
セル ８　　　　セルプレート ９，１１　　　　ＡＮＤゲート １０，１０ａ，１０ｂ　　　　リダンダンシ判定回路１
３　　　　ヒューズ ２０　　　　レジスタ ３０，３１　　　　セレクタ Ａ０〜Ａ３　　　　アドレス信号 ＢＬ　　　　同時書込みモード信号 ＷＥ　　　　ライトイネーブル信号 ＲＥ　　　　リードイネーブル信号 ＤＥ　　　　ＹＳＷイネーブル信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　少なくともアドレス信号、書き込み制
   御信号、読み出し制御信号を入力信号とし、任意のアド
   レスに割り当てられたメモリセルからデータを読み出し
   、またこのメモリセルへデータを書き込むことができる
   と共に、前記アドレス信号の１部を代替信号に切換えて
   この代替信号により複数のアドレスに割り当てられた複
   数のメモリセルに対して、選択的かつ同時に特定データ
   を書き込む手段を有する半導体メモリにおいて、前記代
   替信号によって同時に書き込める最大数の整数倍のリダ
   ンダンシ用メモリセル群と、これらリダンダンシ用メモ
   リセル専用のリダンダンシ専用Ｉ／Ｏバスと、前記代替
   信号によって切換えられるアドレスを入力信号とする第
   １のリダンダンシ判定回路と、残りのアドレスを入力信
   号とする第２のリダンダンシ判定回路とを備え、前記第
   １のリダンダンシ判定回路の出力と前記代替信号の論理
   積を取りこの論理出力結果により前記リダンダンシ専用
   Ｉ／Ｏバスのデータの制御を行いかつ前記各リダンダン
   シ用メモリセル群へも選択的かつ同時に特定データを書
   き込むことができる複数の制御手段とを有するリダンダ
   ンシ回路を備えたことを特徴とする半導体メモリ。