JPH04167299A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に複数アドレスの同時
書き込みを可能とする半導体メモリのリダンダンシ回路
に関する。

〔従来の技術〕

従来の半導体メモリは、アドレス信号により指定された
単一アドレスに割り当てられたメモリセルを読み書きの
対象としている。また、最近の半導体メモリにおけるフ
ァインパターン化は、メモリセル、ワード線、ビット線
に関する不良の増加傾向をもたらし、これに伴って歩留
り向上を目的として不良となったメモリセル、ワード線
、ビット線を置き換えるリダンダンシ回路を用いる必要
が生じている。

以下、従来のリダンダンシ回路について、図面を参照し
て説明する。

第４図は、従来の４本のアドレス信号を入力とする半導
体メモリにおけるリダンダンシ回路を示すブロック図で
ある。

このリダンダンシ回路を含む半導体メモリは、アドレス
〔ＡＯ，Ａｌ、Ａ２．Ａ３）を入力とするデコーダ１，
２と、リダンダンシ判定回路１０と、デコーダ１．デコ
ーダ２の出力とデコーダイネーブル信号（ＤＥ）とを入
力とする３人力ＡＮＤゲート９と、ＤＥ信号とリダンダ
ンシ判定回路１０の出力とを入力とする２人力ＡＮＤゲ
ート１１と、入力データ２を入力とし、ライトバッファ
・イネーブル（ＷＥ　）信号で制御されるライトバッフ
ァ４と、ライトバッファ４の出力を入力としり−ドバッ
ファ・イネーブル（ＯＥ’）信号で制御されるリードバ
ッファ５と、ワード線３がゲート入力となり一主電極に
セル（ｃｅｌｌ）　７が接続されたＭＯＳトランジスタ
１２と、ＡＮＤゲート９．１１をゲート入力とし、かつ
ＭＯＳ）ランジスタ１２の地主電極とライトバッファ４
とが主電極に接続されたトランスファゲート（ＹＳＷ）
６とを備えている。この図の一点鎖線より右側が、通常
動作用回路で、左側がリダンダンシ用回路となっている
。

今、あるアドレスが入力されると、リダンダンシ判定回
路１０で、そのアドレスがリダンダンシ置換すべきアド
レスが否かを判定する、このリダンダンシ判定回路１０
の出力で、リダンダンシ用トランスファゲート（ＹＳＷ
）６の制御と、アドレスデコーダ１のデコード制御（デ
コーダのイネーブル信号の役割）を行う。

入力されたアドレスがリダンダンシ置換アドレスでない
場合、リダンダンシ判定回路１０の出力は低（Ｌ　ｏ　
ｗ　）レベルとなり、リダンダンシ用トランスファゲー
ト６をオフ状態とし、これにより、アドレス信号により
選択された単一アドレスに割り当てられた通常動作用メ
モリセルに対するトランスファゲート６をオン状態とし
て、書き込みあるいは読み出し動作を行う。

入力されたアドレスがリダンダンシ置換アドレスである
場合、リダンダンシ判定回路１０の出力は高（Ｈｉｇｂ
）レベルとなり、リダンダンシ用トランスアゲートＹＳ
ＷをＯＮ状態とし、またデコーダ１をディセーブル状態
とする。これにより、通常動作用トランスファゲート６
をすべてオフ状態として、リダンダンシ用メモリセルに
ていて、書き込みあるいは読み出し動作を行う。なお、
ここでは４本のアドレス信号を入力とする半導体メモリ
について説明したが、アドレス信号の本数が増加しても
その基本動作は何ら変わらない。

また、リダンダンシ判定回路１０の出力をデコーダ１の
イネーブル信号としたが、デコーダ２のイネーブル信号
としても作用は同じである。

第５図は、第４図のリダンダンシ判定回路１０の一例を
示す回路図である。これは、アドレスをゲート入力信号
とし、ソースを接地としたトランジスタのドレインとリ
ダンダンシ判定回路１０の出力となる図中接点Ｎとの間
にヒユーズ１３を接続して構成している。リダンダンシ
アドレスの設定は、そのアドレスに相当するアドレスの
ヒユーズ１３を切断することにより行われる。

このリダンダンシ判定は、予め接点Ｎのレベルをバイレ
ベルにプリチャージしておき、ゲート入力信号（アドレ
ス）がリダンダンシ置換アドレスと一致しない場合は少
なくとも１つ以上のトランジスタを通して、接点Ｎのバ
イレベルを引きぬきロウレベルを出力する。一方、ゲー
ト入力信号（アドレス）がリダンダンシ置換アドレスと
一致した場合、接点Ｎのレベル引きぬきパスはなくなり
バイレベルを出力する。

この従来例では、アドレス信号により指定された単一ア
ドレスに割り当てられたメモリセルを読み書きの対象と
している為、単一アドレスのリダンダンシ判定を行う必
要がある。従って、リダンダンシ判定回路１０へは、全
てのアドレスを入力する必要がある。第５図では、〔Ａ
　Ｏ、ｒｏ−。

Ａｌ、ｆｆ、Ａ２．Ｆ丁、Ａ３．ｆ丁］を入力アドレス
としているが、例えばプリデコードされたアドレス（Ａ
ＯＡＩ、ＡＯλ１．ＡＯＡＩ、Ａ酊Ａｌ）をゲート入力
信号としても作用は同一である。

なお、図中、ＷＥはライトバッファ４のイネーブル信号
を、ＯＥはリードバッファ５のイネーブル信号を、Ｄは
入力データを、Ｑは出力データを、ＤＥはデコーダイネ
ーブル信号を、ＳＥＬはセレクタ制御信号を表わす６ 〔発明が解決しようとする課題〕 上述した従来のリダンダンシ回路は、１回の読み書き動
作の対象が単一アドレス分のメモリセルであった為、半
導体メモリのデータ初期化等の複数のメモリセルへの書
き込みを必要とする場合等の為に、複数アドレスに割り
当てられた複数のメモリセルへ、同時かつ選択的にデー
タを書き込むための付加論理を有する半導体メモリでの
リダンダンシ置換が行えないという欠点があった。

本発明の目的は、前記欠点が解決され、複数のメモリセ
ルへ書き込む際にもリダンダンシ置換が行えるようにし
たリダンダンシ回路を有する半導体メモリを提供するこ
とにある。

〔課題を解決するための手段〕

本発明の構成は、少なくともアドレス信号、書き込み制
御信号、及び読み出し制御信号を入力信号とし、任意の
アドレスに割り当てられたメモリセルからデータを読み
出し、またこのメモリセルヘデータを書き込むことがで
きると共に、前記アドレス信号の１部を代替信号に切替
えてこの代替信号により複数のアドレスに割り当てられ
た複数のメモリセルに対して、選択的かつ同時に特定デ
ータを書き込む手段を有する半導体メモリにおいて、リ
ダンダンシ用メモリセルと、このリダンダンシ用メモリ
セルへの書き込み制御を行うリダンダンシ判定回路とを
備える共に、このリダンダンシ判定回路が、前記代替信
号によって切替えられるアドレスを入力信号とする第１
のリダンダンシ判定回路と、残りのアドレスを入力信号
とする第２のリダンダンシ判定回路とに分離され、かつ
前記別のリダンダンシ判定回路の出力と前記代替信号の
論理積を取ることにより、前記リダンダンシ用メモリセ
ルへ選択的かつ同時に特定データを書き込むことができ
る手段を有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のリダンダンシ回路を含むブ
ロック図、第２図は第１図のリダンダンシ判定回路の構
成例のブロック図、第３図は第１図のリダンダンシ回路
のない場合のブロック図で、複数アドレスに割り当てら
れた複数のメモリセルへ同時かつ選択的にデータを書き
込むための付加論理を有する半導体メモリを示している
。

第３図の半導体メモリは、従来の単一アドレスのメモリ
セルのみアクセスする従来の半導体メモリに加え、新た
にレジスタ２０及びセレクタ３０を付加した書き込み制
御回路を有している。アドレスの部分デコーダのデコー
ダ１の出力と、新設レジスタ２０の出力とを切換え信号
ＳＥＬによって選択して使用する。セレクタ３０によっ
て、デコーダ１が選択された場合は、従来の単一アドレ
スアクセスの半導体メモリと同一の動作を行う。

従って、セレクタ３０によってレジスタ２０が選択され
た場合の書き込み動作について、ここで説明を行う。

第３図は、第４図と同様アドレス信号が４本の場合につ
いて示している。まず始めに、切換信号ＳＥＬを操作し
、セレクタ３０にレジスタ２０の出力を選択させる。こ
の時、書き込み回路全体はデコーダ１の出力、すなわち
アドレス信号の一部である（ＡＯ，ＡＩ）を無視し、デ
コーダ２の出力、すなわち残りのアドレス信号（Ａ２．
Ａ３）のデコード結果と、レジスタ２０のデータの組み
合わせにより、トランスファゲートＹＳＷを制御する。

第２図においては２本のアドレスにより、デコードされ
る４本のデコーダ出力を４ビツトのレジスタ２０で置換
えている為、レジスタ２０の設定によって、残りのアド
レス（Ａ２．Ａ３）の等しい最高４個のトランスファゲ
ートＹＳＷをオン状態とし、同一データＤを同時に書き
込むことができる。

以上述べたように、アドレス信号Ａ２．Ａ３にて指定さ
れた複数のメモリセルに対して、任意の組み合わせで同
時書き込みを実現できる半導体メモリが構成される。

ここでレジスタ２０で置換えるアドレス信号の本数を換
えれば、同時にアクセスできるメモリセルの数を換える
ことができる。また、アドレス信号の総本数が増加して
も、上述した基本動作は何ら変らない。

第１図は上述の複数アドレスに割り当てられた複数のメ
モリセルへ同時、かつ選択的にデータを書き込むことが
可能な半導体メモリのリダンダンシ回路を示すブロック
図であり、第２図はリダンダンシ制御を行うリダンダン
シ判定回路１０ａの一例のブロック図を示す。

第１図に示すように、従来は全てのアドレスを入力信号
としたリダンダンシ判定回路１０を用いていたが、本実
施例においては、レジスタ２０で置換えるアドレスを入
力信号とするリダンダンシ判定回路１０ａと、残りのア
ドレスを入力信号とするリダンダンシ判定回路１０とを
用意している。

ここでリダンダンシ判定回路１０は、従来例で説明した
第５図と同一の回路であり、リダンダンシ判定回路１０
ａは、この回路に入力されるアドレス（ＡＯ，ＡＯ，Ａ
１．ＡＩ　＞　をゲート入力信号とするトランジスタ１
５と、接点Ｎとの間に設けたヒユーズ１３を取り除いた
回路となっている。

ここで、あるアドレスが入力されると、そのアドレスが
リダンダンシ判定回路１０．１０ａにそれぞれ入力され
てリダンダンシ判定を行う。このリダンダンシ判定の結
果、リダンダンシ判定回路１０が置換アドレスでない場
合、リダンダンシ判定回路１０の出力はロウレベルとな
り、リダンダンシ判定回路１０ａの出力に必ずリダンダ
ンシ用トランスファゲート６をオフ状態とする。逆に、
リダンダンシ判定回路１０が置換アドレスであった場合
、このリダンダンシ判定回路１０の出力はハイレベルと
なり、リダンダンシ判定回路１０ａの出力によってリダ
ンダンシ置換を行うか否かが判定される。リダンダンシ
判定回路１０ａのリダンダンシ判定について、第２図を
用いて説明をする。

家ず、入力されたアドレスが置換アドレスでない場合、
第３図中の節点Ｒ１，Ｒ２，Ｒ３，Ｒ４は全てロウレベ
ルとなる。従ってリダンダンシ判定回路１０ａの出力Ｒ
ＥＤＥはロウレベルとなり、これによりリダンダンシ用
トランスファゲート６をオフ状態とする。

入力されたアドレスが置換アドレスであった場合、その
アドレスをゲート入力信号とするトランジスタに接続さ
れたヒユーズ１３を切断することにより、第２図中のそ
の切断されたヒユーズにつながっていた節点Ｒ１〜Ｒ４
のいずれかは、φＰによりプリチャージされたハイレベ
ルを引きぬくことができずにハイレベルを出力する。こ
の時、各々のアドレスと置換えるレジスタ２０の出力と
の論理を取ることにより、レジスタ２０の出力がハイ、
すなわち書き込みを行う時にはリダンダンシ用トランス
ファゲートＹＳＷをオン状態として書き込みを行い、レ
ジスタ２０の出力がロウ、すなわち書き込みを行わない
時は、リダンダンシ用トランスファゲートＹＳＷをオフ
状態とし、書き込みを行なわないよう制御する。

ところで、第１図における通常動作用セルにはリダンダ
ンシ置換を行うか否かに拘らず通常動作通り、セレクタ
３０の出力により任意の組み合わせで同時書き込みの動
作を行う。

上述した実施例は、アドレス信号への本線が増加しても
、同時書き込み数が増加しても基本動作に変化はない。

以上の様にして複数アドレスに割り当てられた複数のメ
モリセルへ同時、かつ選択的にデータを書き込むことが
可能な半導体メモリのリダンダンシ回路を実現すること
ができる。

なお、本実施例において、第２図における節点Ｒ１〜Ｒ
４の出力を第１図におけるセレクタ３０への制御信号と
し、節点Ｒ１〜Ｒ４がハイであった場合にそれに対応す
るレジスタ２０の出力に必ず、その対応するセレクタ３
０の出力を非選択、すなわちロウレベルとすることによ
り、不必要なセルフへの書き込みを行わず、従ってライ
トバッファ４への付加をリダンダンシ使用時も、非使用
時も同一にできるという利点がある。

〔発明の効果〕

以上説明したように本発明は、複数アドレスに割り当て
られた複数のメモリセルへ同時にかつ選択的にデータを
書き込むことが可能な手段と、同時に選択できる数分の
リダンダンシ用メモリセル及びリダンダンシアドレス判
定回路と、この各々のリダンダンシ判定回路の出力でリ
ダンダンシ用トランスファゲートを制御する手段を有す
ることにより、複数のアドレスに割り当てられた複数の
メモリセルへ同時かつ選択的にデータを書き込むことが
可能な半導体メモリのリダンダンシ置換を置換効率よく
行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のリダンダンシ回路を含むブ
ロック図、第２図は第１図のリダンダンシ判定回路１０
ａの一例の回路図、第３図は第１図のリダンダンシ回路
のない時のブロック図、第４図は従来の半導体メモリの
リダンダンシ回路を含むブロック図、第５図は第４図の
リダンダンシ判定回路の一例を示す回路図である。 １．２・・・デコーダ、３・・・ワード線、４・・・ラ
イトバッファ、５・・・リードバッファ、６，１２．１
４・・・ＭＯＳトランジスタ、７・・・セル、８・・・
セルプレート、９．１１・　ＡＮＤゲート、１０．１０
ａ−リダンダンシ判定回路、１３・・・ヒユーズ、２０
・・・レジスタ、３０・・・セレクタ、ＡＯ〜Ａ３・・
・アドレス信号。

Claims (1)

【特許請求の範囲】
1. 　少なくともアドレス信号、書き込み制御信号、及び読
   み出し制御信号を入力信号とし、任意のアドレスに割り
   当てられたメモリセルからデータを読み出し、またこの
   メモリセルへデータを書き込むことができると共に、前
   記アドレス信号の１部を代替信号に切替えてこの代替信
   号により複数のアドレスに割り当てられた複数のメモリ
   セルに対して、選択的かつ同時に特定データを書き込む
   手段を有する半導体メモリにおいて、リダンダンシ用メ
   モリセルと、このリダンダンシ用メモリセルへの書き込
   み制御を行うリダンダンシ判定回路とを備える共に、こ
   のリダンダンシ判定回路が、前記代替信号によって切替
   えられるアドレスを入力信号とする第１のリダンダンシ
   判定回路と、残りのアドレスを入力信号とする第２のリ
   ダンダンシ判定回路とに分離され、かつ前記第１のリダ
   ンダンシ判定回路の出力と前記代替信号の論理積を取る
   ことにより、前記リダンダンシ用メモリセルへ選択的か
   つ同時に特定データを書き込むことができる手段を有す
   ることを特徴とする半導体メモリ。