JPS6058552B2

JPS6058552B2 - メモリ装置

Info

Publication number: JPS6058552B2
Application number: JP3579478A
Authority: JP
Inventors: 英司馬場; 裕司神田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-03-27
Filing date: 1978-03-27
Publication date: 1985-12-20
Also published as: JPS54127632A

Description

【発明の詳細な説明】本発明はメモリ装置に係り、特にアドレス信号の少なく
とも一部によりいづれのメモリ基板を動作状態にするか
を決定するデコーダ回路を有するメモリ装置に関する。

一般にコンピュータ等の制御部がメモリ部とデータの授
受を行う場合、制御部は２進数にコード化されたアドレ
ス信号をアドレス信号線を介してメモリ部へ送つている
。従来、一枚のメモリ基板の有する記憶量が少なかつた
ため、制御部が処理できる記憶量を満足するためにはメ
モリ部として複数個のメモリ基板が必要であつた。従つ
て制御部が送るアドレス信号は上位ビットと下位ビット
に分割されて、その上位ビットで複数個あるメモリ基板
のうちの１つを選択し、下位ビットでこの選択されたメ
モリ基板内の番地を指定するように設定されていた。即
ち、アドレス信号の上位２ビットがメモリ基板の選択信
号として割り当てられているとすれば、４枚のメモリ基
板に対して選択可能であり、上位４ビットがメモリ基板
の選択信号として割り当てられていれば、ル枚のメモリ
基板に対して選択可能である。

一方、メモリ基板としては制御部から送られてくるアド
レス信号の上位ビット、即ち選択信号を解読して自身を
選択する選択信号が到来してきた時のみ、メモリ基板に
この選択信号を供給してそのメモリ基板を動作可能とし
て下位ビットでメモリを読み出すとともに、基板内に格
納されているデータを出力すべきデータバッファを開け
、このデータバッファを通してデータバス上にデータを
出力する。

更に選択信号によつて指定されたメモリ基板にデータを
書き込む時も、この選択信号を解読することによつて、
指定されたメモリ基板を選択し、データバッファを開け
て、データバスから送られてきた書き込みデータをアド
レス信号の下位ビットにより指定された番地へ書き込む
。

このようなメモリ装置によれば、各メモリ基板は制御部
から送られてくるアドレス信号の上位ビツトを解読して
、指定されたメモリ基板を選択するとともに、そのメモ
リ基板のデータバッファを開くように指示する指示信号
とを出力すべきデコーダ回路が各メモリ基板に対応した
数だけ必要であつた。

更に、かかるデコーダ回路で解読できる選択信号の数は
制御部から送られてくるアドレス信号の上位ビットの数
に依存しているため、従来のように１枚のメモリ基板の
有する記憶量が小容量の場合には、メモリ基板内の番地
を指定するアドレス信号の下位ビットのビット数が少な
くて占く、基板の選択信号を設定する上位ビットに多く
のビット数を割り当てることができた。

換言すれば、従来のメモリ部は小容量のメモリ基板を数
多く含むことにより構成されていた。しかしながら、メ
モリ基板を数多く必要とする場合は、システムとして構
成される装置自体が大型化するため、近年では、ＬＳＩ
技術の発達に伴い、一枚のメモリ基板の有する記憶量を
増すことによつて、従来と同じ容量の記憶量を含むメモ
リ部を数少ない基板で構成できるようになつた。

例えば、８ビット構成のアドレス信号においては、７＝
２５１り（０から２５幡地）の番地識別が可能であるが
、１枚の基板の有する記憶量がアドレス信号の下位４ビ
ットで指定できるアドレス番地容量、即ち７＝１幡地の
ように小容量である場合は、アドレス信号の上位ビット
に残り４ビットを割り当てることができるため、メモリ
基板として７＝１ｆｅ．を装置に組み込む必要がある。
しかしながら、ＬＳＩ技術を導入することによつて１枚
のメモリ基板の有する記憶量が７＝？番地分のデータを
格納できる大容量の基板となると、アドレス信号の下位
ビットとして６ビットが必要となり、従つて残り上位ビ
ットは残り２ビットで構成され、７＝４枚の基板だけで
同一容量のメモリ部を．構成てきる。かかるＬＳＩ技術
により構成された従来の大容量のメモリ基板と、これに
付加されたデコーダ回路との構成図及びその動作を図面
を参照して以下に説明する。

第１図に従来の各々８ビット構成のアドレス信号線及び
データ信号線によつて制御部とデータの授受を行う１枚
のメモリ基板とこれに付加されたデコーダ回路とのブロ
ック図を示す。

同図において、１枚のメモリ基板４は７＝６４番地分の
データを格納でき、従つて基板内の番地を指定するアド
レス信号の下位ビットは６ビットを必要とする。

故に、メモリ基板を選択する選択信号はアドレス信号の
上位ビットが割り当てられることになる。かかるメモリ
部は第１図に示す如くアドレス信号線ＡＤＯ乃至ＡＤ７
とデータ信号線ＤＢＯ乃至ＤＢ７とを有し、アドレス信
号のうち上位２ビットＡＤＯ，・，ＡＤｌは基板の選択
信号として使用される。

更にこの選択信号を解読すべきデコーダ回路且は図中点
線で囲まれた部分を参照すると、アドレス信号線ＡＤＯ
，ＡＤｌはそれぞれインバータ１，１″を並列に接続さ
れており、ＡＮＤゲート３の入力端子に設けられている
単極双投スイッチ２，２″を適当に切り替えることによ
つてＡＮＤゲート３に入力される信号レベルをアドレス
信号線ＡＤＯ，ＡＤｌに送られてくるアドレス信号レベ
ルをそのままの論理レベルで取るか、インバータ２，２
″を介しそ″の反転レベルで取るかを自由に設定できる
ようにしてある。アドレス信号の上位２ビットで基板の
選択信号を形成する場合、選択可能な基板の数は７＝４
枚である。即ち、アドレス信号線ＡＤＯ，，ＡＤｌの論
理レベルが０＼，＼１，１＼，１１の４通りで４枚のメ
モリ基板のうち特定の１枚を選択できる。第１図におい
ては単極双投スイッチはアドレス信号線ＡＤＯ，ＡＤｌ
のインバータの出力に設定されているためアドレス信号
が＼＼の時にのみ、ＡＮＤゲート３はその出力を供給す
る選択信号線ＳＳに１レベルを出力する。更にこのＡＮ
Ｄゲート３の出力端にはメモリ基板４に接続されている
データ信号線ＤＢＯ乃至ＤＢ７に付加されているデータ
バッファ５の開閉を指示する指示信号を供給する指示信
号線１Ｓが接続されている。即ち、第１図においては上
位アドレスビット＼＼がアドレス信号線ＡＤＯ，，ＡＤ
ｌに出力された時のみメモリ基板４は選択され、同時に
データバッファ５が開き、制御部（図示せず）とデータ
信号線ＤＢＯ−ＤＢ７を通してデータの授受を行なう。

実際には図示していないが、かかる第１図に示したデコ
ーダ回路が最大４枚のメモリ基板にそれぞれ１個づつ付
加されており自身を選択するアドレス信号が到来してき
た時のみメモリ基板に対して選択信号を出力するととも
にデータバッファを開ける。しかしながら、第１図に示
す従来のデコーダ回路では、上位アドレスビット＼＼が
出力された時にはそのメモリ基板４の有する全てのアド
レス番地′８．００００′０＼＼〜＼＼１１１１１１を
選択可能にしてしまう。即ち、上位アドレスビット０′
８．の時は必ずしもメモリ基板４のデータバッファを開
けてしまう。このため、メモリ基板４の有するアドレス
番地′Ｅ，′Ｔ）．ｏ＼＼＼＼＼〜＼＼１１１１１１を
他のメモリ基板あるいは入出力装置には使えなくなつて
しまい、プログラム上限定されたアドレスしか用いるこ
とができなくなり非常に不便である。例えばメモリ基板
４の有するアドレス番地のうち、０００００００′Ｅ．
〜０００′８．１１１１番地まてと、０′Ｅ．ｌｌＯＯ
Ｏ′８．〜０′Ｅ．ｌｌｌｌｌｌ番地までが演算制御上
必要なアドレス番地だとすると、残りの＼０＼１０００
０〜００１０１１１１番地まては空き番地である。

しかしながら、この空き番地を他のメモリ基板に記憶し
て例えば入出力装置の制御に使用するような場合、第１
図のデコーダ回路は使用できない。すなわち、同一のア
ドレスで演算制御用メモリと入出力装置制御用メモリー
を動作可能にしてしまい、正常なデータの授受ができな
くなつてしまうという欠点がある。これは１枚のメモリ
基板の有する記憶量が大容量化されればされる程、プロ
グラム上非常に大きな欠点となる。本発明の目的はかか
る欠点を除去し、大容量化されたメモリ基板を断続的な
アドレスで使用しても、使用されないアドレスを他のメ
モリ基板あるいは入出力装置に解放できるメモリ装置を
提供することにある。本発明のメモリ装置は、複数のメ
モリブロックと、アドレス信号を解読してこのアドレス
信号で規定されたメモリブロックを選択する選択信号を
出力するデコーダ部と、選択信号を選択されたメモリブ
ロックに入力するか否かを制御する制御信号を出力する
制御部と、制御信号の入力時に選択信号を選択されたメ
モリブロックへ入力してこの選択されたメモリブロック
を動作状態とするとともに、この選択されたメモリブロ
ックに付加されているデータバッファを開く信号を出力
するゲート部により構成される。

かかる本発明のメモリ装置によれば、選択信号により特
定のメモリブロックが選択されても、そのメモリブロッ
クが使用されていないアドレスを有するものである時は
制御部からの制御信号によつて、この選択信号をメモリ
ブロックに入力しないという信号を出してやれば、ゲー
ト部は閉じたままとなり、メモリブロックは非選択状態
となる。

従つてこのメモリブロックの有するアドレスを他の機器
に使用しても、不正なデータがデータバス上に放出され
ることはなく、正常なデータの授受を実行することがで
き、プログラミング上柔軟性に富むプログラムを作成す
ることができ、その効果は大きなものである。以下、本
発明のメモリ装置の一実施例を図面を参照して詳細に説
明する。第２図は本発明のメモリ装置の一実施例を示す
ブロック図を表わしている。

同図においては説明を簡単にするため、１枚のメモリ基
板内のメモリブロックとデコーダ回路とを表わしており
アドレス信号及びデータ信号はすべて８ビット構成でア
ドレス信号のうち上位３ビットＡＤＯ，ＡＤｌ，ＡＤ２
により選択信号が発生され、下位５ビット，ＡＤ３，Ａ
Ｄ４，・・・・ＡＤ７が各メモリブロック内のアドレス
番地を指定するメモリ装置の例である。かかる実施例で
は、１枚のメモリ基板内のメモリ部１５は複数のメモリ
ブロック１３０，１３１，・・・１３７に分割されてい
る。

即ち、選択信号として割り当てられるアドレス信号の上
位ビットに３ビットを使用しているため、一応メモリブ
ロックは７＝８個に分割されている例を示す。各メモリ
ブロック１３０，１３１，・・・１３７はデｊ−タバス
上にそれぞれデータバッファ１４０，１４１，・・・１
４７を有し、アドレス信号の上位３ビットＡＤＯ，ＡＤ
ｌ，ＡＤ２を解読し選択信号を発生するデコーダ部１０
０，１０１・・・１０７を有し、このデコーダ部１００
，１０１・・・１０，は７デコーダ出力線Ｄ。，Ｄｌ，
・・・・Ｄ７を通してゲート部１２０，１２１，・・・
１２７に接続される。一方ゲート部１２０，１２！・
・・１２７にはデコーダの出力を各メモリブロック１３
０，１３１，・・・１３，に入力するか否かを制御する
制御部１１）からの制御信号線Ｃ。，Ｃｌ，・・・・Ｃ
７が各々入力されている。更にゲート部１２０，１２１
，・・・１２７の出力は選択信号線ＳＳＯ，ＳＳｌ，・
・・ＳＳ，を通して各メモリブロック１３０，１３１，
・・・１３７に入力されるとともにデータバッファ部１
４０，１４１，・・・１４７にも指定信号線１Ｓ０，Ｉ
Ｓ１，・・・・ＩＳ７を介して入力される。各メモリブ
ロックはデータバッファ１４０，１４１，・・・１４７
が開くと共通データバスＤＢＯ，ＤＢｌ，・・・ＤＢ７
にデータを読み出したり、あるいはデータバス上のデー
タを書き込んだりする。このように本実施例のメモリ装
置によればアドレス信号の上位ビットを解読して選択信
号を発生するデコーダ部１００，１０１，・・・１０７
の出力を制御部１１の制御信号によつて制御できるので
、たとえデコーダ部１００，１０１，・・・１０７から
選択信号が出力されても制御信号によつてその出力を無
効にしてそのメモリブロックを非選択にすることができ
る。

即ち非選択にされたメモリブロックはゲート部から選択
信号が出力されないのでそのメモリブロックに付加され
ているデータバッファは閉じられたままであり、データ
バス上に不正なデータを放出することはない。このため
、非選択にされたメモリブロックの有するアドレス番地
を他の機器に使用することができ、メモリ部を無駄なく
使える。これは特に大容量の記憶量を有するメモリ基板
にあつては非常に有効である。第３図に、本実施例のメ
モリ装置のデコーダ部、制御部、ゲート部及びメモリ部
の回路構成の一実施例をより詳細に示し１枚のメモリ基
板内の３つのメモリブロックを用いて提示した図である
。

同図におけるデコーダ部、制御部、ゲート部の回路構成
の一実施例を順を追つて説明する。

デコーダ部はアドレス信号線の上位３ビット鳩。，．Ａ
Ｄｌ，ＡＤ２の信号線と、この信号線の各々に対して並
列に設けられているインバータ２００，２０１，２０２
の信号線、即ち合計６本の信号線に現われる信号レベル
のうち任意の３本の信号線を選択して入力するＡＮＤゲ
ート２１。，２１１，２１２を有し、任意の３本の信号
線を選択する手段として単極双投スイッチＳ。，ＳＯ″
，ＳＯ″，Ｓｌ，Ｓｌ″，Ｓ，″，Ｓ２，Ｓ２″，Ｓ２
″を有し、ＡＮＤゲート２１。はアドレス信号の上位３
ビットが＼＼＼の時、又ＡＮＤゲート２１１は上位３ビ
ットが＼＼１の時、更に．ＡＮＤゲート２１２は上位３
ビットが０１＼の時のみ各ＡＮＤゲートはデコーダ出力
線Ｄ。，Ｄｌ，Ｄ２に論理高レベルを出力する。次に制
御部は一端を接地された単極双投スイッチＳＷＯ，ＳＷ
ｌ，ＳＷ２・・・・・を有し、このスイッチの他端は各
メモリブロック２３０，２３１，２３２，・・・・の有
するゲート部へ制御信号線Ｃ。，Ｃｌ，Ｃ２・・・・・
・により接続されている。更に各制御信号線Ｃ。，Ｃｌ
，Ｃ２，・・・・にはプノげノブ抵抗ＲＯ，Ｒｌ，Ｒ２
，・・を介して電圧（＋Ｖ）が与えられている。一方ゲ
ート部はＡＮＤゲート２２０，２２１，２２２，・・で
構成されており、このＮ１ゲート２２。

，２２１，２２２，・・・・にはデコーダ出力線Ｄ。，
Ｄｌ，Ｄ２，・・・と制御信号線ＣＯ，Ｃｌ，Ｃ２，・
・・・とがそれぞれ入力され、その出力は選択信号線Ｓ
ＳＯ，ＳＳｌ，ＳＳ２，・・・・を介してメモリブロッ
ク２３０，２３１，２３２，・・・・に供給されるとと
もに、指示信号線１Ｓ０，ＩＳ１，ＩＳ２，・・・・を
介してデータバッファ２４０，２４１，２４．，・・へ
入力される。かかる各部の回路構成より成る本実施例の
メモリ装置によれば、メモリブロック２３０は上位アド
レスビットが、０００の時デコーダ出力線ＤＯは論理高
レベルをＡＮＤゲート２２０に出力する。

一方制御部では単極双投スイッチＳＷＯがＯＦＦ状態に
あるため制御信号線ＣＯには電圧（＋Ｖ）、即ち高レベ
ルが加えられているので、ＡＮＤゲート２２０は選択信
号線ＳＳＯに高レベルを出力しメモリブロック２３０を
選択するとともに、データバッファ２４。を開ける。こ
れによつて、メモリブロック２３０の０＼＼＼＼＼＼＼
〜＼＼＼１１１１１番地までのアドレスが選択される。
更にメモリブロック２３２においても、上位アドレスビ
ットが０１＼の時、デコーダ出力Ｄ，は高レベルとなり
、制御部の単極双投スイッチＳＷ２が０ＦＦしているた
め制御信号線Ｃ２には高レベルが出力されメモリブロッ
ク２３２の有するアドレス番地０１００＼＼＼＼〜＼１
＼１１１１１が選択される。一方メモリブロック２３１
は上位アドレスビット００１の時デコーダ出力Ｄ１は高
レベルとなるが、制御部の単極双投スイッチＳＷｌが０
Ｎ状態にあるため制御信号線Ｃ１には接地レベル即ち低
レベルが出力され、従つてＡＮＤゲート２２、は選択信
号を出力しない。

即ち、メモリブロック２３１の有するアドレス番地＼′
８．１′８．＼＼＼＼〜＼＼１１１１１１は非選択とな
りデータバッファ２４１も閉じたままなので、このアド
レス＼′８．１＼＼＼＼＼〜００１１１１１１までの番
地を他のメモリ基板あるいは入出力装置に使用すること
ができる。このように本実施例のメモリ装置によれば、
１枚のメモリ基板内を複数のメモリブロックに分割して
、このメモリブロックを断続的に選択した場合、非選択
のメモリブロックの有するアドレスを他の機器のアドレ
スとして使用することができるため、プログラム上柔軟
性のあるプログラミングを作成することができ、複数の
基板からなるメモリ部を有効に使用することができる。
更に第３図において示したデコーダ部、制御部及びゲー
ト部の回路構成は一実施例であり、デコーダ部として上
位アドレスビット線の出力及びその反転出力の各々を入
力して、その入力状態がプログラムにより予め設定され
た内容と一致した時のみデコーダ出力を出す比較回路を
有するものでもよく、又制御部としては単極双投スイッ
チの代わりに、トランジスタをスイッチング素子として
使用することにより、そのトランジスタのゲート電圧を
制御してゲート部へ出力する制御信号を制御できるよう
な構成にしてもよい。

更にゲート部としてはＡＮＤゲートの代わりに制御信号
によつてデコーダ出力を制御できるような回路構成であ
ればよい。例えば、デコーダ出力の論理高レベルをイン
バータを付加することにより反転させた論理低レベルと
してゲート部に入力させる場合にはゲート部としてＮ，
ＡＮＤゲートを使用することによつて、通常制御信号線
を低レベル状態に保持しておき、デコーダ出力を無効に
したい時のみ制御信号線に高レベルを出力するような構
成としても、本発明の効果は十分得られるものである。
更に、本実施例では上位アドレス３ビットを選択信号用
に割り当てたが、この上位アドレスビットは必要に応じ
て何ビットに設定してもよく、又アドレス信号、データ
信号として８ビット構成に限定することなく、１６ビッ
ト、３２ビット構成等、適宜自由に設定してもよい。

更にかかるデコーダ部、制御部、ゲート部のうち少なく
ともその一部を１枚のメモリ基板に集積化してもよいし
、あるいは基板に外付けしてもよい。

このように、本発明のメモリ装置は、上位アドレスビッ
トを解読してデコーダ信号を出力するデコーダ部と、こ
のデコーダ部からの出力信号を制御する制御信号を発生
する制御部と、この制御信号により選択信号を発生する
ゲート部とを有するものであれば、その各部の回路構成
は適宜自由に設定できるものである。

【図面の簡単な説明】

第１図は従来のメモリ装置を示すブロック図を表わし、
第２図は本発明のメモリ装置の一実施例を表わすブロッ
ク図である。更に第３図は本実施例の各ブロック図の回路構成の一実
施例を示す。１，１″・・・インバータ、２，２″・・
・単極双投スイッチ、３・・・ＡＮＤゲート、４・・・
メモリ部、５・・・データバッファ、見・・・デコーダ
部、１０。

Claims

【特許請求の範囲】

１複数のメモリブロックと、アドレス信号を解読し前
記複数のメモリブロックの中から所定のメモリブロック
を選択するための選択信号を発生するデコーダ部と、前
記選択信号をこの選択信号で選択されるメモリブロック
に供給するか否かを制御するための制御信号を発生する
制御部と、前記制御信号が第１の状態のときは前記選択
信号をこの選択信号に対応するメモリブロックに供給し
てこのメモリブロックを動作状態とし、前記制御信号が
第２の状態のときは前記選択信号がこの選択信号に対応
するメモリブロックに供給されないようにするゲート部
とを有することを特徴とするメモリ装置。