KR980011516A

KR980011516A - 반도체 메모리 및 이에 응용된 칼럼 리던던시 판정 회로

Info

Publication number: KR980011516A
Application number: KR1019970031954A
Authority: KR
Inventors: 슈니찌 아까시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-07-10
Filing date: 1997-07-10
Publication date: 1998-04-30
Also published as: KR100242033B1; JPH1027494A; US5896326A; JP2848451B2; GB9714489D0; GB2315141B; GB2315141A8; GB2315141A

Abstract

블럭 기입 리던던시 판정을 위한 퓨즈들의 수를 최소화하기 위해, 8 칼럼의 블럭 기입 기능을 구비한 본 발명의 반도체 메모리는 제 1 메모리 셀 어레이의 칼럼 어드레스 데이타의 LSB(Y0)의 논리가 '0'이고 제2 메모리셀 어레이의 칼럼 어드레스 데이타의 LSB의 논리가'1'인, 공통 로 디코더(RD1)에 의해 구동되는 제1 및 제2메모리 셀 어레이들(MCA 1 및 MCA2), 제1 및 제2칼럼 디코더들(CD1 및 CD2), 및 블럭 기입 모드에서 상위 비트들(Y3 - Y7)의 논리와 8 칼럼 마스크 신호들(CM0 - CM7)중 대응하는 절반의 신호들을 관찰하는 것에 의해서, 리던던트 칼럼 어드레스로의 데이타 기입에 의해 결함있는 칼럼 어드레스로의 데이타 기입을 대체하도록 대응하는 각각의 제1 및 제2 칼럼 디코더들을 각각 제어하는 제1 및 제2 칼럼 리던던시 판정 회로들(CRD1 및 CRD2)를 포함한다.

Description

반도체 메모리 및 이에 응용된 칼럼 리던던시 판정 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

본 발명은 반도체 메모리에 관한 것으로서, 특히 데이타가 동시에 선택적으로 복수의 칼럼 어드레스로 기입될 수 있는 블럭 기입 기능을 갖춘 반도체 메모리에 관한 것이다.

보편적인 반도체 메모리에서, 데이타는 공급된 칼럼 어드레스 데이타에 의해 지정된 하나의 특정한 칼럼 어드레스에 한번의 액세스(access)로 기입된다. 또한, 데이타가 동시에 기입된 칼럼들의 수에 대응하는 칼럼 어드레스 데이타의 임의의 수의 하위 비트들을 무시함으로써 카럼 어드레스 데이타의 상위 비트 열에 따라 선택된 복수의 칼럼 어드레스에 데이타를 기입할 수 있는, 이른바, 블럭 기입 기능을 갖춘 반도체 메모리가 공지되어 있다. 예를들면, 8 칼럼 블럭 기입 동작에서, 즉 데이타가 8개의 연속하는 칼럼들에 동시에 기입될 때, 카럼 어드레스 데이타의 하위 3 비트들은 무시된다.

블럭 기입 기능을 갖춘 반도체 메모리에는 일반적으로, 카럼 마스크(mask) 기능도 제공되어 선택된 칼럼들 각각에 대한 데이타 기입의 허용 혹은 금지가 칼럼 마스크 신호들에 따라 제어된다. 블럭 기입 모드에서, 칼럼 마스크 신호들은 칼럼 어드레스 데이타의 무시된 하위 비트들 대신에 선택된 칼럼 열 중에서 개개의 칼럼 선택을 담당한다.

또한, 메모리 셀 어레이들 각각에 대한 칼럼 리던던시(redundancy) 어드레스가 제공된 반도체 메모리도 있다. 칼럼 어드레스 데이타가 생산 공정에서 발생한 임의의 결함 메모리 셀을 가진 결함 디지트 라인을 지정할 때, 이는 리던던시 판정회로에 의해서 판정되어, 결함있는 칼럼 어드레스는 표준 기입 모드 혹은 판독 모드에서 칼럼 리던던시 어드레스로 대체된다.

그러나, 블럭 기입 모드에서, 리던던시 판정 회로는 칼럼 어드레스 데이타의 상위 비트 열뿐만 아니라 칼럼 마스크 신호들에 따라서도, 결함 디지트 라인이 지정되었는지의 여부를 판정해야 한다.

일반적으로, 리던던시 판정 회로는 논리 회로와 함께 일정 수의 퓨즈들(fuse)을 포함하며, 레이저 빔에 의해 절단될 퓨즈들은 메모리 칩에서 비교적 넓은 공간을 필요로 한다. 그러므로, 각각의 메모리 셀 어레이에 대해 제공되는, 칼럼 리던던시 판정 회로의 퓨즈 수의 감소는 반도체 메모리의 칩 크기를 줄이기 위해서 중요하다.

도 3은 8칼럼 블럭 기입이 수행되는 반도체 메모리에 제공된 종래의 칼럼 리던던시 판정 회로의 예를 나타내는 회로도이다. 반도체 메모리의 어레이 구성이 도 4에 도시되어 있다.

먼저, 칼럼 리던던시 판정 회로의 구성이 도 3을 참조로 기술될 것이다.

도 3의 칼럼 리던던시 판정 회로는 표준 리던던시 판정 회로와 블럭 기입 리던던시 판정 회로를 구비한다.

표준 리던던시 판정 회로는,

각각의 말단이 칼럼 리던던시 판정 신호 (RD)를 출력하는 노드 (A)에 접속된 7쌍의 퓨즈들 (HOT, HON - H6T,H6N),

접지와 상기 7쌍의 퓨즈들 (HOT, HON - H6T, H6N) 각각에 대응하는 각각의 다른 말단과의 사이에 각각 접속된 7쌍의 전송 게이트들 (TrOT,TrON - Tr6T,Tr6N), 및

전원과 상기 노드 (A) 사이에 제공되어, 프리챠지(pre-charge) 신호 (PR)에 의해 제어되는 전송 게이트 (Tr21)을 포함한다.

블럭 기입 리던던시 판정 회로는,

각각의 말단이 노드 (B)에 접속된 8개의 퓨즈들 (H30 - H37),

접지와 상기 8개의 퓨즈들 (H30 - H37) 각각에 대응하는 다른 말단과의 사이에 각각 접속된 8개의 전송 게이트들 (Tr30 - Tr37),

전원과 상기 노드 B 사이에 제공되어, 프리챠지 신호 (PR)에 의해 제어되는 전송 게이트 (Tr23),

블럭 기입 제어 신호 (BW)와 상기 노드 (B)의 논리의 NOR 논리를 출력하기 위한 NOR 게이트 (N1), 및 상기 노드(A)와 상기 접지 사이에 접속되어 NOR 게이트 (N1)의 출력에 의해 제어되는 전송 게이트 (Tr22)를 포함한다.

칼럼 리던던시 판정이전에, 노드 A와 노드 B는 프리챠지 신호 (PR)에 의해 제어되는 전송 게이트들 (Tr21 및 TR23)을 통해 논리 HIGH로 미리 충전 된다.

이제, 도 3의 칼럼 리던던시 판정 회로의 동작이 기술된다.

결함있는 칼럼 어드레스의 존재가 메모리 셀내에서 발견될 때, 결함있는 칼럼 어드레스에 따라서, 각각의 7쌍의 퓨즈들 HOT, HON - H6T, H6N 중의 하나가 절단된다. 예컨대, 결함있는 칼럼 어드세스가 2진코드로'1111000'일 때, 결함있는 칼럼 어드레스의 하위 3비트의 논리'0'에 대응하는 퓨즈들 (HON, HIN, 및 H2N)과 사위 4비트의 논리 '1'에 대응하는 퓨즈들 (H3T,H4T,H5T, 및 H6T)가 절단된다.

표준 기입 모드에서, 7쌍의 상보 칼럼 어드레스 신호들 (Y0T, Y0N - Y6T,Y6N)중 대응하는 하나의 신호가 7쌍의 전송게이트들 (Tr0T,TrON - Tr6T, TR6N)의 각각의 쌍의 게이트들에 공급되는데, 이 각각의 신호 쌍은 칼럼 어드레스 데이타의 하위 7비트이 각각의 대응하는 논리 및 반전된 논리를 나타낸다.

그러므로, 칼럼 어드레스 데이타의 하위 7비트의 논리가 '1111000'일 때, 즉 상보 칼럼 어드레스 신호들(Y0N, Y1N, Y2N, Y4N, Y5T 및 Y6T)의 논리가 하이(HIGH)이고 다른 상보 칼럼 어드레스 신호들의 논리가 로(LOW)일 때, 대응하는 전송 게이트들 (TrON, Tr1N, Tr2N, Tr3T, Tr4T, Tr5T 및 Tr6T)는 온(ON) 상태가 되나, 각각의 대응하는 퓨즈는 절단되며, 따라서 노드 A는 논리 하이 상태로 유지되어, 칼럼 리던던시 어드레스에 의한 대체가 유효하게 된다. 반대로, 칼럼 어드레스의 하위 7비트의 논리가'1111000'이 아닐 때, 전송 게이트들 (TrOT, Tr1T, Tr2T, Tr3N, Tr4N, Tr5N 및 Tr6N) 중의 최소한 하나가 온 상태로 되고 노드 A는 절단되지 않은 퓨즈들중 최소한 하나를 통해 접지된다. 그러므로, 노드 A는 리던던시 판정 신호 (RD)를 논리 회로 출력하여, 칼럼 리던던시 어드레스에 의한 대체를 무효로 한다.

한편, 블럭 기입 모드의 칼럼 리던던시 판정에서는, 결함있는 디지트 라인에 대응하는 8개의 퓨즈들 (H30 - H37)중 하나는 절단되지 않은 상태로 남아 있고, 8개의 퓨즈들 (H30 - H37)의 나머지는 절단된다. 결함있는 칼럼 어드레스가'1111000'인 경우에, 결함있는 칼럼 어드레스의 하위 3비트의 논리'000'에 대응하는 제1 퓨즈(H30)은 절단되지 않은 상태로 남겨진다.

블럭 기입 모드에서, 칼럼 어드레스 데이타의 하위 3비트에 대응하는 상보 칼럼 어드레스 신호들 Y0T,YON - Y2T,Y2N은 억제되고, 대신에, 논리 하이인 경우 대응하는 디지트 라인으로의 데이타 기입을 금지시키는 8칼럼 마스크 신호들 (CM0 - CM7) 각각의 블럭 기입 리던던시 판정 회로의 8개의 전송 게이트들 (Tr30 - Tr37)의 각각에 대응하는 게이트에 제공된다.

그러므로, 결함있는 디지트 라인에 대응하는 제1 퓨즈 (H30)에 접속된 게이트 (Tr30)에 논리 회로가 공급될 때, 즉, 결함잇는 디지트 라인에 대응하는 칼럼 어드레스가 마스크되지 않았을 때, 노드 (B)의 논리는 논리하이를 유지하여 NOR 게이트 (N1)의 출력을 논리 회로로 만들어, 전송 게이트 (Tr22)를 오프(OFF) 상태로 유지한다. 그러므로, 노드 A의 논리는 블럭 기입이 수행되는 관련 칼럼 블럭을 표시하는, 상이 4쌍위 상보 칼럼 어드레스 신호들 (Y3T, Y3N - Y6T,Y6N)의 논리에 따라서 판정되어 칼러 리던던시 대체는 칼럼 어드레스 데이타의 상위 비트들이 결함있는 칼럼 어드레스의 상위 비트들과 일치될 때 수행된다.

이와 반대로, 논리 하이가 절단되지 않은 퓨즈(H30)에 대응하는 전송 게이트 (Tr30)에 공급될 때, 즉, 결함있는 다지트 라인으로와 블럭 기입이 마스크되었을 때, 노드 B는 접지되어 전송 게이트 (Tr22)를 온 상태로 해서, 칼럼 리던던시 어드레스로의 데이타 기입을 금지시켜서 유지된 이전에 기입되어 있는 데이타는 개정되지 않는다.

메모리 셀 어레이들의 구성이 도 4에 도신된 예를 참조로 기술될 것이다.

많은 반도체 메모리들에서, 로(raw) 디코더들은 특정한 워드에 대한 로드(load)를 감소시키기 위해 두개 혹은 그 이상의 메모리 셀 어레이들로 분할되어 배열된다. 도 4의 예에서, 메모리 셀들은 로 어드레스 데이타와 칼럼 어드레스 더이타 모두의 MSB(최상위 비트)와 관련하여 4개의 메모리 셀 어레이들 (MCA41 - MCA44)로 분할된다. 로 어드레스 데이타의 MSB의 논리는 X8로 표시되고 칼럼 어드레스 데이타의 MSB의 논리는 Y7로 표시되며, X8 = 0일 때 제1 로 디코더 (RD1)이 선택되고, X8=1 일 때 제2 도 디코더(RD2)가 선택된다. Y7=0 일때, 제1 및 제3 칼럼 디코더들 (CD41 및 CC43)이 선택되고, Y7 = 1일 때 제2 및 제4 칼럼 디코더들 (Cd42 및 CD44)가 선택된다.

메모리 셀 어레이들 (MCA41 및 MCA42)혹은 (MCA43 및 MCA44)의 동일한 워드 라인들은 로 어드레스 데이타의 하위 비트들(XO - X7)의 논리에 따라서 제1 로 디코더(RD1) 혹은 제2 로 디코더 (RD2)에 의해 선택되고, 메모리 셀 어레이들 (MCA41 및 MCA43) 혹은 (MCA42 및 MCA44)의 동일한 디지트 라인들은, 각각 칼럼 어드레스 데이타의 하위 비트들(YO - Y6)의 논리에 따라서, 제1 및 제3 칼럼 디코더들 (CD41 및 CD43)혹은 제2 및 제4 칼럼 디코더들 (CD42 및 CD44)에 의해 선택된다.

표준 기입 모드에서, 메모리 셀 어레이들 (MCA41 및 MCA43)의 두개의 워드 라인들 (WA) 혹은 메모리 셀 어레이들 (CD42 및 CD44)의 다른 두개의 워드 리인들 (WB)는, 도 4의 예에서, 로 어드레스 데이타에 따라서 선택되고, 선택된 워드 라인들을 갖지 않은 메모리 셀 어레이들은 디스에이블(disable)된다. 그 다음, 디지트 라인이 인에이블(enable) 된 두개의 메모리 셀 어레이들 의 디지트 라인으로부터 선택되어, 지정된 메모리 셀 을 열거한다.

그러므로, 메모리 셀의 각각의 상이한 결함있는 디지트 라인을 지정하는 칼럼 어드레스 데이타를 판정하기 위해서, 칼럼 리던던시 판정 회로 (CRD42 - CRD44)가 상기와 같이 배열된 각각의 메모리 셀 어레이들 (MCA51 - MCA44)에 제공되어야 한다.

더우기, 임의 수의 칼럼들의 블럭 기입 기능을 갖는 반도체 머모리에서, 종래 기술의 각각의 칼럼 리던던시 판정 회로는 블럭 기입 리던던시 판정을 위해 동시에 선택되는 칼럼 수와 동일한 퓨즈 수가 제공된다.

상기 기술된 바와 같이 퓨즈들의 최소화는, 이들이 반도체 메모리의 생산 후에 레이저 빔의 의해 개별적으로 절단되도록 준비되어야 하기 때문에 , 반도체 메모리의 다른 구성 요소들에 비해 어렵다. 그러므로, 동일한 로 어드레스의 메모리 셀들이 분할된 곳에서, 한 블럭 기입으로 기입되는 더 많은 수의 칼럼들과 더 많은 수의 메모리 셀 어레이들은 반도체 메모리의 더 넓은 칩 면적을 요하는 문제점을 발생한다.

그러므로, 본 발명의 제1 목적은 반도체 메모리와 그 내부에 적용되는 칼럼 리던던시 판정 회로를 제공하여, 블럭 기입 리던던시 판정을 위한 퓨즈들의 수를 최소화하는 것이다.

이러한 목적을 이루기 위해, 8 칼럼의 블럭 기입 기능을 갖는 본 발명의 실시예에 따른 반도체 메모리는, 고 제1 메모리 셀 어레이의 각각의 메모리 셀들에 대응하는 칼럼 어드레스 데이타의 LSB(최하위 비트)의 논리가 '0'이고 제2 메모리 셀 어레이의 각각의 메모리 셀들에 대응하는 칼럼 어드레스 데이타의 LSB의 논리가 '1'인, 공통 로 디코더에 의해 구동되는 제1 및 제2 메모리 셀 어레이들, 제1 및 제2 칼럼 디코더들중 하나가 표준 기입 모드의 LSB가 아닌 칼럼 어드레스 데이타의 가변 비트들을 디코딩하는 것에 의해 칼럼 어드레스 데이타에 대응하는 메모리 셀을 선택하고, 블럭 기입 모드에서, 제2 및 제3 하위 비트들의 논리에 대응하는 절반의 8 칼럼 마스크 신호들에 따라, 각각의 제1 및 제2 칼럼 디코더가 칼럼 어드레스 데이타의 하위 3비트들이 아닌 상위 비트들의 논리적 대응하는 메모리 셀을 선택하는, 제1 및 제2 칼럼 디코더들, 및

표준 기입 모드에서 가변 비트들의 논리를 관찰하고 블럭 기입 모드에서 상위 비트들의 논리와 대응하는 절반의 8 칼럼 마스크 신호들을 관찰하는 것에 의해서, 리던던트(redundant) 디지트 라인에 접속된 대응하는 메모리 셀로의 데이타 기입에 의해 결함있는 디지트 라인에 접속된 메모리 셀로의 데이타 기입을 대체하도록 대응하는 각각의 제1 및 제2 칼럼 디코더들을 각각 제어하는 제1 및 제2 칼럼 리던던시 판정 회로들을 포함한다.

그러므로, 본 실시예의 칼럼 리던던시 판정 회로들 각각에서, 블럭 기입 리던던시 판정을 위한 퓨즈들의 수는 한 블럭 기입에서 동시에 기입되는 칼럼들의 수를 반으로 감소시킬 수 있어서, 반도체 메모리의 칩 면적을 감소시킨다.

제1도는 본 발명에 따른 반도체 메모리의 어레이 구성을 도시한 도면.

제2도는 도 1의 칼럼 리던던시 판정 회로 CRD1 - CRD4의 각각의 구서을 도시한 회로도.

제3도는 종래 기술의 칼럼 리던던시 판정 회로의 예를 도시한 회로도.

제4도는 종개 기술의 반도체 메모리의 어레이 구성의 예를 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

PR : 프리챠지 신호 BW : 블럭 기입 제어 신호

RD : 칼럼 리던던시 판정 신호 H1 - H6,H10 - H13 : 퓨즈

Tr1 - Tr6, Tr11 - Tr14 : 전송 게이트 N1 : NOR 게이트

본 발명은 전술한, 및 그 이상의 목적들, 특징들과 장점들은 다음의 기술, 첨부된 특허 청구의 범위, 및 동일한 참조기호는 동일하거나 혹은 대응하는 부분들을 표시하는 첨부된 도면을 고려하는 것으로부터 명백해질 것이다.

본 발명의 실시예들이 도면을 참조로 기술될 것이다.

도 1은 본 발명에 따른 반돛체 메모리의 어레이 구성을 도시하고 있다. 도 4의 종래의 반도체 메모리와 유사하게, 본 반도체 메모리는 각각의 칼럼 디코더들 (CD1 - CD4)과 칼럼 리던던시 판정 회로들 (CRD1 - CRD4)이 제공된, 4개의 메모리 셀 어레이들 (MCA1 - MCA4)로 분할된 8 칼럼 및 메모리 셀의 블럭 기입 기능을 갖는다.

도 4의 반도체 메모리와 동일한 방식으로, 로 어드레스 데이타의 MSB X8의 논리가 '0'일 때, 메모리 셀 어레이들 (MCA1 및 MCA2)가 제1 로 디코더 (RD1)에 의해 구동되고, 로 어드레스 데이타의 MSB X8의 논리가 '1'일 때, 메모리 셀 어레이들 (MCA3 및 MCA4)는 제2 로 디코더 (RD2)에 의해 구동된다.

그러나, 도 1의 실시예에서, 선택된 두개의 메모리 셀 어레이들 (MCA1 및 MCA2) 혹은 (MCA3 및 MCA4)는 표준 기입 모드 혹은 판독 모드에서 칼럼 어드레스 데이타의 LSB(최하위 비트) YO에 따라서 선택된다. 그래서, 각각의 칼럼 디코더들 (CD1 - CD4)는 칼럼 어드레스 데이타의 다른 상위 비트들(Y1 - Y7)을 디코드한다. 그러므로, 8 칼럼의 블럭 기입 모드에서, 4개의 칼럼들이 각각의 선택된 두개의 메모리 셀 어레이들 (MCA1 및 MCA2) 혹은 (MCA3 및 MCA4)로부터 선택된다.

도 2는 표준 리던던시 판정 회로와 블럭 기입 리던던시 판정 회로를 구비한 도 1의 칼럼 리던던시 판정 회로들 (CRD1 - CRD4)의 각각의 회로 구성을 도시한 회로도이다.

표준 리던던시 판정 회로는, 칼럼 리던던시 판정 신호 (RD)를 출력하기 위해 각각의 말단이 노드 (A)에 접속된 7쌍의 퓨즈들 (H1T, H1N - H7T, H7N), 접지와 7쌍의 퓨즈들 (H1T, H1N - H7T, H7N)의 대응하는 각가의 다른 말단 사이에 각각 접속된 7쌍의 전송 게이트들 (Tr1T, Tr1N - Tr7T, Tr7N), 전원과 노드 (A) 사이에 제공된, 프리차지 신호 (PR)에 의해 제어되는 전송 게이트 (Tr21)을 포함한다.

블럭 기입 리던던시 판정 회로는, 각각의 말단이 노드 (B)에 접속된 4개의 퓨즈들 (H10 -H13), 접지와 4개의 퓨즈들 (H10 - H13)의대응하는 각각의 다른 말단 사이에 각각 접속된 4개의 전송 게이트들 (Tr10 - Tr13), 전원과 노드 (B) 사이에 제공된, 프리차지 신호 (PR)에 의해 제어되는 전송 게이트 (Tr23), 블럭 기입제어 신호 (BW)의 논리와 노드 (B)의 논리의 NOR 논리를 출력시키기 위한 NOR 게이트 (N1), 및 NOR 게이트 (N1)의 출력에 의해 제어되는, 노드 (A)와 접지 사이에 접속된 전송 게이트 (Tr22)를 포함한다.

상기 기술된 바와 같이, 표준 기입 모드에서, 각각의 칼럼 디코더들 (CD1 - CD4)는 칼럼 어드레스 데이타의 상위 7비트에 따라서 한 디지트 라인을 선택한다. 그래서, 메모리 셀 어레이 내의 결함있는 디지트 라인이 발견되었을 때, 7쌍의 퓨즈들 (H1T, H1N - H7T, H7N)의 각각의 쌍중 하나가 결함있는 디지트 라인에 대응하는 칼럼 어드레스 데이타의 상위 7비트의 논리에 따라서 절단된다.

각각의 쌍이 칼럼 어드레스 데이타의 대응하는 각각의 상위 7비트 (Y1 - Y7)의 논리와 반전된 논리를 표시하는, 7쌍의 상보 칼럼 어드레스 신호들 (Y1T, Y1N - Y7T, Y7N)중 대응하는 하나가 7쌍의 전송 게이트들 (Tr1T, Tr1N - Tr7T, Tr7N)의 각각의 쌍에 공급된다. 그러므로, 칼럼 어드레스 데이타가 결함있는 디지트 라인을 지정할 때, 표준 기입 모드에서의 블럭 기입 제어 신호 (BW)가 논리 하이인 조건에서, 칼럼 리던던시 판정 신호 (RD)에 논리 하이를 출력하기 위해 노드(A)는 논리 하이를 유지한다.

블럭 기입 모드에서, 순차적인 8칼럼이 칼럼 어드레스 데이타의 하위 3비트를 무시하는 것에 의해 선택된다. 도 1의 실시예에서, 4 칼럼이 로 어드레스 데이타에 따라서 선택된 두개의 메모리 셀 어레이들 (MCA1 및 MCA2) 혹은(MCA3 및 MCA4)의 각각으로부터 제2 및 제3 하위 비트들 (Y1 및 Y2)를 무시하는 것에 의해 선택된다.

이와 같이, 본 실시예에서, 4개의 퓨즈들 (H10 - H13)중 하나가 결함있는 칼럼 어드레스의 제2 및 제3 비트들 (Y1 및 Y2)에 따라서 절단되고, 상보 칼럼 어드레스 신호들 (Y1T, Y1N, Y2T 및 Y2N)은 블럭 기입 모드에서 억제된다.

칼럼 리던던시 판정 회로들 (CRD1 및 CRD3)에서 논리 '0'의 LSB를 갖는 칼럼 어드레스에 대응하는 디지트라인드을 제어하기 위한 4칼럼 마스크 신호들 (CM0, CM2, CM4, 및 CM6)과 칼럼 리던던시 판정 회로들(CRD2 및 CRD4)에서 논리 '1'의 LSB를 갖는 칼럼 어드레스에 대응하는 디지트 라인들을 제어하기 위한 다른 4칼럼 마스크 신호들 (CM1, CM3, CM5, 및 CM7)은 4개의 전송 게이트들 (Tr10 - Tr13)에 공급된다.

그러므로, 단지 칼럼 어드레스 데이타의 상위 5비트들 (Y3 - Y7)의 논리가 결함있는 칼럼 어드레스의 상위 5비트들의 논리와 일치할 때, 노드 (A)는 논리 하이가 되고, 칼럼 마스크 신호들은 결함있는 디지트 라인을 마스크하지 않아서, 노드 B는 접지되고 블럭 기입 제어 신호 (BW)의 논리 로와 함께 전송 게이트 (Tr22)는 OFF되어, 선택된 두개의 메모리 어레이들 중 하나 혹은 양자 모두에서, 리던던시 대체를 인에이블하는 논리 하이의 리던던시 판정 신호 (RD)가 획득된다.

그러므로, 본 실시예에 따른 칼럼 리던던시 판정 회로들 (CRD1 - CRD4)에서, 8 칼럼의 블럭 기입 리던던시 판정은, 표준 리던던시 판정을 위한 퓨즈들에 더하여, 종래 기술의 퓨즈들 수의 절반인, 단지 4개의 퓨즈들 (H10 - H13)만으로 수행될 수 있다.

지금까지, 본 발명은 동일한 로 어드레스의 메모리 셀들이 칼럼 어드레스 데이타의 LSB에 따라서 두개의 메모리 셀로 분할된 도 1 및 2를 참조하여 8 칼럼의 블럭 기입 기능을 갖는 반도체 메모리에 관해서 기술되었다.

그러나, 본 발명의 응용은 상기의 실시예로서 제한되지 않는다. 예를 들면, 메모리 셀들은 칼럼 어드레스 데이타의 무시된 임의의 하위 3비트들의 논리에 따라서 4개의 메모리 셀 어레이들로 분할 될 수 있다. 후자의 경우에, 칼럼 리던던시 판정 회로의 블럭 기입 리던던시 판정을 위한 퓨즈들의 수는 한 블럭 기입에서 선택된 칼럼들의 수의 1/4이 된다.

Claims

칼럼 어드레스 데이타의 소정수의 상위 비트들(Y3 - Y7)의 논리에 의해 지정된 메모리 셀 블럭이 상기칼럼 어드레스 데이타의 다른 하위 비트들(Y0 - Y2)를 무시함으로써 동시에 기입될 수 있게 하고 메모리셀 블럭 각각으로의 데이타 기입이 상기 무시된 하위 비트들(Y0 - Y2)의 논리에 칼럼 마스크 신호들(CM0 - CM7)각각을 대응시킴으로써 개별적으로 마스크될 수 있게 하는 블럭 기입 기능을 구비한 반도체 메모리에 있어서, 공통 로(raw) 디코더에 의해 구동되는 적어도 2개의 메모리 셀 어레이(MCA1 및 MCA2)로서, 상기 적어도 2개의 메모리 셀 어레이(MCA1 및MCA2)의 각각을 이루는 메로리 셀들 모두에 대응하는 상기 칼럼 어드레스 데이타의 하위 비트들(Y0 - Y2)중 적어도 하나의 하위 비트(Y0)의 논리가 서로 다르게 결정되어 있도록 구성된 상기 적어도 2개의 메모리 셀 어레이(MCA1 및 MCA2); 상기 적어도 2개의 메모리 셀 어레이(MCA1 및 MCA2) 각각에 대응하는 칼럼 디코더들(CD1 및 CD2)로서, 상기 칼럼 디코더들(CD1 및 CD2)중 하나는 표준기입 모드에서 상기 하위 비트열(Y0 - Y2)중 상기 적어도 하나의 하위 비트(Y0)와 다른 상기 칼럼 어드레스데이타의 가변 비트들(Y1 -Y7)을 디코딩함으로써 상기 칼럼 어드레스 데이타에 대응하는 메모리 셀을 선택하며, 상기 칼럼 디코더들(CD1 및 CD2) 각가은 블럭 기입 모드에서 상기 가변 비트들(Y1 - Y7)에 포함된 상기 하위 비트들(Y0 - Y2)의 논리에 대응하는 소정의 상기 칼럼 마스크 신호들(CM0 - CM7)에 따라 상기 칼럼어드레스 데이타의 소정의 상위 비트들(Y3 - Y7)의 논리에 대응하는 메모리 셀들을 선택하도록 구성된 상기 칼럼 디코더들(CD1 및 CD2); 및 상기 칼럼 디코더들(CD1 및 CD2) 각각에 대응하는 칼럼 리던던시(redundancy) 판정 회로들(CRD1 및 CRD2)로서, 상기 칼럼 리던던시 판정 회로들(CRD1 및 CRD2) 각각은 상기 표준 기입모드에서 상기 가변 비트들(Y1 - Y7)의 논리를 관찰하고 상기 블럭 기입 모드에서 상기 소정의 상위비트들(Y3 - Y7) 및 상기 소정의 칼럼 마스크 신호들(CMO - CM7)의 논리를 관찰함으로써, 결함있는 디지트 라인에 접속된 메모리 셀로의 데이타 기입을 리던던트(redundant) 디지트 라인에 접속된 대응 메모리 셀로의 데이타 기입으로 대체하기 위해 상기 각각의 대응 칼럼 디코더들(CD1 및 CD2)을 제어하도록 구성된 상기 칼럼 리던던시 판정 회로들(CRD1 및 CRD2)을 포함하는 반도체 메모리.
제1항에 있어서, 상기 하위 비트들중 상기 최소한 하나의 하위 비트는 상기 칼럼 어드레스 데이타의 최하위 비트(Y0)이고, 상기 칼럼 리던던시 판정 회로들은 제1 칼럼 리던던시 판정 회로(CRD1)와 제2 카럼 리던던시 판정 회로(CRD2)이며, 상기의 소정의 상기 칼럼 마스크 신호들(CM0 - CM7)은 상기 제1 칼럼 리던던시 판정 회로(CRD1)내의 상기 칼럼 마스크 신호들(CM0 - CM7)의 절반(CM0, CM2, CM4 및 CM6)과 상기 제2 칼럼 리던던시 판정 회로(CRD2)내의 상기 칼럼 마스크 신호들(CM0 - CM7)의 나머지 절반(CM1, CM3, CM5 및 CM7)인 반도체 메모리.
제2항에 있어서, 상기 칼럼 리던던시 판정 회로들(CRD1 및 CRD2) 각각은, 리던던시 판정 신호를 출력하기 위한 것으로서, 상기 블럭 기입 모드에서 상기 소정 수의 상위 비트들의 논리가 상기 결함있는 디지트 라인에 대응할 때 논리 하이(HIGH)를 유지하는데 제1 노드 (A); 각각의 한 말단이 미리 충전된(pre-charged) 제2 노드 (B)에 접속되고, 상기 결함있는 디지트 라인에 대응하는 그 중 하나가 절단되지 않은 상태로 남아있고 나머지는 절단되도록 구성된 상기 칼럼 마스크 신호들(CM0 - CM7)의 수의 절반 수의 퓨즈들(H10 - H13); 상기 칼럼 마스크 신호들(CMO - CM7)의 대응하는 절반의 신호들 각각으로 제어되는 상기 절반 수의 퓨즈들(H10 - H13)의 다른 말단을 각각 접지시키는 전송 게이트(Tr10 - Tr13); 블럭 기입 제어 신호(BW)의 논리와 상기제2 노드 (B)의 논리의 NOR 논리를 출력하기 위한 NOR 게이트(N); 및 상기 NOR 논리에 의해 제어되는 상기 제1 노드 (A)를 접지시키기 위한 분로(shunting) 전송 게이트(Tr22)를 포함하는 반도체 메모리.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.