KR100283630B1

KR100283630B1 - 디코드 신호 비교 회로

Info

Publication number: KR100283630B1
Application number: KR1019980032071A
Authority: KR
Inventors: 아쯔시 가와스미
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-08-06
Filing date: 1998-08-06
Publication date: 2001-03-02
Also published as: TW388119B; JPH1153887A; US6049490A; KR19990023422A

Abstract

어드레스 신호가 디코드된 2 조의 신호를 비교하기 위한 비교 회로를 간단한 구성으로 실현하고, 비교 동작 시간, 소비 전력, 패턴 면적의 증대를 억제한다.

어드레스 신호 중의 2 비트 이상의 신호를 단위로 나뉘어진 각 그룹마다 디코드하는 복수의 디코더(11i), 각 디코더의 디코드 출력을 일시적으로 격납하는 복수의 제1 레지스터(12i), 각 제1 레지스터로부터 출력된 신호를 일시적으로 격납하는 복수의 제2 레지스터(13i), 제1 및 제2 레지스터의 한 쌍으로부터의 2 비트의 신호를, 한 쪽의 레지스터로부터의 비트에 의해 활성화 제어되어 비교하는 복수의 비트 비교 회로(14i), 각 디코더마다 복수의 비트 비교 회로의 각 출력의 논리합을 취하는 와이어드 오어 접속 노드(wired-OR connection node)(a), 및 각 와이어드 오어 접속 노드의 출력의 일치를 검출하는 글로벌 비교 회로(16)를 구비한다.

Description

디코드 신호 비교 회로

본 발명은 반도체 집적 회로에 형성되는 디코드 신호 비교 회로에 관한 것으로서, 특히 디코드된 2 조의 디지털 신호를 비교하여 일치/불일치를 검출하는 회로에 관한 것이며, 예를 들면 레이트 라이트 사양을 갖는 고속 동기형 SRAM(스태틱형 랜덤 액세스 메모리)에서의 라이트 어드레스의 디코드 신호와 리드 어드레스의 디코드 신호의 일치를 검출하는 어드레스 비교기 등에 사용되는 것이다.

최근, 고속 동기형 SRAM에서 채용되고 있는 레이트 라이트 사양을, 예를 들면 도 11에 도시한 타임 차트를 참조하여 설명한다. R은 리드 사이클, W는 라이트 사이클, dummy는 더미 사이클을 나타낸다.

도 11로부터 알 수 있듯이, 라이트 데이터(D3, D4)는 각각 라이트 어드레스(Add3, Add4)가 입력되는 사이클의 다음 사이클에 입력되며, 메모리 내부에서의 기록 동작은, 라이트 어드레스가 입력된 사이클이 아니라, 라이트 데이터가 입력된 사이클 이후에 행해진다.

이 경우, 라이트 데이터(D4)가 입력되는 사이클이어도, 리드 어드레스(Add5)를 포착할 수 있게 되어 있으며, 라이트 데이터(D4)가 입력된 직후에 리드 어드레스(Add)가 입력되면, 이 사이클에서는 메모리 내부에서의 기록 동작은 행해지지 않고, 이 사이클에서 입력된 라이트 데이터(D4) 및 그 직전의 사이클에서 입력된 라이트 어드레스(Add4)는 각각 레지스터에 격납되는 사양으로 되어 있다. 그리고, 이 격납된 라이트 데이터(D4)의 기록 동작은 다음 라이트 사이클에서 행해진다.

즉, 라이트 데이터 입력 사이클 후의 리드 어드레스 입력 사이클에서는, 이 사이클에서 입력된 리드 어드레스를 직전의 사이클에서 입력되어 격납되어 있는 라이트 어드레스와 어드레스 비교 회로로 비교하여, 일치한 경우에는, 직전의 사이클에서 입력되어 격납되어 있는 라이트 데이터를 리드 데이터로서 출력한다.

상기한 바와 같은 2 조의 어드레스를 유지하는 레지스터는, 사이클 타임의 지연에 영향을 미치는 것을 방지하기 위해, 어드레스 버스로부터 내측 (메모리 셀 어드레스에 가까운 측)에 배치되는 것이 바람직하다. 따라서, 어드레스 비교 회로도 어드레스 버스로부터 내측에 배치되는 것이 바람직하다.

이 때문에, 종래는, 도 12에 도시한 바와 같이, 예를 들면 18 비트의 어드레스 입력을 2 비트씩 디코드하는 프리 디코더[2ai (i = 1∼9)]의 출력측에 어드레스 비교 회로가 삽입되어 있다.

즉, 제1 어드레스 입력에 대한 프리 디코더[2ai (i = 1∼9)]의 각 4 비트의 디코드 출력을 제1 레지스터[11i (i = 1∼4)]에 일단 격납하고, 이 후, 제1 레지스터[11i (i = 1∼4)]의 비트 신호를 제2 레지스터[12i (i = 1∼4)]에 격납한다.

다음에, 제2 어드레스 입력에 대한 상기 프리 디코더[2ai (i = 1∼9)]의 각 4 비트의 디코드 출력을 상기 제1 레지스터(11i)에 격납한 후, 한 쌍의 레지스터(11i, 12i)로부터의 비트 신호를 비트선 비교 회로[CPi (i = 1∼4)]에서 비교한다.

그리고, 프리 디코더[2ai (i = 1∼9)]마다 설치되어 있는 상기 비트선 비교 회로[CPi (i = 1∼4)]의 각 비교 출력을 글로벌 비교 회로(130)에 입력하여 각각의 일치를 취함으로써, 2 조의 어드레스 입력 (시계열로 입력되는 상기 제1 어드레스 입력 및 제2 어드레스 입력)의 전 비트의 일치/불일치를 검출한다.

또, 도 12에서, 상기 한 쌍의 레지스터(11i, 12i)로부터의 2 비트 신호 중의 한 쪽 신호가 멀티플렉서[16i (i = 1∼4)]에서 선택된 후에 메인 디코더(2b)에 입력되어 디코드된다.

상기 구성에서, 종래는, 비트선 비교 회로[CPi (i = 1∼4)]로서, 예를 들면 도 13의 (a)에 도시한 바와 같이 배타적 노어 게이트를 사용하고 있었다. 이러한 배타적 노어 게이트는, 구성이 비교적 복잡하고, 회로 규모가 비교적 크기 때문에, 소비 전류가 비교적 크다. 게다가, 이러한 배타적 노어 게이트가 프리 디코더[2ai (i = 1∼9)]마다 4 개씩 합계 36 개나 필요하여, 소비 전력, 패턴 레이아웃 면적의 증대를 초래한다.

또한, 종래는, 상기 글로벌 비교 회로(130)로서, 상기한 바와 같은 36 개나 되는 배타적 노어 게이트의 각 출력의 일치/불일치를 검출하기 위해, 예를 들면 도 14에 도시한 바와 같이 입력 신호수가 대단히 많고, 다수의 게이트 회로를 필요로 한다.

그 결과, 종래의 어드레스 비교 회로는 신호 지연 시간 (비교 동작 시간), 소비 전력, 패턴 레이아웃 면적의 증대를 초래하고 있었다.

상기한 바와 같이 디코드된 2 조의 디지털 신호를 비교하는 종래의 디코드 신호 비교 회로는, 구성이 비교적 복잡한 다수의 배타적 노어 게이트와 입력 신호수가 대단히 많은 글로벌 비교 회로를 필요로 하고, 비교 동작 시간, 소비 전력, 패턴 레이아웃 면적의 증대를 초래한다는 문제가 있었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 디코드된 2 조의 디지털 신호를 간단한 회로 구성으로 비교하여 일치/불일치를 검출할 수 있으며, 비교 동작 시간, 소비 전력, 패턴 레이아웃 면적의 증대를 억제하여 실현할 수 있는 디코드 신호 비교 회로를 제공하는 것을 목적으로 한다.

제1 발명의 디코드 신호 비교 회로는, 시계열로 입력되는 2 조의 어드레스 신호의 각 조에 대해 공통으로 사용되며, 각 조의 2 비트 이상의 비트 신호를 단위로 나뉘어진 각 그룹마다 설치되어, 각각 대응하는 그룹의 비트 신호를 디코드하는 복수의 디코더, 상기 각 디코더의 디코드 출력인 복수 비트에 대응하여 설치되어, 각각 대응하는 디코드 출력 비트를 일시적으로 격납하는 복수의 제1 레지스터, 상기 각 제1 레지스터에 대응하여 설치되고, 각각 대응하는 제1 레지스터로부터 판독된 비트 신호를 일시적으로 격납하는 복수의 제2 레지스터, 상기 제1 레지스터 및 제2 레지스터의 각 한 쌍에 대응하여 설치되며, 각각 대응하는 한 쌍의 레지스터로부터 판독된 2 비트의 신호가 입력되며, 이 2 비트의 신호 입력 중의 상기 한 쌍의 레지스터 중의 한 쪽 레지스터로부터 판독된 비트에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교하는 복수의 비트 비교 회로, 상기 각 디코더마다 설치되어, 각각 대응하는 복수의 비트 비교 회로의 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드, 및 상기 각 와이어드 오어 접속 노드의 신호의 일치/불일치를 검출하는 글로벌 비교 회로를 구비하는 것을 특징으로 한다.

제2 발명의 디코드 신호 비교 회로는, 제1 조의 어드레스 신호의 2 비트 이상의 비트 신호를 단위로 나뉘어진 각 그룹마다 설치되어, 각각 대응하는 그룹의 비트 신호를 디코드하는 복수의 제1 디코더, 상기 제1 조의 어드레스 신호와 동일한 비트수를 갖는 제2 조의 어드레스 신호가 상기 제1 조의 어드레스 신호와 동일하게 나뉘어진 복수 그룹의 각 그룹마다 설치되어, 각각 대응하는 그룹의 비트 신호를 디코드하는 복수의 제2 디코더, 상기 제1 디코더 및 제2 디코더의 각 한 쌍마다 각 디코더의 디코드 출력인 복수 비트 중의 각 한 쌍에 대응하여 설치되어, 각각 대응하는 한 쌍의 디코더로부터 2 비트의 신호가 입력되고, 이 2 비트의 신호 입력 중의 상기 한 쌍의 디코더 중의 한 쪽의 디코더로부터 입력되는 비트 신호에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교하는 복수의 비트 비교 회로, 상기 각 한 쌍의 디코더마다 설치되어, 각각 대응하는 복수의 비트 비교 회로의 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드, 및 상기 각 와이어드 오어 접속 노드의 신호의 일치/불일치를 검출하는 글로벌 비교 회로를 구비하는 것을 특징으로 한다.

제3 발명의 디코드 신호 비교 회로는, 각각 디코드된 2 조의 디지털 신호 중의 각 조의 대응하는 비트끼리인 2 비트가 각각 입력되고, 2 비트 입력 중 한 쪽의 조의 디지털 신호의 비트에 의해 활성화 제어되어 각각 2 비트 입력을 비교하는 복수개의 비트 비교 회로, 상기 복수개의 비트 비교 회로의 각 출력 신호를 공통 접속하여 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드를 구비하는 것을 특징으로 한다.

도 1은 본 발명의 디코드 신호 비교 회로의 제1 실시예에 따른 어드레스 비교 회로가 사용되는 반도체 메모리의 일 예로서 레이트 라이트 사양을 갖는 고속 동기형 SRAM의 구성을 개략적으로 도시한 블록도.

도 2는 도 1의 프리 디코더, 어드레스 비교 회로 및 메인 디코더를 취하여 일 예를 도시한 회로도.

도 3은 도 2의 비트 비교 회로의 일 예의 구성을 도시한 회로도 및 동작을 도시한 진리표.

도 4는 도 2의 글로벌 비교 회로의 일 예를 도시한 회로도.

도 5는 도 2의 글로벌 비교 회로의 다른 예를 도시한 회로도.

도 6은 도 2의 비트 비교 회로의 다른 예를 도시한 회로도.

도 7은 도 2의 와이어드 오어 회로의 변형예를 도시한 회로도.

도 8은 본 발명의 제2 실시예에 따른 어드레스 비교 회로에서 사용되는 비트 비교 회로의 일 예를 도시한 회로도.

도 9는 본 발명의 제2 실시예에 따른 어드레스 비교 회로에서 사용되는 글로벌 비교 회로의 일 예를 도시한 회로도.

도 10은 본 발명의 제3 실시예에 따른 어드레스 비교 회로의 일 예를 도시한 블록도.

도 11은 고속 동기형 SRAM에서 채용되는 레이트 라이트 사양에서의 동작을 설명하기 위해 도시한 타이밍도.

도 12는 고속 동기형 SRAM에서 채용되고 있는 어드레스 비교 회로의 종래예를 도시한 블록도.

도 13은 도 12의 비트 비교 회로의 일 예를 도시한 회로도.

도 14는 도 12의 글로벌 비교 회로의 일 예를 도시한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

A0∼A17 : 어드레스 신호

2a1∼2a9 : 프리 디코더

2b : 메인 디코더

111∼114 : 제1 레지스터

121∼124 : 제2 레지스터

131∼134 : 비트 비교 회로

a : 와이어드 오어 접속 노드

14 : 와이어드 오어 회로

15 : 글로벌 비교 회로

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명의 디코드 신호 비교 회로의 제1 실시예에 따른 어드레스 비교 회로가 사용되는 반도체 메모리의 일 예로서, 레이트 라이트 사양을 갖는 고속 동기형 SRAM의 구성을 개략적으로 도시하고 있다.

SRAM은 기본적인 구성으로서, SRAM 셀 어레이(1), 행 어드레스 디코더(2a, 2b), 열 어드레스 디코더 (칼럼 디코더)(3), 열 선택 게이트(4), 센스 증폭기(5) 및 입출력 회로(6)를 구비한다.

레이트 라이트 사양을 갖는 고속 동기형 SRAM에서는, 예를 들면 도 11을 참조하여 전술한 바와 같이, 리드 어드레스를 직전의 사이클에서 레지스터에 입력되어 격납되어 있는 라이트 어드레스와 비교하기 위해 어드레스 비교 회로(10)가 사용된다. 어드레스 비교 회로(10)는 상기 레지스터의 근방에 배치하는 것이 바람직하며, 프리 디코더(2a)에 의해 디코드된 2 조의 디지털 신호를 어드레스 비교 회로(10)로 비교하여 일치/불일치를 검출하고, 검출 출력 (히트/미스)을 입출력 회로(6)에 공급하도록 구성되어 있다.

도 2는 도 1의 프리 디코더(2a), 어드레스 비교 회로(10) 및 메인 디코더(2b)의 일 예를 도시하고 있다.

도 2는 2 조의 어드레스 신호(A0∼A17)의 각 조에 대해 공통으로 사용되고 있는 프리 디코더의 디코드 출력에 대해 어드레스를 비교하는 회로를 도시하고 있다.

또, 각 조의 어드레스 신호(A0∼A17)는 2 비트 이상의 신호를 단위로 하여, 본 예에서는 2 비트 (A0, A1), ∼, (A16, A17)를 단위로 하여 나뉘어져 있다.

도 2에서, 각 조의 어드레스 신호(A0∼A17)가 2 비트 (A0, A1), ∼, (A16, A17)를 단위로 나뉘어진 9 개의 각 그룹에 대응하여 프리 디코더(2a1∼2a9)가 설치되어 있고, 각 프리 디코더(2a1∼2a9)의 입력 노드에는 각각 대응하는 그룹의 2 비트 신호가 입력된다.

상기 각 프리 디코더(2a1∼2a9)의 출력 (본 예에서는 4 비트의 디코드 출력)의 각 비트는 대응하는 복수의 제1 레지스터(11i) (본 예에서는 i = 1∼4)에 입력된다.

상기 각 제1 레지스터(111∼114)의 각 출력은 대응하는 복수의 제2 레지스터(12i) (본 예에서는 i = 1∼4)에 입력된다.

상기 제1 레지스터(111∼114) 및 제2 레지스터(121∼124)의 각 한 쌍에 대응하여 설치되어 있는 복수의 비트 비교 회로(13i) (본 예에서는 i = 1∼4)는 각각 대응하는 한 쌍의 레지스터(11i, 12i)로부터 출력된 2 비트의 신호가 입력된다. 이 경우, 2 비트의 신호 입력 중의 상기 한 쌍의 레지스터 중의 한 쪽의 레지스터 [본 예에서는 제2 레지스터(12i)]로부터 출력된 비트가 활성화 제어 신호로서 입력된다.

상기 각 프리 디코더(2a1∼2a9)마다 복수의 비트 비교 회로(131∼134)의 각 출력 신호선은 와이어드 오어 접속되어 있으며, 와이어드 오어 접속 노드(a)를 포함하는 배선부는 와이어드 오어 회로(14)로서 기능한다.

상기 각 와이어드 오어 회로(14) (본 예에서는 9 개)의 출력 신호는 글로벌 비교 회로(15)에 입력된다.

또, 상기 한 쌍의 레지스터(11i, 12i)마다 대응하여 멀티플렉서(16i) (본 예에서는 i = 1∼4)가 설치되어 있으며, 한 쌍의 레지스터(11i, 12i)로부터 출력된 2 비트의 신호가 멀티플렉서(16i)에 입력된다.

다음으로, 도 1의 SRAM에서의 어드레스 비교 회로에 관련되는 동작을 설명한다. 레이트 라이트 사양을 갖는 고속 동기형 SRAM에서의 레이트 라이트 사양은, 도 11을 참조하여 전술한 바와 같이, 라이트 데이터는 라이트 어드레스가 입력되는 사이클의 다음 사이클에 입력되며, 메모리 내부에서의 기록 동작은 라이트 어드레스가 입력된 사이클이 아니라 라이트 데이터가 입력된 사이클 이후에 행해진다.

이 경우, 라이트 데이터가 입력되는 사이클이어도, 리드 어드레스를 포착할 수 있게 되어 있으며, 라이트 데이터가 입력됨과 동시에 리드 어드레스가 입력되면, 이 사이클에서는 메모리 내부의 기록 동작은 행해지지 않고, 이 사이클에서 입력된 라이트 데이터 및 그 직전의 사이클에서 입력된 라이트 어드레스는 각각 레지스터에 격납되는 사양으로 되어 있다. 그리고, 이 격납된 라이트 데이터의 기록 동작은 다음 사이클에서 행해진다.

즉, 라이트 데이터 입력 사이클 후의 리드 어드레스 입력 사이클에서는, 이 사이클에서 입력된 리드 어드레스를 직전의 사이클에서 입력되어 격납되어 있는 라이트 어드레스와 어드레스 비교 회로(10)에서 비교하고, 일치한 경우에는, 직전의 사이클에서 입력되어 격납되어 있는 라이트 데이터를 리드 데이터로서 출력한다.

다음으로, 도 1의 어드레스 비교 회로(10)에 의한 비교 동작에 대해 도 2의 회로를 참조하면서 상세히 설명한다.

각 조의 어드레스 신호(A0∼A17)가 2 비트 (A0, A1), ∼, (A16, A17)을 단위로 나뉘어진 9 개의 각 그룹의 2 비트 신호는 대응하는 프리 디코더(2a1∼2a9)에 의해 디코드된다.

상기 각 프리 디코더(2a1∼2a9)의 복수 비트의 디코드 출력 (본 예에서는 4 비트의 디코드 출력)은 대응하는 복수의 제1 레지스터(11i) (본 예에서는 i = 1∼4)에 의해 일시적으로 격납된다.

상기 각 제1 레지스터(111∼114)로부터 소정의 타이밍 (레이트 라이트 사양에 관련됨)으로 판독된 비트 신호는 대응하여 설치되어 있는 복수의 제2 레지스터(12i) (본 예에서는 i = 1∼4)에 의해 일시적으로 격납된다.

상기 제1 레지스터(111∼114) 및 제2 레지스터(121∼124)의 각 한 쌍에 대응하여 설치되어 있는 복수의 비트 비교 회로(13i) (본 예에서는 i = 1∼4)는 각각 대응하는 한 쌍의 레지스터(11i, 12i)로부터 판독된 2 비트의 신호가 입력되며, 이 2 비트의 신호 입력 중의 상기 한 쌍의 레지스터 중 한 쪽 레지스터 [본 예에서는 제2 레지스터(12i)]로부터 판독된 비트에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교한다.

그리고, 상기 각 프리 디코더(2a1∼2a9)마다 각각 대응하는 복수의 비트 비교 회로(131∼134)의 각 출력 신호의 논리합이 와이어드 오어 회로(14)에서 얻어진다. 그리고, 상기 각 와이어드 오어 회로(14) (본 예에서는 9 개)의 출력 신호의 일치/불일치가 글로벌 비교 회로(15)에 의해 검출된다.

또, 상기 한 쌍의 레지스터(11i, 12i)마다 대응하여 설치되어 있는 멀티플렉서(16i) (본 예에서는 i = 1∼4)는 한 쌍의 레지스터(11i, 12i)로부터 판독된 2 비트의 신호 중의 한 쪽 신호를 선택하고, 선택된 신호군은 메인 디코더(2b)에 입력되어 디코드된다.

도 2에 도시한 회로에서 주의할 점은, 각 프리 디코더(2a1∼2a9)의 디코드 출력인 복수 비트 (본 예에서는 4 비트) 중에서 선택 상태 (활성화 상태, 예를 들면 ″H″ 레벨)가 되는 것은 1 비트뿐이다.

따라서, 각 프리 디코더마다 설치된 4 개의 비트 비교 회로(131∼134)의 모두에서 2 비트 입력이 일치하는 것은 선택 상태가 되는 비트가 일치하고 있을 때에 한한다. 이 때, 1 개의 비트 비교 회로는 2 비트 입력이 모두 ″H″ 레벨로 일치하여 비트 출력 상태가 되며, 남은 3 개의 비트 비교 회로는 각각 2 비트 입력이 모두 ″L″ 레벨로 일치하고 있으나 비활성 상태가 된다.

따라서, 상기 각 비트 비교 회로(13i)로서, 본 예에서는 도 3의 (a)에 도시한 바와 같은 구성을 가지며, 도 3의 (b)에 도시한 바와 같은 진리표에 의해 표현되는 동작을 행하는 ″H″ 레벨 일치 비교 회로를 사용하며, 각각의 출력 노드를 공통 접속하는 것이 가능하다.

즉, 제1 비트 신호 입력(A)은 CMOS 트랜스퍼 게이트(21)의 일단에 입력되고, 제2 비트 신호 입력(B) 및 그것이 인버터 회로(22)에 의해 반전된 신호(/B)가 상기 CMOS 트랜스퍼 게이트(21)의 NMOS 트랜지스터(TN) 및 PMOS 트랜지스터(TP)의 각 게이트에 제어 신호로서 입력되고, 상기 CMOS 트랜스퍼 게이트(21)의 다른 단으로부터 비교 출력을 얻는다.

이 경우, 상기 비트 신호 입력(A, B) 중에서 먼저 확정되는 신호(B)를 제어 신호로서 사용함으로써, 안정된 비교 출력을 얻음과 함께 고속으로 비교를 행할 수 있게 되므로, 상기 제1 레지스터(11i), 제2 레지스터(12i) 중에서 먼저 데이터가 확정되는 제2 레지스터(12i)의 출력을 상기 비트 신호 입력(B)으로서 할당하는 것이 바람직하다.

이러한 비트 비교 회로(13i)는 2 비트 입력 레벨의 조합이 모두 ″H″ 레벨인 경우에 ″H″ 레벨을 출력하고, 나머지 조합의 경우의 출력은 ″L″ 레벨 혹은 고 임피던스가 된다.

따라서, 각 프리 디코더마다 4 개의 비트 비교 회로(131∼134)로부터의 4 비트의 출력 신호의 와이어드 오어를 취하는 것이 가능하게 되어 있으며, 상기 각 프리 디코더(2a1∼2a9)의 디코드 출력 중에서 선택 상태에 있는 어드레스까지 일치하고 있으면, 2 조의 프리 디코드 신호는 일치하고 있다고 판정할 수 있다.

또한, 상기 글로벌 비교 회로(15)는 비트 신호 입력이 본 예에서는 9 개와 같이 적어도 되므로, 예를 들면 도 4에 도시한 바와 같은 구성을 사용하는 것이 가능하다.

도 4에 도시한 글로벌 비교 회로는 게이트에 프리차지 제어 신호가 제공되며 프리차지용의 1 조의 PMOS 트랜지스터(P1) 및 논리 입력용의 3 개의 NMOS 트랜지스터(N1∼N3)가 직렬 접속된 프리차지·디스차지형의 3 개의 3 입력 낸드 회로(411∼413)와, 각 낸드 회로(411∼413)의 출력 신호가 입력되는 1 개의 3 입력 노어 회로(42)로 이루어진다.

상기 도 4의 글로벌 비교 회로는 프리차지 기간에는 프리차지 제어 신호가 활성 상태 (″L″ 레벨)가 되어 프리차지용 트랜지스터(P1)가 온이 되며, 낸드 회로(411∼413)를 프리차지 상태로 설정한다. 이에 반해, 비교 동작 기간에는, 프리차지 제어 신호가 비활성 상태 (″H″ 레벨)가 되어 프리차지용 트랜지스터(P1)가 오프가 되며, 프리차지 3 개의 NMOS 트랜지스터(N1∼N3)에 의한 논리곱 동작 (디스차지 동작)이 가능한 상태로 설정된다.

상기한 제1 실시예에 따른 어드레스 비교 회로에 의하면, 도 3의 (a)에 도시한 바와 같은 간단한 구성의 비트 비교 회로(13i)를 사용할 수 있으므로, 종래예에서 설명한 어드레스 비교 회로에 비해 회로 규모를 작게 할 수 있다. 또한, 각 프리 디코더(2ai)의 디코드 출력인 복수 비트 중에서 선택 상태가 되는 1 비트분만을 동작시키면 되므로, 소비 전류를 저감할 수 있다.

또한, 도 3의 (a)에 도시한 바와 같이, 동작하지 않을 때에 출력이 고 임피던스가 되는 비트 비교 회로를 사용하면, 각 프리 디코더마다 설치된 4 개의 비트 비교 회로(131∼134)로부터 출력되는 4 비트의 신호의 논리합을 취하는 것이 가능해져, 글로벌 비교 회로(14)로서 도 4에 도시한 바와 같은 간단한 구성의 것을 사용할 수 있으므로, 회로 규모를 작게 할 수 있다.

따라서, 도 2에 도시한 어드레스 비교 회로에 의하면, 비트 비교 회로(13i), 글로벌 비교 회로(14)의 회로 규모를 작게 할 수 있으므로, 비교 동작 시간 및 소비 전력의 증대를 억제할 수 있으며, 또한 회로 규모를 작게 할 수 있기 때문에 패턴 레이아웃 면적의 증대를 억제하여 어드레스 비교 회로를 실현할 수 있다.

도 5는 도 4에 도시한 글로벌 비교 회로의 실시예를 도시하고 있다.

도 5에 도시한 글로벌 비교 회로는 3 개의 3 입력 낸드 회로(511∼513)와 각 낸드 회로(511∼513)의 출력 신호가 입력되는 1 개의 3 입력 노어 회로(52)로 이루어진다.

도 6은 도 3의 (a)에 도시한 비트 비교 회로의 변형예를 도시하고 있다.

이 비트 비교 회로는 제1 비트 신호 입력(A)이 NMOS 트랜지스터(61)의 일단에 입력되고, 제2 비트 신호 입력(B)의 반전 신호가 상기 NMOS 트랜지스터(61)의 게이트에 제어 신호로서 입력되며, 상기 NMOS 트랜지스터(61)의 다른 단으로부터 비교 출력을 얻는다.

도 7은 도 2의 와이어드 오어 접속 회로(14)의 변형예를 도시하고 있다.

이 와이어드 오어 접속 회로는 와이어드 오어 접속 노드(a)와 소정의 전위 노드 (본 예에서는 접지 노드)간에 디스차지용 NMOS 트랜지스터(71)가 접속되어 있다. 또는, 전류 노드와 와이어드 오어 접속 노드(a)간에 프리차지용 PMOS 트랜지스터를 접속해도 좋다.

이러한 와이어드 오어 접속 회로에 의하면, 사용되는 비트 비교 회로(13i)의 특성에 의해서는 와이어드 오어 접속 노드(a)가 전위적으로 부유 상태가 되는 경우가 있어도, 와이어드 오어 접속 노드(a)를 전위적으로 소정 전위로 고정하여 안정화할 수 있게 된다.

또한, 와이어드 오어 접속 노드(a)의 논리 레벨을 대기 동작시에는 어드레스의 불일치시의 비트 비교 회로(13i)의 출력 레벨로 설정 (프리차지 혹은 디스차지) 해 두고, 비트 비교 회로(10)의 비교 동작시에 어드레스의 일치 출력이 얻어진 경우에 와이어드 오어 접속 노드(a)의 논리 레벨을 고속으로 반전 설정 (디스차지 혹은 프리차지) 시킬 수 있게 된다.

다음으로, 본 발명의 제2 실시예에 따른 어드레스 비교 회로에 대해 설명한다. 제2 실시예에 따른 어드레스 비교 회로는, 전술한 제1 실시예에 따른 어드레스 비교 회로에 비해, 비트 비교 회로(13i) 및 글로벌 비교 회로(15)의 구성이 다르며, 그 외는 동일하다.

도 8의 (a) 및 (b)는 제2 실시예에 따른 어드레스 비교 회로에서 사용되는 비트 비교 회로(13i)의 구성 및 진리표를 도시하고 있다.

이 비트 비교 회로는 비교 출력 노드(C)와 접지 노드간에 2 개의 NMOS 트랜지스터(81, 82)가 직렬 접속되어 이루어지며, 이 2 개 중의 한 쪽 (제1) NMOS 트랜지스터(81)의 게이트에 제1 비트 신호 입력(A) (활성화 제어 신호)가 입력되며, 다른 쪽 (제2) NMOS 트랜지스터(82)의 게이트에 제2 비트 신호 입력(B)이 인버터 회로(83)에 의해 반전된 신호가 입력된다.

이러한 비트 비교 회로는 활성화 제어 신호(A)가 활성화 레벨 (″L″ 레벨), 제2 비트 신호 입력(B)이 ″H″ 레벨의 조합인 경우에 비교 출력 노드가 ″L″ 레벨 (불일치 신호)가 되며, 나머지 레벨의 조합인 경우에는 비교 출력 노드가 고 임피던스가 된다. 따라서, 각 프리 디코더마다 4 개의 비트 비교 회로(13ai)로부터의 4 비트의 출력 신호의 와이어드 오어를 취하는 것이 가능하다.

도 9는 제2 실시예에 따른 어드레스 비교 회로에서 사용되는 글로벌 비교 회로(15)의 구성을 도시하고 있다.

이 글로벌 비교 회로는 프리차지용 PMOS 트랜지스터(91)의 드레인에 복수의 비트 비교 회로(13i)의 비교 출력 노드(Ci)가 접속되어 이루어지는 프리차지·디스차지형 글로벌 비교 회로이며, 도 8에 도시한 비트 비교 회로의 복수개로부터의 출력의 낸드 논리(NAND logic)를 취함으로써 어드레스 일치 검출 출력으로서 ″H″ 레벨을 얻을 수 있다.

도 10은 제3 실시예에 따른 어드레스 비교 회로의 일 예를 도시하고 있다.

도 10에서, 복수의 제1 디코더[91i (i = 1∼9)]는 제1 조의 어드레스 신호 중의 2 비트 이상의 신호를 단위로 나뉘어진 각 그룹마다 설치되며, 각각 대응하는 그룹의 비트 신호를 디코드하는 것이다.

복수의 제2 디코더[92i (i = 1∼9)]는 상기 제1 조의 어드레스 신호와 동일한 비트수를 갖는 제2 조의 어드레스 신호가 상기 제1 조의 어드레스 신호와 동일하게 나뉘어진 각 그룹마다 설치되며, 각각 대응하는 그룹의 비트 신호를 디코드하는 것이다.

복수의 비트 비교 회로(931∼934)는 상기 제1 디코더(91i) 및 제2 디코더(92i)의 각 한 쌍마다 각 디코더의 디코드 출력인 복수 비트 (본 예에서는 4 비트) 중의 각 한 쌍에 대응하여 설치되어 있으며, 각각 상기 제1 실시예에 따른 어드레스 비교 회로에서의 비트 비교 회로(131∼134)와 마찬가지의 것이 사용된다. 즉, 복수의 비트 비교 회로(931∼934)는 각각 대응하는 한 쌍의 디코더로부터 2 비트의 신호가 입력되며, 이 2 비트의 신호 입력 중의 상기 한 쌍의 디코더 중의 한 쪽의 디코더 (예를 들면 91i)로부터 입력되는 비트 신호에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교하는 것이다.

와이어드 오어 접속 노드(a)는 상기 디코더(91i, 92i)의 각 한 쌍마다 설치되며, 각각 대응하는 복수의 비트 비교 회로(931∼934)의 각 출력 신호의 논리합을 취하는 것이며, 이 접속 노드(a)를 포함하는 배선부는 와이어드 오어 회로[94i (i = 1∼9)]로서 기능한다.

글로벌 비교 회로(95)는 상기 각 와이어드 오어 접속 노드(94i)의 신호의 일치/불일치를 검출하는 것이며, 상기 제1 실시예에 따른 어드레스 비교 회로에서의 글로벌 비교 회로(15)와 마찬가지의 것이 사용된다.

상기한 제3 실시예에 따른 어드레스 비교 회로에 의하면, 상기 제1 실시예에 따른 어드레스 비교 회로에서의 동작에 비해, 2 조의 비트 신호 입력이 2 조의 디코더에 별도로 입력되는 점이 다르고, 기본적으로는 동일한 동작이 행해지며, 동일한 효과가 얻어진다.

또, 상기 각 실시예에서는, 어드레스 입력의 일부를 프리 디코더에서 디코드한 신호를 비교하는 예를 도시하였으나, 적은 비트수의 어드레스 입력 (예를 들면 캐시 메모리의 어드레스)의 모두를 디코더에서 디코드한 신호를 비교하는 경우에도 본 발명을 적용할 수 있다.

또한, 본 발명은 상기 각 실시예에 한정되지 않고, 각각 디코드된 2 조의 디지털 신호 중의 각 조의 대응하는 비트끼리인 2 비트가 각각 입력되고, 2 비트 입력 중의 한 쪽의 조의 디지털 신호의 비트에 의해 활성화 제어되어 각각 2 비트 입력을 비교하는 복수개의 비교 회로, 및 상기 복수개의 비트 비교 회로의 각 출력 신호를 공통 접속하여 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드를 구비하는 디코드 신호 비교 회로를 제공할 수 있다.

상술한 바와 같이 본 발명에 따르면, 디코드된 2 조의 디지털 신호를 간단한 회로 구성으로 비교하여 일치/불일치를 검출할 수 있고, 비교 동작 시간, 소비 전력, 패턴 레이아웃 면적의 증대를 억제하여 실현할 수 있는 디코드 신호 비교 회로를 제공할 수 있다.

Claims

어드레스 신호 중의 2 비트 이상의 신호를 단위로 나뉘어진 각 그룹마다 설치되어, 각각 대응하는 그룹의 신호를 디코드하는 복수의 디코더,

상기 각 디코더의 출력에 대응하여 설치되어, 각각 대응하는 상기 디코더의 출력을 일시적으로 격납하는 복수의 제1 레지스터,

상기 각 제1 레지스터에 대응하여 설치되어, 각각 대응하는 제1 레지스터로부터 출력된 신호를 일시적으로 격납하는 복수의 제2 레지스터,

상기 제1 레지스터 및 제2 레지스터의 각 한 쌍에 대응하여 설치되어, 각각 대응하는 한 쌍의 레지스터로부터 출력된 2 비트의 신호가 입력되고, 이 2 비트의 신호 입력 중의 상기 한 쌍의 레지스터 중의 한 쪽 레지스터로부터 출력된 비트에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교하는 복수의 비트 비교 회로,

상기 각 디코더마다 설치되어, 각각 대응하는 복수의 비트 비교 회로의 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드(wired-OR connection node), 및

상기 각 와이어드 오어 접속 노드의 신호의 일치/불일치를 검출하는 글로벌 비교 회로

를 구비하는 것을 특징으로 하는 디코드 신호 비교 회로.
제1항에 있어서, 상기 제1 레지스터, 제2 레지스터 중에서 먼저 데이터가 확정되는 제2 레지스터의 출력이 상기 비트 비교 회로의 활성화 제어 신호로서 입력되는 것을 특징으로 하는 디코드 신호 비교 회로.
제1항에 있어서, 상기 각 비트 비교 회로는,

NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬로 접속되며, 제1 비트 신호 입력이 일단에 입력되고, 다른 단에 비교 출력을 얻는 CMOS 트랜스퍼 게이트, 및

상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 각 게이트에 제어 신호로서 제2 비트 신호 입력의 상보 신호를 공급하는 회로

를 구비하고,

상기 제1 비트 신호 입력 및 제2 비트 신호 입력 중에서 먼저 확정되는 신호를 제어 신호로서 사용하는 것을 특징으로 하는 디코드 신호 비교 회로.
제1항에 있어서, 상기 각 비트 비교 회로는 비교 출력 노드와 접지 노드간에 2 개의 NMOS 트랜지스터가 직렬 접속되어 이루어지며, 이 2 개 중의 한 쪽의 NMOS 트랜지스터의 게이트에 활성화 제어용의 제1 비트 신호가 입력되고, 다른 쪽의 NMOS 트랜지스터의 게이트에 제2 비트 신호의 반전 신호가 입력되며,

상기 글로벌 비교 회로는 프리차지·디스차지형 글로벌 비교 회로이며, 상기 비트 비교 회로의 복수개로부터의 출력의 낸드 논리(NAND logic)를 취하는 것을 특징으로 하는 디코드 신호 비교 회로.
제1항에 있어서, 상기 와이어드 오어 접속 노드는 소정의 전위 노드와 와이어드 오어 접속 노드간에 프리차지용 PMOS 트랜지스터 혹은 디스차지용 NMOS 트랜지스터가 접속되어 있는 것을 특징으로 하는 디코드 신호 비교 회로.
제1 조의 어드레스 신호 중의 2 비트 이상의 신호를 단위로 나뉘어진 각 그룹마다 설치되어, 각각 대응하는 그룹의 비트 신호를 디코드하는 복수의 제1 디코더,

상기 제1 조의 어드레스 신호와 동일한 비트수를 갖는 제2 조의 어드레스 신호가 상기 제1 조의 어드레스 신호와 동일하게 나뉘어진 복수 그룹의 각 그룹마다 설치되며, 각각 대응하는 그룹의 비트 신호를 디코드하는 복수의 제2 디코더,

상기 제1 디코더 및 제2 디코더의 각 한 쌍마다 각 디코더의 디코드 출력인 복수 비트 중의 각 한 쌍에 대응하여 설치되고, 각각 대응하는 한 쌍의 디코더로부터 2 비트의 신호가 입력되며, 이 2 비트의 신호 입력 중의 상기 한 쌍의 디코더 중의 한 쪽의 디코더로부터 입력되는 비트 신호에 의해 활성화 제어되어 각각 2 비트의 신호 입력을 비교하는 복수의 비트 비교 회로,

상기 각 한 쌍의 디코더마다 설치되어, 각각 대응하는 복수의 비트 비교 회로의 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드, 및

상기 각 와이어드 오어 접속 노드의 신호의 일치/불일치를 검출하는 글로벌 비교 회로

를 구비하는 것을 특징으로 하는 디코드 신호 비교 회로.
각각 디코드된 2 조의 디지털 신호 중의 각 조의 대응하는 비트끼리인 2 비트가 각각 입력되며, 2 비트 입력 중의 한 쪽의 조의 디지털 신호의 비트에 의해 활성화 제어되어 각각 2 비트 입력을 비교하는 복수개의 비트 비교 회로, 및

상기 복수개의 비트 비교 회로의 각 출력 신호를 공통 접속하여 각 출력 신호의 논리합을 취하는 와이어드 오어 접속 노드

를 구비하는 것을 특징으로 하는 디코드 신호 비교 회로.
제7항에 있어서, 상기 2 조의 디지털 신호는 2 조의 신호 입력이 각 조에서 공통으로 사용되는 디코더에 의해 시계열로 디코드된 디코드 출력이며,

상기 디코더의 디코드 출력 중에서 적어도 먼저 디코드된 출력을 격납하는 레지스터를 더 구비하여, 상기 레지스터의 출력이 상기 비트 비교 회로에 입력되는 것을 특징으로 하는 디코드 신호 비교 회로.
제7항에 있어서, 상기 2 조의 디지털 신호는 2 조의 신호 입력이 각 조에서 별개로 사용되는 디코더에 의해 디코드된 디코드 출력인 것을 특징으로 하는 디코드 신호 비교 회로.