CN103871460A - 具有叠置的上拉装置的存储器元件 - Google Patents

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Abstract

提供具有存储器单元的集成电路。存储器单元可包括第一和第二交叉耦合反相电路，该反相电路被配置为存储单个数据比特。第一反相电路可具有作为存储器单元的第一数据存储节点的输出端，而第二反相电路可具有作为存储器单元的第二数据存储节点的输出端。存取晶体管可耦合在第一和第二数据存储节点与相应的数据线之间。第一和第二反相电路中的每一个可具有串联叠置的下拉晶体管和至少两个上拉晶体管。下拉晶体管可具有本体端子，其反向偏置，以帮助减小通过第一和第二反相电路的泄漏电流。通过利用较窄的两栅极配置或较宽的四栅极配置可形成存储器单元。

Description

具有叠置的上拉装置的存储器元件
本申请要求2012年12月14日提交的美国专利申请号13/715442的优先权，其通过引用全部并入本文。
技术领域
本发明涉及具有存储器的集成电路，更具体地，涉及易失性存储器元件(memory element)。
背景技术
集成电路通常包含易失性存储器元件。易失性存储器元件仅在集成电路上电时保存数据。在掉电情况下，易失性存储器元件中的数据丢失。尽管非易失性存储器元件，如基于电可擦除可编程只读存储器技术的存储器元件不会以这种方式丢失数据，但将非易失性存储器元件制成给定集成电路的一部分通常是不希望的或者是不可能的。
因此，通常使用易失性存储器元件。例如，包含SRAM单元(cell)的静态随机存取存储器(SRAM)芯片，其为易失性存储器元件的一种。在可编程逻辑器件的集成电路中，SRAM单元可作为配置随机存取存储器(CRAM)单元。可编程逻辑器件是一种类型的集成电路，其能够由用户编程，以实现所需的定制逻辑功能。CRAM单元用于存储用户提供的配置数据。一旦被加载，CRAM单元将控制信号提供给晶体管以配置晶体管从而实现所需逻辑功能。
易失性存储器元件，如SRAM和CRAM单元，通常基于交叉耦合的反相器(锁存器)。在每个存储器单元中，交叉耦合的反相器连接到地址晶体管(address transistor)，当数据从存储器元件读出或写入存储器元件时，该地址晶体管导通。当没有数据从存储器元件读出或写入存储器元件时，地址晶体管截止，从而隔离该存储器元件。交叉耦合的反相器和地址晶体管能够由互补的金属氧化物半导体(CMOS)晶体管形成，例如，n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管。
随着半导体技术向更小的尺寸发展，可使用更低的电源电压为集成电路供电。更低的电源电压和更小的器件会导致易失性存储器元件具有减小的读写裕量(margin)。这能够对设备的可靠运行带来挑战。
发明内容
提供具有存储器单元的集成电路。集成电路可包括控制存储器单元阵列的控制电路。控制电路可包括的电路例如寻址电路、数据寄存器电路和读/写电路。
存储器单元阵列可包括以行和列排列的存储器单元组。每个存储器单元可具有双稳态存储部分，其至少包括第一交叉耦合反相电路和第二交叉耦合反相电路。每个反相电路可包括多个串联耦合在第一电源线和第二电源线之间的多个叠置的上拉晶体管(例如，p沟道晶体管)和下拉晶体管(例如，n沟道晶体管)。第一反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第一反相电路的输入端，而第二反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第二反相电路的输入端。下拉晶体管可具有本体端子，其接收将下拉晶体管本体端子反向偏置的电压，从而减少通过第一反相电路和第二反相电路的泄漏电流。
第一反相电路可具有输出端，其耦合到第二反相电路的输入端，并作为存储器单元的第一数据存储节点。第二反相电路可具有输出端，其耦合到第一反相电路的输入端，并作为存储器单元的第二数据存储节点。存取晶体管(有时称为传输门，pass gate)可耦合到第一数据存储节点和第二数据存储节点并可用于将数据载入存储器单元以及从存储器单元中读取数据。
使用这种设置形成的存储器元件可表现出软错误翻转(SEU)抗干扰性(immunity)。例如，考虑以下情况，第一数据存储节点接收随机辐射照射，其在第一数据存储节点处引起临时电压扰动。第二反相电路中的上拉晶体管可在其栅极端子接收该临时电压扰动。
响应于接收所述辐射照射，通过将第一数据存储节点充电至正电源电平而消除该临时电压扰动，第一反相电路中的上拉晶体管可恢复第一数据存储节点至其原始电平。第二反相电路中的下拉晶体管还可用于将第二数据存储节点保持低电压电平。以这种方式操作，存储器元件能够从随机SEU事件成功地恢复。
利用两栅极配置或四栅极配置(举例而言)能够形成存储器元件。在两栅极配置中，每个反相电路中的叠置的上拉晶体管共享相同的栅极结构并串行耦合。在四栅极配置中，每个反相电路中的叠置的上拉晶体管共享公共源极-漏极区域，而下拉晶体管共享公共源极区域，该源极区域被配置以接收地电源电压。
本发明的进一步的特征、本质和各种优点从附图和如下详细描述中将变得更加显而易见。
附图说明
图1为根据本发明实施例的说明性存储器单元阵列的示图。
图2为根据本发明实施例的具有叠置的上拉晶体管的说明性存储器单元的示图。
图3为根据本发明实施例的静态(读)噪声裕量与传输门尺寸的曲线图。
图4为根据本发明实施例的写入噪声裕量传输门尺寸的曲线图。
图5为根据本发明实施例的单元泄漏与电源电电平的曲线图。
图6为根据本发明实施例的利用两栅极配置实现的说明性存储器单元的顶视布局图。
图7为根据本发明的实施例示出图6所示的邻近类型的存储器单元如何能够被镜像的示图。
图8为根据本发明实施例的利用四栅极配置实现的说明性存储器单元的顶视布局图。
图9为根据本发明实施例示出图8所示的邻近类型的存储器单元如何能够被镜像的示图。
图10为根据本发明的实施例的说明性步骤的流程图，其示出具有叠置的上拉晶体管的存储器单元如何操作以表现出软错误翻转抗干扰性。
具体实施方式
本文涉及集成电路存储器元件，其表现出改进的读/写裕量并对软错误翻转事件具有抗性。存储器元件，有时称为存储器单元，可包含任意合适数量的晶体管。存储器元件能够用于使用存储器的任意合适的集成电路中。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器，具有存储器阵列的专用集成电路、可编程集成电路，如在其中存储器单元用于配置存储器的可编程逻辑器件集成电路，或任意其他合适的集成电路。
在集成电路中，例如在存储器芯片或在其中需要存储器来存储处理数据的其他电路中，存储器元件能够用于执行静态随机存取存储器(RAM)单元的功能，其有时被称为SRAM单元。在可编程逻辑器件集成电路的环境下，存储器元件能用于存储配置数据，因此有时在该环境中被称为配置随机存取存储器(CRAM)单元。
图1示出了一种集成电路，其可包括存储器元件(单元)18阵列。任意合适的存储器阵列结构可用于存储器单元18。一种合适的布局如图1所示。在图1的说明性阵列中，只有三行三列存储器单元18，但一般而言，存储器阵列17中可具有数以百计或千计的行和列。阵列17可为给定设备10上的若干阵列之一、可以是较大阵列的部分的子阵列或可为任意其他合适的存储器单元18的组。
每个存储器元件18可由若干配置为形成双稳态电路(即，锁存器型电路)的晶体管组成。双稳态电路元件中的原码和补码数据存储节点能够存储对应的原码和补码版本的数据比特。
双稳态电路元件可基于任意合适数量的晶体管。例如，每个存储器元件的双稳态部分可由交叉耦合反相器、多个类反相器电路组(例如，在提供对软错误翻转事件有增强的抗干扰性的分布式配置中，等)形成。本文描述的有时由交叉耦合反相对形成的具有双稳态元件的配置作为一个示例。然而，这仅仅是说明性的。存储器元件18可通过利用任意合适的存储器单元体系结构来形成。
每个存储器元件可在相应的输出路径19上提供相应的输出信号OUT。在CRAM阵列中，每个信号OUT为静态输出控制信号，其可通过相应的路径26来传送，并可用于配置相应的晶体管如晶体管24或相关的可编程逻辑电路中的其他电路元件。
集成电路10可具有控制电路12以将信号提供给存储器阵列17。控制电路12可利用引脚14接收来自外部源的电源电压、数据和其他信号以及利用路径如路径16接收来自内部源的电源电压、数据和其他信号。控制电路12可包括电路，如寻址电路、数据寄存器电路、写电路、读电路等。控制电路12可使用引脚14提供的电源电压，以在路径如路径20和22上产生所需的时变固定信号。
一般地，可以有任意合适数量的导线与路径20和22相关联。例如，在路径20的各个中(举例而言)，阵列17的每行可具有相关的地址线(例如，原码地址线和补码地址线)以及相关的读/写使能线。阵列17的每列可具有相应的路径20，其包括数据线(例如，原码数据线和补码数据线)。清零信号可经公共清零线被同时路由至阵列17中的所有单元。清零线可以垂直取向以使路径22的每个中有一条清零线支路可水平取向，从而路径20的每个中有一条清零线支路。清零线不是必需的。
在这种全局方式中电源还能够是分布式的。例如，正电源电压Vcc可利用公共的水平或垂直导体的模式，并行地给每个单元18供电。接地电压Vss可类似地利用公共的水平或垂直线的模式并行地给单元18供电。控制线如地址线和数据线一般相互正交(例如，地址线为垂直的而数据线为水平的，反之亦然)。
术语“行”和“列”仅表示指代存储器阵列17中的单元18的具体组的一种方式，有时可互换使用。如果需要，其它类型的线路也可用于路径20和22中。例如，可使用不同数量的电源信号、数据信号和地址信号。
提供至存储器元件18的信号有时可统称为控制信号。在特定环境下，这些信号中的一些信号可被称为电源信号、清零信号、数据信号、地址信号等。这些不同的信号类型并不相互排斥。例如，阵列17的清零信号可作为一种控制(地址)信号，其能够用于清零阵列17。该清零信号还可通过为单元18中的类反相器电路供电而作为一种电源信号。类似地，因为清零操作用以将存储器单元18设置为逻辑零，清零信号可作为一种数据信号。
正电源电压Vcc可通过正电源线提供。接地电压Vss可通过接地电源线提供。任意合适的值可用于正电源电压Vcc和接地电压Vss。例如，正电源电压Vcc可为1.2伏特、1.1伏特、1.0伏特、0.9伏特、0.8伏特、小于0.8伏特，或其他任意合适的电压。接地电压Vss可为零伏特(举例而言)。在一般配置中，电源电压Vcc可为1.0伏特，Vss可为零伏特，而地址、数据和清零信号的信号电平可在从零伏特(低电平时)到1.0伏特(高电平时)的范围内取值。也可使用这种配置，其中，Vcc作为时间的函数而变化，Vss小于零伏特，并且控制信号过激励(overdriven)(即，其中的控制信号具有大于Vcc-Vss的信号强度)。
图2的电路示图示出了存储器单元18的一种合适的配置，该存储器单元18具有改进的噪声裕量和对软错误翻转的抗干扰性。改进的单元性能可通过在上拉电流路径中叠置晶体管来进一步弱化单元上拉驱动强度来提供。
如图2所示，单元18的存储部分可包括交叉耦合的反相电路，如电路INV1和INV2，其中的每一个具有输入端和输出端。具体地，电路INV1的输入端可耦合到电路INV2的输出端，而INV2的输入端可耦合到电路INV1的输出端。电路INV1的输出端可作为单元18的第一内部数据存储节点X1，而电路INV2的输出端可作为单元18的第二内部数据存储节点X2。以这种方式配置的单元18的存储部分可用于存储单个数据比特(例如，数据存储节点X1和X2可分别存储单个数据比特的原码和补码版本)。作为一个实例，存储高速数据比特的单元18可具有分别被驱动至“0”和“1”的数据存储节点X1和X2。作为另一示例，存储低速数据比特的单元18可具有分别被驱动至“1”和“0”的数据存储节点X1和X2。
电路INV1可包括n沟道晶体管N1和p沟道晶体管P11和P12，它们串联耦合在正电源线100(例如，在其上提供正电源电压Vcc的电源线)和接地电源线102(例如，在其上提供接地电源电压Vss的电源线)之间。具体地，晶体管N1可具有耦合到第一数据存储节点X1的第一源极-漏极端子、耦合到接地电源线102的第二源极-漏极端子和被短接至电路INV1的输入端的栅极端子。晶体管P11和P12可通过其源极-漏极端子(例如，经由中间串联连接节点Y1)而串联耦合于正电源线100和第一数据存储节点X1之间并可具有短接至电路INV1的输入端的栅极。
类似地，电路INV2可包括串联耦合在电源线100和102之间的n沟道晶体管N2和P沟道晶体管P21和P22。具体地，晶体管N2可具有耦合到第二数据存储节点X2的第一源极-漏极端子、耦合到接地电源线102的第二源极-漏极端子和被短接到电路INV2的输入端的栅极端子。晶体管P21和P22可通过其源极-漏极端子(例如，通过中间串联连接节点Y2)串联耦合在正电源线100和第二数据存储节点X2之间并可具有短接至电路INV2的输入端的栅极。
下拉电流路径中的N沟道晶体管N1和N2有时可被称为存储器下拉装置，而上拉电流路径中的p沟道晶体管P11、P12、P21和P22有时可被称为存储器上拉装置。将上拉电流路径中的p沟道晶体管串联耦合可被称为“叠置”上拉晶体管(例如，晶体管P11和P12可被统称为第一组叠置的上拉晶体管，而晶体管P21和P22可被统称为第二组叠置的上拉晶体管)。n沟道晶体管可为n沟道金属氧化物半导体(NMOS)器件，而p沟道晶体管可为p沟道金属氧化物半导体(PMOS)器件(举例而言)。如果需要，两个以上的p沟道晶体管可叠置在存储器单元18的存储部分中的上拉电流路径中。如果需要，两个以上的反相电路可用在存储器单元18中(例如，存储器单元18可由至少三个交叉耦合的反相电路、至少四个交叉耦合的反相电路、至少五个交叉耦合的反相电路等组成)，其中反相电路中的每个具有叠置的上拉晶体管。
如图2所示，存储器单元18的存储部分中的每个n沟道晶体管可具有本体端子，其耦合到线108。线108可被驱动至本体偏置电压Vssbb(例如，线108可由偏置信号控制)。将下拉晶体管(即，晶体管N1和N2)置于反向本体偏压一般可减少流经这些晶体管的泄漏电流(例如，通过驱动本体偏置电压Vssbb至-0.2V、-0.3V等)。上拉晶体管(即，晶体管P11、P12、P21和P22)可具有本体端子，该本体端子耦合到所述晶体管的源极端子或耦合到正电源线100。如果需要，上拉晶体管可提供所需的正向本体偏压或反向本体偏压以减少泄漏或优化性能。
存储器单元18的存储部分可耦合到存取晶体管(有时被称为存储器地址晶体管或存储器“传输门”晶体管)如晶体管PG1和PG2以执行读写操作。在图2示例中，存取晶体管PG1可耦合在第一数据线(例如，原码数据信号DL在其上传输的原码数据线)和第一数据存储节点X1之间，而存取晶体管PG2可耦合在第二数据线(例如，补码数据信号DLB在其上传输的补码数据线)和第二数据存储节点X2之间。晶体管PG1和PG2中的每个可具有耦合到地址线的栅极，地址信号ADDR在该地址线上被传输。
在正常操作期间，原码和补码数据线可以名义上被驱动至零伏特，以最小化泄漏电流，而地址信号ADDR可被无效(例如，地址信号ADDR可被拉低以禁用存取晶体管PG1和PG2)。例如，地址信号ADDR可被驱动至-0.1V以减少通过存取晶体管PG1和PG2的泄漏电流。如果需要，地址信号ADDR可被驱动至-0.2V或其他负电压，以进一步减少通过存取晶体管的泄漏。
在写操作期间，所需数据信号可存在在第一和第二数据线上。然后地址信号ADDR可被激活以使能存取晶体管PG1和PG2从而将所需值写入存储器单元18。作为一个示例，数据线信号DL和DLB可被分别驱动至逻辑“0”和“1”，以利用被激活的传输门PG1和PG2将高数据比特载入存储器单元18。作为另一示例，数据线信号DL和DLB可被分别驱动至逻辑“1”和“0”，以利用所激活的传输门PG1和PG2将低数据比特载入存储器单元18。
在读操作期间，第一数据线和第二数据线被预充电至高电压电平。然后地址信号ADDR可被激活，以使能存取晶体管PG1和PG2读出当前存储在存储器单元18中的值。如果单元18存储逻辑“1”(即，节点X2存储“1”)，则第一数据线将通过晶体管PG1和N1放电至零伏特，而第二数据线将保持在高电压电平充电。如果单元18存储“0”(即，如果节点X2存储“0”)，则第一数据线将保持在高电压电平充电，而第二数据线将通过晶体管PG2和N2放电至零伏特。其他读取电路如感测放大器电路(未示出)可用于感测第一数据线和第二数据线之间的电压差，并可用于基于该电压差的极性(例如，通过确定第一数据线和第二数据线中的哪一个已经放电至地电平)确定单元18当前存储的是“1”还是“0”。
存储器单元18的读取性能可通过通常被称为读取噪声裕量或静态噪声裕量(SNM)的度量来表征，而存储器单元18的写入性能可通过另一度量来表征，其通常被称为写入噪声裕量(WNM)。静态噪声裕量可取决于传输门(例如，存取晶体管PG1和PG2)和下拉晶体管(例如，晶体管N1和N2)之间的相对驱动强度。具体地，可希望最小化传输门驱动强度与下拉驱动强度的比率，以优化静态噪声裕量(例如，可希望相对于选通门的驱动能力增加下拉晶体管的驱动能力，以保证数据在读操作期间不会无意中翻转)。
另一方面，写入噪声裕量可取决于传输门和上拉晶体管(例如，晶体管P11、P12、P21和P22)之间的相对驱动强度。具体地，可希望将选通门驱动强度与上拉驱动强度的比率最大化，以优化写入噪声裕量(例如，可希望相对于选通门的驱动能力降低上拉晶体管的驱动能力，以保证新的数据能够在写操作期间恰当地载入单元18)。
一般地，静态噪声裕量和写入噪声裕量之间存在权衡(tradeoff)。换言之，读取裕量的增加造成写入裕量的减小，而写入裕量的增加造成读取裕量的减小。常规六晶体管(6T)SRAM单元包括两个交叉耦合的反相器，两个交叉耦合反相器中的每一个均在上拉电流路径中具有单个非叠置的PMOS晶体管。非叠置的PMOS晶体管通过利用电流CMOS制造技术所允许的最小栅极长度和最小沟道宽度来制成。希望上拉晶体管形成得尽可能弱(或小)，以使存取晶体管能够相应地被调整尺寸以满足所需的写入裕量，并随后使下拉晶体管被合适地调整尺寸以满足目标读取裕量。
根据本发明的一个实施例，将一个以上的上拉晶体管串联叠置能够进一步弱化上拉电流路径(例如，通过串联叠置p沟道晶体管P11和P12和通过串联叠置p沟道晶体管P21和P22)。图3示出读取静态噪声裕量与传输门尺寸(例如，传输门晶体管PG1和PG2的宽度)的曲线图。特性线110将SNM描绘为常规6T存储器单元的传输门尺寸的函数，而特性线112将SNM描绘为具有叠置的上拉晶体管的说明性存储器单元18的传输门尺寸的函数。
如图3所示，为了仍然满足目标读取裕量SNMTARG(如线110上的点A所示)，常规的6T单元可将最大允许的传输门尺寸限制在器件宽度Wx。存储器单元18的上拉电流路径中的叠置的晶体管将所示关系左移至线112。如果传输门的尺寸保持固定在Wx，则得到的读取裕量将小于SNMTARG(如线112上的点B所示)。因此，为使读取裕量仍然满足SNMTARG，选通门的尺寸应当减小至Wy(如线112上的点C所示)。
图4示出了写入裕量相对于选通门尺寸的曲线图。对于，特性线120将写入裕量描绘为常规6T存储器单元的传输门尺寸的函数，而特性线122将写入裕量描绘为具有叠置的p沟道晶体管的说明性存储器单元18的传输门尺寸的函数。如图4所示，具有传统传输门尺寸Wx的常规6T单元可具有写入裕量WM1，其大于目标写入裕量WMTARG(如线120上的点D所示)。
存储器单元18的上拉电流路径中的叠置的晶体管将所示关系左移至线122。如结合图3所描述的，鉴于读取裕量约束，传输门尺寸应当从Wx减小至Wy，其导致写入裕量从WM3减小至WM2(如从线122上的点E到点F的移动所示)。幸运的是，即使传输门的尺寸已被减小，WM2仍高于WMTARG。这种在减小了选通门尺寸之后仍满足写入性能标准的能力也是弱化上拉电流路径的结果。换言之，作为叠置的上拉晶体管的结果的上拉电流路径的弱化允许传输门的尺寸被减小，同时保持写入裕量、改进读取裕量并减小存储器单元面积。
图5示出了单元18的存储部分中泄漏量(Ileak)作为电源电压Vcc的函数的示图。特性曲线130表示常规6T存储器单元的泄漏曲线，而特性曲线132表示具有叠置的上拉晶体管的存储器单元18的泄漏曲线。如图5所示，具有叠置的上拉晶体管的存储器单元18对所有Vcc电平表现出减小的泄漏。泄漏量能够通过反相偏置n沟道下拉晶体管N1和N2而被进一步减小(例如，通过施加负电压至Vssbb)，如特性曲线134所示。
图6为存储器单元18能够在集成电路10上形成的一种合适配置的顶视图。如图6所示，晶体管PG1和N1可形成在n+扩散区域200上；晶体管PG2和N2可形成在n+扩散区域202上；晶体管P11可形成在p+扩散区域204上；晶体管P21可形成在p+扩散区域206上；而晶体管P12和P22可形成在p+扩散区域208上。这些扩散区域(即，图6中的阴影区域)有时被称为氧化物定义(OD)区域并用于作为相关晶体管中的每一个的源极-漏极区域。
具体地，晶体管PG1可具有接收数据线信号DL的第一源极-漏极区域，以及耦合到第一数据存储节点X1的第二源极-漏极区域，而晶体管PG2可具有接收数据线信号DLB的第一源极-漏极区域，以及耦合到第二数据存储节点X2的第二源极-漏极区域。晶体管N1可具有接收接地电源信号Vss的源极区域，以及耦合到节点X1的漏极区域(例如，晶体管PG1和N1可共享公共的源极-漏极区域200)，而晶体管N2可具有接收Vss的源极区域，以及耦合到节点X2的漏极区域(例如，晶体管PG2和N2可共享公共的源极-漏极区域202)。
晶体管P11具有经由导电路径250耦合到节点X1的漏极区域，并具有源极区域。类似地，晶体管P21具有经由导电路径256耦合到节点X2的漏极区域，并具有源极区域。晶体管P12具有接收正电源电压Vcc的源极区域和经由导电路径252耦合到晶体管P11的源极区域的漏极区域(即，中间叠置的节点Y1)，而晶体管P22具有接收Vcc的源极区域和经由导电路径254耦合到晶体管P21的源极区域的漏极区域(即，中间叠置的节点Y2)。晶体管P12和P22可共享接收Vcc的公共源极-漏极区域208。
晶体管N1、P11和P12可共享共栅极结构210。晶体管N2、P21和P22还可共享共栅极结构212。晶体管PG1可具有平行并对齐于栅极结构212的栅极结构，而晶体管PG2可具有平行并对齐于栅极结构210的栅极结构。这些栅极结构可由多晶硅、金属或其它合适的导电材料形成。如图6所示的单元18的配置，其中，沿其宽度具有不多于两个平行栅极线的单元18有时被称为两栅极配置。利用两栅极配置实现的单元18可利用框230表示(举例而言)。
在图6的示例中，内部单元节点Y1和Y2位于单元18的周边。因此，邻近镜像的单元18无法被重叠并需要由附加虚设的栅极结构232隔离(如图7所示，其中，虚设的栅极232介入第一存储器块230和第二镜像存储器块230’之间)。对附加虚设栅极结构232的需求增加了单元面积。
图7为存储器单元18能够形成在集成电路10上的另一种合适的配置的顶视图。如图7所示，晶体管PG1、PG2、N1和N2可形成在n+扩散区域300上；晶体管P11和P12可形成在p+扩散区域302上；且晶体管P21和P22可形成在p+扩散区域304上。这些扩散区域在图8中表示为阴影区域。
具体地，晶体管PG1可具有接收数据线信号DL的第一源极-漏极区域和耦合到第一数据存储节点X1的第二源极-漏极区域，而晶体管PG2可具有接收数据线信号DLB的第一源极-漏极区域和耦合到第二数据存储节点X2的第二源极-漏极区域。晶体管N1可具有接收接地电源信号Vss的源极区域和耦合到节点X1的漏极区域(例如，晶体管N1和PG1可共享公共的源极-漏极区域300)，而晶体管N2可具有接收Vss的源极区域和耦合到节点X2的漏极区域(例如，晶体管N2和PG2可共享公共的源极-漏极区域300)。晶体管N1和N2还可共享接收Vss的公共源极-漏极区域300。
晶体管P11具有经由导电路径350耦合到节点X1的漏极区域，并具有源极区域。类似地，晶体管P21具有经由导电路径352耦合到节点X2的漏极区域，并具有源极区域。晶体管P12具有接收正电源电压Vcc的源极区域和与晶体管P11的源极区域共享的漏极区域，而晶体管P22具有接收Vcc的源极区域和与晶体管P21的源极区域共享的漏极区域。
晶体管N1和P11可共享共栅极结构314。晶体管N2和P21还可共享共栅极结构316。晶体管PG1可具有平行并对齐于晶体管P12的栅极结构318的栅极结构310，而晶体管PG2可具有平行并对齐于晶体管P22的栅极结构320的栅极结构312。具体地，栅极结构318和314可经由导电路径352短接至节点X2。类似地，栅极结构320和316可经由导电路径354和350短接至节点X1。传输门晶体管PG1和PG2的栅极结构310和312可经由地址线导体356接收地址信号ADDR。
单元18的配置如图7所示，其中，单元18具有沿其宽度不多于四个的平行栅极线，这有时被称为四栅极配置。利用四栅极配置实现的单元18可利用框330表示(举例而言)。在图7的示例中，存在于单元18周边的源极-漏极区域表示端子如数据线端子和电源端子，该端子能在邻近的单元之间共享。因而，邻近的镜像单元18能够被重叠(如图9所示，在其中，第一存储器块330和第二镜像存储器块330’具有重叠区域332)。将邻近的存储器单元18通过这种方式重叠能够帮助减小存储器单元面积。
在常规的6T存储器单元设计中(即，基于一般交叉耦合的反相器的设计)，存在相对大的可能性：反相器的输入节点上的辐射照射将导致反相器的输出端状态改变，由此将单元的状态翻转至错误值。在图2的配置中，存储器单元18的弱化的上拉驱动强度有助于实现从具体节点上的辐射照射恢复而不翻转其状态(例如，单元18表现出对辐射导致的翻转事件的良好的抗干扰性)。
在正常存储器操作期间，阵列17中的每个单元18可用于存储所需数据比特。在这种操作模式中，地址信号ADDR被无效，以使传输门晶体管被禁用。当传输门晶体管关闭时，数据线将与单元18的存储部分(即晶体管N1、N2、P11、P12、P21和P22)隔离。
图10是示出存储器单元18如何响应于辐射照射(即，有时被称为软错误翻转或“SEU”的事件)而操作的流程图。在步骤400，所需数据可被载入存储器单元18中。一旦所需数据已被载入单元18中，单元18可被置于正常操作以保存存储的数据。例如，考虑如下情况，第一数据存储节点X1存储逻辑“0”而第二数据存储节点X2存储逻辑“1”。
如果辐射照射第二数据存储节点X2(例如，存储高数据比特的节点电流)，节点X2上辐射产生的电荷可使节点X2上的电压下降(参见图10的402和404)。当节点X2上的电压降至中间电压电平时，节点X2控制的反相电路(即，电路INV1)将不会无意地翻转，因为上拉已通过叠置的p沟道晶体管弱化(步骤406)。换言之，串联的上拉晶体管太弱从而无法将与晶体管N1竞争的数据存储节点X1上拉，即使节点X2已降至某一中间电压电平。
通过恢复数据节点X2至Vcc(步骤408)，存储器单元18最终恢复其所希望的状态。在这种情况下，存储器单元18已成功地经受了最坏情况SEU事件，而没有意外地被翻转。
如本示例所示，单元18的体系结构允许该单元保存其存储的数据值(在该示例中为存储的“1”)，即使当该单元中的节点受到辐射的攻击。单元18对辐射照射引起的不希望的状态变化的抗干扰性有助于保证阵列17在各种环境下表现出稳定的工作状态。如果需要，两个以上的叠置的p沟道存储晶体管可用于进一步弱化单元18的存储部分的上拉驱动强度。
附加实施例：
附加实施例1.一种集成电路，包含：双稳态存储器元件，其包括具有多个叠置的上拉晶体管的至少一个反相电路，其中所述至少一个反相电路中的叠置的上拉晶体管具有相互短接的栅极端子。
附加实施例2.如附加实施例1所述的集成电路，其中所述双稳态存储器元件进一步包含：具有多个叠置的上拉晶体管的附加反相电路，其中所述附加反相电路中的叠置的上拉晶体管具有相互短接的栅极端子。
附加实施例3.如附加实施例1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个p沟道晶体管。
附加实施例4.如附加实施例1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个串联的p沟道晶体管。
附加实施例5.如附加实施例1所述的集成电路，其中所述至少一个反相电路进一步包含：下拉晶体管，其串联耦合到所述多个叠置的上拉晶体管。
附加实施例6.如附加实施例5所述的集成电路，其中所述下拉晶体管包含n沟道晶体管。
附加实施例7.如附加实施例5所述的集成电路，进一步包含：第一电源线；和第二电源线，其中所述下拉晶体管和所述多个叠置的上拉晶体管串联耦合在所述第一电源线和第二电源线之间。
附加实施例8.如附加实施例5所述的集成电路，其中所述下拉晶体管具有栅极端子，所述栅极端子被短接至所述叠置的上拉晶体管的栅极端子。
附加实施例9.如附加实施例8所述的集成电路，进一步包含：控制线，其中所述下拉晶体管具有耦合到所述控制线的本体端子。
附加实施例10.如附加实施例9所述的集成电路，其中所述下拉晶体管被配置为从所述控制线接收电压，所述电压通过反相偏置所述本体端子以减小通过所述至少一个反相电路的泄漏电流。
附加实施例11.一种在集成电路基底上制造存储器元件的方法，包含：形成第一和第二上拉晶体管，其共享基底中的公共源极-漏极区域；将所述第一上拉晶体管的第一栅极结构设置在所述基底上；将所述第二上拉晶体管的第二栅极结构设置在所述基底上；以及在基底上形成导电路径，所述导电路径将所述第一栅极结构电耦合至所述第二栅极结构。
附加实施例12.如附加实施例11所述的集成电路，进一步包含：形成第三和第四上拉晶体管，其共享所述基底中的公共源极-漏极区域；将所述第三上拉晶体管的第三栅极结构设置在所述基底上；将所述第四上拉晶体管的第四栅极结构设置在所述基底上；以及在基底上形成附加导电路径，所述附加导电路径将所述第三栅极结构电耦合至所述第四栅极结构。
附加实施例13.如附加实施例所述的集成电路，其中形成所述第一和第二上拉晶体管包含形成第一和第二p沟道晶体管，其共享所述基底中的公共p+扩散区域。
附加实施例14.如附加实施例11所述的集成电路，进一步包含：形成具有接收电源电压的源极区域并具有与所述第二栅极结构相连的栅极结构的下拉晶体管。
附加实施例15.如附加实施例14所述的集成电路，进一步包含：形成具有接收所述电源电压的源极区域的附加下拉晶体管，其中所述下拉晶体管和所述附加下拉晶体管共享接收所述电源电压的公共源极区域。
附加实施例16.一种用于操作双稳态存储器元件的方法，所述双稳态存储器元件具有第一和第二数据存储节点以及耦合到所述第二数据存储节点的多个叠置的上拉晶体管，其中所述多个叠置的上拉晶体管具有各自的栅极端子，所述方法包含：接收辐射照射，其在所述第一数据存储节点上导致临时电压扰动；以及在多个叠置的上拉晶体管的栅极端子处接收所述临时电压扰动。
附加实施例17.如附加实施例16所述的集成电路，进一步包含：响应于接收所述辐射照射，利用耦合到所述第一数据存储节点的附加的多个叠置的上拉晶体管消除所述临时电压扰动，从而恢复所述第一数据存储节点。
附加实施例18.如附加实施例16所述的集成电路，进一步包含：响应于接收所述辐射照射，利用串联耦合到所述多个叠置的上拉晶体管的下拉晶体管，保持所述第二数据存储节点处于低电压电平。
附加实施例19.如附加实施例18所述的集成电路，进一步包含：通过将反相偏置电压提供给所述下拉晶体管的本体端子，减小通过所述下拉晶体管的泄漏电流。
附加实施例20.如附加实施例16所述的集成电路，进一步包含：利用耦合到所述第一和第二数据存储节点中的至少一个的存取晶体管，将新的数据载入所述双稳态存储器元件。
上述内容仅说明本发明的原理，并且在不偏离本发明的范围和精神的情况下，本领域技术人员能够做出各种修改。上述实施例可单独实现或以任意组合实现。

Claims (20)

1.一种集成电路，其包含：
包括至少一个反向电路的双稳态存储器元件，所述至少一个反相电路具有多个叠置的上拉晶体管，其中所述至少一个反相电路中的叠置的上拉晶体管具有相互短接的栅极端子。
2.如权利要求1所述的集成电路，其中所述双稳态存储器元件进一步包含：
具有多个叠置的上拉晶体管的附加反相电路，其中所述附加反相电路中的所述叠置的上拉晶体管具有相互短接的栅极端子。
3.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个p沟道晶体管。
4.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个串联的p沟道晶体管。
5.如权利要求1所述的集成电路，其中所述至少一个反相电路进一步包含：
与所述多个叠置的上拉晶体管串联耦合的下拉晶体管。
6.如权利要求5所述的集成电路，其中所述下拉晶体管包含n沟道晶体管。
7.如权利要求5所述的集成电路，进一步包含：
第一电源线；和
第二电源线，其中所述下拉晶体管和所述多个叠置的上拉晶体管串联耦合在所述第一电源线和第二电源线之间。
8.如权利要求5所述的集成电路，其中所述下拉晶体管具有栅极端子，其被短接至所述叠置的上拉晶体管的栅极端子。
9.如权利要求8所述的集成电路，进一步包含：
控制线，其中所述下拉晶体管具有耦合到所述控制线的本体端子。
10.如权利要求9所述的集成电路，其中所述下拉晶体管被配置为从所述控制线接收电压，其通过反向偏置所述本体端子以减小通过所述至少一个反相电路的泄漏电流。
11.一种在集成电路基底上制造存储器元件的方法，其包含：
形成第一上拉晶体管和第二上拉晶体管，其共享所述基底中的公共源极-漏极区域；
将所述第一上拉晶体管的第一栅极结构设置在所述基底上；
将所述第二上拉晶体管的第二栅极结构设置在所述基底上；以及
在所述基底上形成导电路径，所述导电路径将所述第一栅极结构与所述第二栅极结构电耦合。
12.如权利要求11所述的方法，进一步包含：
形成第三上拉晶体管和第四上拉晶体管，其共享所述基底中的公共源极-漏极区域；
将所述第三上拉晶体管的第三栅极结构设置在所述基底上；
将所述第四上拉晶体管的第四栅极结构设置在所述基底上；以及
在所述基底上形成附加导电路径，所述附加导电路径将所述第三栅极结构与所述第四栅极结构电耦合。
13.如权利要求11所述的方法，其中形成所述第一上拉晶体管和第二上拉晶体管包括形成第一p沟道晶体管和第二p沟道晶体管，其共享所述基底中的公共p+扩散区。
14.如权利要求11所述的方法，进一步包括：
形成具有接收电源电压的源极区域并具有与所述第二栅极结构相连的栅极结构的下拉晶体管。
15.如权利要求14所述的方法，进一步包括：
形成具有接收所述电源电压的源极区域的附加下拉晶体管，其中所述下拉晶体管和所述附加下拉晶体管共享接收所述电源电压的共源极区域。
16.一种用于操作双稳态存储器元件的方法，所述双稳态存储器元件具有第一数据存储节点、第二数据存储节点以及耦合到所述第二数据存储节点的多个叠置的上拉晶体管，其中所述多个叠置的上拉晶体管具有各自的栅极端子，所述方法包括：
接收辐射照射，其在所述第一数据存储节点处造成临时电压扰动；以及
在所述多个叠置的上拉晶体管的所述栅极端子处接收所述临时电压扰动。
17.如权利要求16所述的方法，进一步包括：
响应于接收所述辐射照射，通过利用耦合到所述第一数据存储节点的附加的多个叠置的上拉晶体管消除所述临时电压扰动，恢复所述第一数据存储节点。
18.如权利要求16所述的方法，进一步包括：
响应于接收所述辐射照射，利用与所述多个叠置的上拉晶体管串联耦合的下拉晶体管保持所述第二数据存储节点处于低电压电平。
19.如权利要求18所述的方法，进一步包括：
通过将反相偏置电压提供至所述下拉晶体管的本体端子，减小通过所述下拉晶体管的泄漏电流。
20.如权利要求16所述的方法，进一步包括：
利用耦合到所述第一数据存储节点和第二数据存储节点中的至少一个的存取晶体管，将新数据载入所述双稳态存储器元件。
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