CN102810329B - 多端口存储器元件电路及向其写入数据的方法 - Google Patents

多端口存储器元件电路及向其写入数据的方法 Download PDF

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Abstract

本发明提供了一种具有多端口存储器元件的集成电路。多端口存储器元件可以包括锁存电路、第一组地址晶体管和第二组地址晶体管。锁存电路可以包括交叉耦合的反相器，每个反相器包括上拉晶体管和下拉晶体管。第一组地址晶体管可以将锁存电路耦合到写端口，而第二组地址晶体管可以将锁存电路耦合到读端口。下拉晶体管和第二组地址晶体管可以具有由控制信号控制的体偏置端。在数据加载操作期间，可以临时提升控制信号以弱化下拉晶体管和第二组地址晶体管，从而提高多端口存储器元件的写裕度。

Description

多端口存储器元件电路及向其写入数据的方法
本申请要求于2010年10月22日递交的申请号为12/910,416的美国专利申请的优先权。
背景技术
集成电路通常包括存储器元件。存储器元件可以基于交叉耦合的反相器并且可以用于存储数据。每个存储器元件可以存储单比特/位的数据。
存储器元件通常以阵列的形式布置。在典型的阵列中，数据线用于将数据写入存储器元件并且用于从已经加载有数据的存储器元件读取数据。地址线可以用于选择哪些存储器元件正在被访问。
存储器元件可以被配置为双端口布置。传统的双端口存储器元件包括存储单比特数据的双稳态锁存电路(即，基于一对交叉耦合的反相器的锁存电路)。该锁存电路通过一组写地址晶体管连接到写端口(即，写数据线)。该锁存电路还通过一组读地址晶体管连接到读端口(即，读数据线)。该组写地址晶体管由通过写地址线传送的写地址信号控制，而该组读地址晶体管由通过读地址线传送的读地址信号控制。读信号线通常在读/写操作之前被预充电至高电压值。
传统的双端口存储器元件可以使用读端口执行读操作以及使用写端口执行写操作。读操作和写操作使用不同的地址信号进行异步控制(即，使用读地址信号控制读操作，而使用写地址信号控制写操作)。因此，在写操作期间，写地址信号为高的同时，读地址信号也为高是可能的。这种读端口在写操作期间被使能的情形可以称为读扰动写(read-disturb write)。
在写地址晶体管开启的同时使能读地址晶体管可能会阻碍由写地址晶体管执行的数据加载过程。以此方式写数据可能会不期望地增加写地址信号有效的时间周期以确保正确地加载数据。使写地址信号有效较长的时间周期限制了存储器元件的性能。
发明内容
集成电路可以包括多端口存储器元件。存储器元件有时被称为存储器单元。存储器元件可以使用任何合适类型的交错的存储器架构(例如，非交错方案、单比特交错方案、双比特交错方案、三比特交错方案等)被组织成多个组(或字)。
多端口存储器单元可以包括具有第一和第二数据存储节点的锁存电路(有时称为存储元件)、一组写访问晶体管和一组读访问晶体管。写访问晶体管和读访问晶体管可以分别使用写控制信号和读控制信号进行异步控制。锁存电路可以是基于至少两个交叉耦合的反相器的双稳态元件。交叉耦合的反相器中的每一个可以包括上拉晶体管(例如，p沟道晶体管)和下拉晶体管(例如，n沟道晶体管)。
该组写访问晶体管可以耦合数据存储节点至写数据线，而该组读访问晶体管可以耦合数据存储节点置读数据线。该组写访问晶体管可以由写地址信号进行控制，而该组读访问晶体管可以由读地址信号进行控制。下拉晶体管和该组读访问晶体管可以具有由控制电压控制的体偏置端。
存储器单元可以在普通模式(例如，数据保留或保持模式)、读模式、写模式和其他操作模式中操作。在数据保留模式中，读访问晶体管和写访问晶体管被关闭，而锁存电路存储数据。在读模式期间，将读访问晶体管开启以从存储器单元的数据存储节点读取数据。
在数据加载操作期间，将写访问晶体管开启以向存储器单元的数据存储节点写数据。在数据加载操作期间，读访问晶体管也可以被开启以从存储器单元读取数据。
在数据加载操作期间，控制电压可以暂时提升至中间电平，以反向偏置下拉晶体管和读访问晶体管。使用这种方法反向偏置下拉晶体管和读访问晶体管可以弱化下拉晶体管和读访问晶体管并提高存储器单元的写性能。
根据附图和以下详细说明，本发明的其他特征、其本质和各种优点将更显而易见。
附图说明
图1是根据本发明的实施例的具有存储器元件电路的集成电路的示例性图示。
图2是根据本发明的实施例的多端口存储器元件的示例性电路图。
图3A和图3B是根据本发明的实施例图解说明读扰动写的时序图。
图4A是根据本发明的实施例使用非交错方案布置的一行存储器元件的示例性图示。
图4B是根据本发明的实施例使用单比特交错方案布置的一行存储器元件的示例性图示。
图4C是根据本发明的实施例使用双比特交错方案布置的一行存储器元件的示例性图示。
图5是根据本发明的实施例图解说明用于图4B中显示的交错方案的存储器元件晶体管的布置的图示。
图6是根据本发明的实施例图解说明用于图4C中显示的交错方案的存储器元件晶体管的布置的图示。
图7是根据本发明的实施例在写模式期间向存储器单元中加载数据所涉及的示例性步骤的流程图。
具体实施方式
本发明的各实施例涉及具有多个端口的集成电路存储器元件。这些存储器元件(有时称为单元)可以包括任何合适数量的晶体管。
存储器元件可以用于使用存储器的任何合适的集成电路中。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、可编程集成电路(例如可编程逻辑器件集成电路，在其中存储器元件用于配置存储器)或任何其他合适的集成电路。
在需要存储器来存储处理数据的集成电路(如存储器芯片)或其他电路上，存储器元件可以用于执行静态随机访问存取存储器(RAM)单元的功能并且有时被称为SRAM单元。在可编程逻辑器件集成电路的情形下，存储器元件可以用于存储配置数据，并且因此在这种情形下，有时被称为配置随机访问存取存储器(CRAM)单元。
图1示出可以包括存储器元件(单元)18的阵列的集成电路。任何合适的存储器阵列架构可以用于存储器单元18。图1示出了一个合适的布置。图1的示例性阵列中只有三行和三列存储器单元18，但通常在存储器阵列17中可以有几百或几千行和列。阵列17可以是给定器件10上的多个阵列中的一个，可以是子阵列(其为较大阵列的一部分)，或者可以是存储器单元18的任何其他合适的分组。
借助一种合适的方法，互补金属氧化物半导体(CMOS)集成电路技术用于形成存储器元件18，因此本文将基于CMOS的存储器元件实现作为示例来描述。如果需要的话，其他集成电路技术可以用于形成存储器元件和集成电路，在其中存储器元件用于形成存储器阵列。
集成电路10可以具有控制电路12用于向存储器阵列17提供信号。控制电路12可以使用引脚14自外部源接收电源电压、数据以及其他信号，以及使用路径(如路径16)从内部源接收电源电压、数据以及其他信号。控制电路12可以包括诸如寻址电路、数据寄存器电路、写电路、读电路等电路。控制电路12可以使用引脚14提供的电源电压在路径(如路径20和22)上产生期望的时变信号和固定信号。
通常，有任何合适数量的、与路径20和22关联的导线。例如，阵列17的每行在各自的路径20(举个例子)上可以具有关联的地址线(例如，为真且互补的地址线)。阵列17的每列在各自的路径22上可以具有关联的数据线(例如，为真且互补的数据线)。地址线20有时被称为字线，而数据线22有时被称为位线。
在一个实施例中，清除信号可以通过公共的清除线同时路由到阵列17中的所有单元。该清除线可以竖直取向，使得在每条路径22中存在该清除线的一个分支，或者可以水平取向，使得在每条路径20中存在该清除线的一个分支。该清除线不是必须的。
电源也可以以这种全局类型的方式分配。例如，可以使用共享的水平或竖直导体的图案并行地向每个单元18提供正电源电压Vcc。同样，可以使用共享的水平或垂直线的图案并行地向单元18提供地电压Vss。控制线(例如地址线和数据线)通常彼此正交(例如，地址线是竖直的而数据线是水平的，反之亦然)。
术语“行”和“列”仅仅表示指代存储器阵列17中的单元18的特定组的一种方式，并且有时可以交换使用。如果需要的话，其他图案的线可以用在路径20和22中。例如，可以使用不同数量的电源信号、数据信号和地址信号。
提供给存储器元件18的信号有时可以统称为控制信号。在特定情形下，这些信号中的一些信号可以称为电源信号、数据信号、地址信号、清除信号等。这些不同的信号类型并不相互排斥。例如，阵列17的清除信号可以用作一种控制(地址)信号，其可以用于清除阵列17。这种清除信号也可以通过为单元18中基于反相器的电路供电而用作一种电源信号。同样，由于清除操作用于将逻辑零置于存储器单元18中，因此清除信号可以用作一种类型的数据信号。
正电源电压Vcc可以通过正电源线来提供。地电压Vss可以通过地电源线来提供。任何合适的值可以用于正电源电压Vcc和地电压Vss。例如，正电源电压Vcc可以是1.2伏、1.1伏、1.0伏、0.9伏、小于0.9伏或其他合适的电压。地电压Vss可以是0伏(举个例子)。在典型的布置中，电源电压Vcc可以是0.85伏，Vss可以是0伏，而地址信号、数据信号和清除信号的信号电平可以在0伏(当为低时)至0.85伏(当为高时)之间。也可以使用以下布置：其中Vcc根据时间而变化；其中Vss小于0伏；以及其中控制信号被过驱动(即，其中控制信号具有大于Vcc的信号强度)。
如图1所示，集成电路10可以包括纠错电路，例如纠错电路200。纠错电路200可以是例如纠错码(ECC)电路。纠错电路200耦合到控制电路12并且用于检测和纠正可能存在于存储器阵列17中的错误。
例如，存储器单元18可能面临一种称为软错误翻转(soft error upset)的现象。软错误翻转事件是由宇宙射线和嵌入在集成电路及其封装件中的放射性杂质引起的。宇宙射线和放射性杂质产生高能量的原子粒子，例如中子和α粒子。存储器单元18包含晶体管和自图形化的硅衬底形成的其他部件。
当原子粒子撞击给定存储器单元18中的硅时，产生电子空穴对。电子空穴对生成导电路径，其可以引起给定存储器单元中的充电节点放电并使给定存储器单元的状态翻转。例如，如果逻辑“1”存储在存储器单元中，那么软错误翻转事件会引起“1”变为“0”。
集成电路中的翻转事件破坏存储在存储器元件中的数据并且会对系统性能有严重的影响。ECC电路200可以用于检测这种软错误翻转事件引起的错误并且通过将纠正的数据加载回存储错误数据的存储器单元来纠正检测到的错误。电路200，例如，能够检测单比特错误、相邻双比特错误、相邻三比特错误等。电路200能够纠正单比特错误、相邻双比特错误等。
图2是示出示例性存储器单元18的电路图，该存储器单元可配置为提供满足性能标准的改善的写裕度。如图2所示，存储器单元18可以包括具有一对交叉耦合的反相器INV1和INV2的存储部分(例如，锁存元件)。如果需要的话，单元18的存储部分可以包括两个以上的互连的反相器。
反相器INV1可以包括串行耦合在正电源线52(例如，其上提供正电源电压Vcc的电源线)和地电源线54(例如，其上提供地电源电压Vss的地线)之间的p沟道晶体管PU1和n沟道晶体管PD1。反相器INV2可包括串行耦合在正电源线52和地电源线54之间的p沟道晶体管PU2和n沟道晶体管PD2。当晶体管PU1和PU2被使能时，它们用于将单元18的内部数据存储节点拉高并且因此有时被称为上拉晶体管。当晶体管PD1和PD2被使能时，它们用于将单元18的内部数据存储节点拉低并且因此有时被称为下拉晶体管。
反相器INV1和INV2各自具有输入和输出。反相器INV1的输出可以耦合到反相器INV2的输入，而反相器INV2的输出可以耦合到反相器INV1的输入(例如，反相器INV1和INV2形成一对交叉耦合的反相器)。反相器INV1的输出可以用作第一内部数据存储节点X，而反相器INV2的输出可以用作第二内部数据存储节点/X(参见，例如图2)。
存储器单元18的存储部分可以是能够存储单数据比特的双稳态锁存电路。例如，将单元18加载逻辑“1”会导致数据存储节点X被驱动至高且数据存储节点/X被驱动至低，而将单元18加载逻辑“0”会导致数据存储节点X被驱动至低且数据存储节点/X被驱动至高。数据存储节点X和/X可以具有互补的数据值(例如，如果X是高，则/X是低，反之亦然)。
诸如n沟道晶体管PG1的晶体管可以耦合在第一读数据线(例如，其上提供真读位线(true read bit line)信号BLr的位线)和数据存储节点X之间，而诸如n沟道晶体管PG2的晶体管可以耦合在第二读数据线(例如，其上提供互补读位线(complementary read bitline)信号/BLr的位线)和数据存储节点/X之间。晶体管PG1和PG2可以各自具有由读控制信号RWL(有时被称为读字线信号或读地址信号)控制的栅极。晶体管PG1和PG2可以被开启以从单元18的存储部分读取数据。晶体管PG1和PG2有时可称为读访问晶体管、读地址晶体管、读传输晶体管、读传输门晶体管等。
如图2所示，下拉晶体管PD1和PD2以及读访问晶体管PG1和PG2可以各自具有由信号Vctr控制的体偏置端(例如，控制信号Vctr可以通过路径56传送至各自的体偏置端)。路径56可以耦合到电路12。在普通操作期间，控制电压Vctr可以等于地电源电压Vss。在写操作期间，Vctr可以暂时调整到大于Vss的电平。
例如，在数据加载操作期间，Vctr可以升高至0.5V以反向偏置下拉晶体管和读访问晶体管，从而弱化这些晶体管。电压Vctr可以被控制电路12调整为至少0.1V、至少0.3V、至少0.5V等。相对晶体管PG3和PG4弱化下拉晶体管PD1和PD2与弱化读晶体管PG1和PG2以减少读位线和内部数据存储节点之间共享的电荷的组合可以充分改善单元18的写裕度从而满足性能标准。
上拉晶体管PU1和PU2可以各自具有连接到正电源线52的体偏置端57(参见例如图2)。采用这种方式连接，上拉晶体管的体偏置端可以接收固定的体偏置电压(例如，Vcc)。如果需要的话，在读/写操作期间，上拉晶体管PU1和PU2的体偏置端57可以自控制电路12接收可调的电压以调节晶体管PU1和PU2的强度。
n沟道晶体管PG3可以耦合在第一写数据线(例如，其上提供真写位线(true writebit line)信号BLw的位线)和数据存储节点X之间，而n沟道晶体管PG4可以耦合在第二写数据线(例如，其上提供互补写位线(complementary write bit line)信号/BLw的位线)和数据存储节点/X之间。晶体管PG3和PG4可以各自具有由写控制信号WWL(有时被称为写字线信号或写地址信号)控制的栅极。晶体管PG3和PG4可以被开启以将期望的数据加载到单元18的存储部分中。晶体管PG3和PG4有时可称为写访问晶体管、写地址晶体管、写传输晶体管、写传输门晶体管等。
如图2所示，写驱动器电路(例如写驱动器50)可以耦合到写数据线。例如，第一写驱动器50可以具有输入58和输出。第一写驱动器50的输出可以耦合到第一写数据线。第二写驱动器50可以具有输入60和输出。第二写驱动器50的输出可以耦合到第二写数据线。当向存储器单元18加载数据时，写驱动器电路50可以用于将第一和第二写数据线驱动至期望的值。
关于图2描述的这种类型的存储器单元18仅仅是示例性的。如果需要的话，可以使用单端读/写布置来实现多端口存储器单元18，其中单个写地址晶体管耦合在写数据线和所选的其中一个数据存储节点之间，而单个读地址晶体管耦合在读数据线和所选的其中一个数据存储节点之间。
存储器单元18可以在普通模式(例如，数据保留或保持模式)、读模式、写模式等模式中操作。在这些模式的每种模式中，可以利用电源电压Vcc和Vss对单元18的存储部分供电。例如，可以利用0.85V的Vcc和0伏的Vss对反相器INV1和INV2供电。
在数据保留模式期间，控制信号WWL和RWL为低。只要器件10被上电(例如，只要器件10采用Vcc和Vss供电)，则存储器单元18的存储部分可以保持当前存储在单元18中的数据值。
在读模式期间，控制信号WWL为低。在使读字线信号RWL有效之前，读数据线信号BLr和/BLr可以被预充电至高电平。读字线信号RWL可以被有效以开启访问晶体管PG1和PG2以从单元18中读取数据。
例如，考虑存储器单元18存储“1”的情形(例如，数据存储节点X为高且数据存储节点/X为低)。当使RWL有效时，BLr可以保持高而/BLr可以放电而趋向低电压值(例如，流过晶体管PG2和PD2的电流将第二读数据线向地放电)。读感测电路(如感测放大器)可以接收信号BLr和/BLr并且可以用于确定从单元18读取的数据的极性。例如，如果BLr大于/BLr，则感测放大器可以输出指示逻辑“1”正从单元18被读取的对应信号。如果BLr小于/BLr，则感测放大器可以输出指示逻辑“0”正从单元18被读取的对应信号。
在写模式期间，控制信号RWL可以为低，而信号Vctr可以提高到中间电平(例如，0.4V)以反向偏置下拉晶体管PD1和PD2。在写模式期间反向偏置下拉晶体管PD1和PD2可以用于弱化单元18保持其当前值的能力(例如，当晶体管PD1和PD2被弱化时，单元18可能更易被改写)。
在写模式期间可以关闭读访问晶体管PG1和PG2。预先确定的数据值可以提供给写驱动器50的输入58和60。输入58和60可以例如分别为低和高，以向存储器单元18中加载“0”。如果输入58为低，则第一驱动器50将拉低信号BLw。如果输入60为高，则第二驱动器50将拉高信号/BLw。如果需要的话，写驱动器50也可以是反相电路。可以使写字线信号WWL有效。WWL有效将使访问晶体管PG3能够向数据存储节点X写入“0”，并且将使访问晶体管PG4能够向数据存储节点/X写入“1”(举个例子)。
读访问晶体管PG1和PG2可以在写模式期间开启，因为读和写访问晶体管使用不同的地址信号进行异步控制。在这种情形中(例如，在读扰动写中)，电压Vctr可以提高到中间电平(例如，0.3V)以反向偏置下拉晶体管PD1和PD2以及读访问晶体管PG1和PG2。反向偏置晶体管PD1、PD2、PG1和PG2可以用于改善单元18的写能力，从而与Vctr保持固定在Vss的情形相比，减少了向单元18加载新数据所需的时间量。
在读扰动写期间，新数据值可以写入到存储器单元18中并且可以并行从存储器单元18中读取旧/新数据。这是通过以下方式实现的：使用写端口向单元18中加载数据(例如，使用写访问晶体管PG3和PG4来向内部数据存储节点传送期望的数据值)，以及使用读端口并行从单元18读取数据(例如，通过使用访问晶体管PG1和PG2从内部数据存储节点读取数据)。
如图3A和3B所示，地址信号WWL和RWL可以被异步地施加高脉冲以产生读扰动写。图3A图解说明读扰动写期间的一个可能的信号行为。在时刻t1，可以使信号WWL有效(asserted)。在时刻t2，可以使信号RWL有效。可以在使信号WWL无效(deassert)之前使信号RWL有效。
在时刻t3，可以使信号WWL有效。从使WWL有效到使WWL无效的时间周期(即，从时刻t1到t3)可以被称为写周期Tw。在时刻t4，可以使信号RWL无效。从使RWL有效到使RWL无效的时间周期(即，从时刻t2到t4)可以被称为读周期Tr。在时刻t4，可能成功或可能没有成功地从单元18读取数据。
在图3A的示例中，在使RWL无效之前使WWL无效。因此，写周期Tw和读周期Tr可以具有从t2到t3的重叠周期(例如，信号WWL和RWL同时为高的周期)。在该重叠周期期间，使用晶体管PG3和PG4执行的写操作可能受晶体管PG1和PG2处于开启状态时引入的电荷共享阻碍。然而，反向偏置下拉晶体管和读地址晶体管确保Tw可以足够短以满足设计标准(例如，在使WWL无效之前可以将新数据正确地加载到单元18中)。
作为示例，可以使信号WWL有效1ns(例如，Tw可以是1ns)，而可以使信号RWL有效500ps(例如，Tr可以是500ps)。脉冲Tw和Tr可以具有重叠的时间周期，其持续250ps(举个例子)。如果需要的话，Tw和Tr可以配置成具有满足性能标准的其他合适的脉冲宽度。
图3B图解说明读扰动写期间的另一个可能的信号行为。在时刻t1，可以使信号WWL有效。在时刻t2，可以使信号RWL有效。在时刻t3，可以使信号RWL无效。在时刻t3，可能成功或可能没有成功地从单元18读取数据。在时刻t4，可以使信号WWL无效。
在图3B的示例中，在使WWL无效之前使RWL无效。因此，写周期Tw和读周期Tr可以具有从t2到t3的重叠周期(例如，信号WWL和RWL同时为高的周期)。在该重叠周期期间，使用晶体管PG3和PG4执行的写操作可能被使能晶体管PG1和PG2时发生的读数据线和数据存储节点之间的电荷共享延迟。然而，通过暂时提高Vctr反向偏置下拉晶体管和读地址晶体管确保了Tw可以足够短以满足性能标准(例如，可以在使WWL有效之前将新数据正确加载到单元18中)。
作为示例，可以使信号WWL有效800ps(例如，Tw可以是800ps)，而可以使信号RWL有效400ps(例如，Tr可以是400ps)。重叠周期可以是400ps，因为在整个写字线脉冲内使读字线脉冲有效(参见例如图3B)。如果需要的话，Tw和Tr可以被配置成具有满足性能标准的其他合适的脉冲宽度。
如果需要的话，可以在数据加载操作期间使用其他方式弱化存储器单元18的存储元件。例如，可以弱化上拉晶体管的强度，可以暂时降低正电源电压Vcc，可以暂时提升接地电源电压Vss等。
可以将每一行存储器单元18组织成各组字。图4A是图示说明一行存储器元件18的图示，使用非交错方案将其布置成第一组和第二组。在图4A的示例中，一行可以包括存储器的8位，b1-b8。位b1-b4可以与第一组关联(例如，第一字WORD1)，而位b5-b8可以与第二组关联(例如，第二字WORD2)。与同一组关联的各位可以紧邻彼此形成。例如，与WORD1关联的位b1-b4形成为不具有任何间隔单元，而位b5-b8形成为不具有任意间隔单元。
与WORD1关联的存储器元件18可以耦合到第一读字线和第一写字线，以分别接收第一读字线信号RWL和第一写字线信号WWL。与WORD2关联的存储器元件18可以耦合到第二读字线和第二写字线，以分别接收第二读字线信号RWL和第二写字线信号WWL。在为给定字选择的字线上使控制信号有效可以开启与给定字关联的存储器元件18中的对应地址晶体管。例如，使第一写字线信号有效可以开启与WORD1关联的存储器元件18中的晶体管PG3和PG4，而使第二读字线信号有效可以开启与WORD2关联的存储器元件18中的晶体管PG1和PG2。
图4A的非交错方案可以支持同一字内高达三比特错误检测和纠正。例如，如果入射在存储器单元18上的辐射引起错误数据存储在比特位置b6到b8的存储器单元18中，则器件10能够检测并纠正这个错误。作为另一个示例，如果入射在存储器元件18上的辐射引起错误数据存储在比特位置b1-b4的存储器单元18中，则器件10可能不能检测并纠正这个错误，因为这是WORD1中的四比特错误。
可以使第一和第二写字线信号WWL(以及对应的RWL，如果需要的话)中所选的一个有效，以将数据加载到给定的存储器单元18中。在写操作期间可以提升与该给定的存储器单元关联的反向体偏置电压Vctr。可以将与该给定的存储器单元关联的写数据线驱动至期望的值，以向该给定的存储器单元中加载数据，而与该给定的存储器单元关联的读数据线保持预充电。与WORD1中剩余的单元关联的写数据线和读数据线也可以保持预充电。
例如，考虑控制电路12将“1”加载到比特位置b3的存储器元件18中的情形。第一写字线信号WWL和第一读字线信号RWL可以被施加高脉冲，如关于图3A和3B所描述的。可以使第二写字线信号WWL和第二读字线信号RWL无效。可以分别将与比特位置b3中的存储器元件18关联的写位线信号BLw和/BLw驱动为高和低。可以将与比特位置b3中的存储器元件18关联的Vctr暂时提升至改善的写性能(例如，Vctr可以被暂时增加到0.5V)。与WORD1和WORD2中的其他单元18关联的写位线信号和读位线信号可以保持预充电，而与WORD1和WORD2中的其他单元18关联的电压Vctr可以保持在标称的电平(例如，在零伏)。
图4B是图示说明一行存储器元件18的图示，以单比特交错方案将其布置成多个组。在图4B的示例中，位b1、b3、b5和b7可以与第一组WORD1关联，而位b2、b4、b6和b8可以与第二组WORD2关联。如图4B所示，与WORD1关联的存储器元件18可以和与WORD2关联的存储器元件18交织(例如，与WORD1关联的给定存储器元件可以具有与WORD2关联的邻接存储器元件)。
与关于图4A描述的错误检测能力相比，单比特交错方案可以支持改善的错误检测能力。例如，如果入射在存储器单元18上的辐射引起错误数据存储在比特位置b1-b4中的存储器单元18，则器件10能够检测并纠正这个错误，因为WORD1中只有两位(即，位b1和b3)是错误的并且WORD2中只有两位(即，位b2和b4)是错误的。
与WORD1关联的存储器元件18可以耦合到第一读字线和第一写字线，以分别接收第一读字线信号RWL和第一写字线信号WWL。与WORD2关联的存储器元件18可以耦合到第二读字线和第二写字线，以分别接收第二读字线信号RWL和第二写字线信号WWL。在为给定字所选的字线上使地址信号有效可以开启与给定字关联的存储器元件18中的对应地址晶体管。可以使用关于图4A中所描述的类似方法加载图4B的存储器单元。
图4C是图示说明一行存储器元件18的图示，以双比特交错方案将其布置成多个组。在图4C的示例中，位b1、b2、b5和b6可以与第一组WORD1关联，而位b3、b4、b7和b8可以与第二组WORD2关联。如图4C所示，与WORD1关联的存储器元件18的每对可以和与WORD2关联的存储器元件18的对交织(例如，与WORD1关联的存储器元件的给定相邻对可以具有与WORD2关联的相邻存储器元件的邻接对)。
与WORD1关联的存储器元件18可以耦合到第一读字线和第一写字线，以分别接收第一读字线信号RWL和第一写字线信号WWL。与WORD2关联的存储器元件18可以耦合到第二读字线和第二写字线，以分别接收第二读字线信号RWL和第二写字线信号WWL。在为给定字所选的字线上使地址信号有效可以开启与给定字关联的存储器元件18中的对应地址晶体管。
可以使第一和第二写字线信号WWL(以及对应的RWL，如果需要的话)中所选的一个有效，以将数据加载到给定的一对相邻存储器单元18中。在写操作期间可以提升与给定的该对相邻存储器单元关联的反向体偏置电压Vctr。可以将与给定的该对存储器单元关联的写数据线驱动至期望的值，以向给定的该对存储器单元中加载数据，而将与给定的该对存储器单元关联的读数据线预充电。与WORD1中剩余的单元关联的写数据线和读数据线也可以被预充电。
例如，考虑控制电路12向比特位置b7和b8中的存储器元件18分别加载“0”和“1”的情形。可以以关于图3A和3B所描述的方式将第二写字线信号WWL和第二读字线信号RWL施加高脉冲。可以使第一写字线信号WWL和第一读字线信号RWL无效。与比特位置b7中的存储器元件18关联的写位线信号BLw和/BLw可以分别为低和高，而与比特位置b8中的存储器元件18关联的写位线信号BLw和/BLw可以分别为高和低。可以将与比特位置b7和b8中的存储器元件18关联的Vctr暂时提升至改善的写性能(例如，Vctr可以被暂时增加到0.6V)。可以将与WORD1和WORD2中的其他单元18关联的写位线信号和读位线信号预充电，而与WORD1和WORD2中的其他单元18关联的电压Vctr可以保持在标称的电平(例如，零伏)。
与关于图4A描述的错误检测能力相比，双比特交错方案可以支持改善的错误检测能力。例如，如果入射在存储器单元18上的辐射引起错误数据存储在比特位置b3-b7中的存储器单元18，则器件10能够检测并纠正这个错误，因为WORD1中只有三位(即，位b3、b4和b7)是错误的并且WORD2中只有两位(即，位b5和b6)是错误的。
ECC电路200(图1中)可以用于检测并且纠正使用图4A、4B和4C的布置组织的存储器单元18的相邻三比特错误。如果需要的话，ECC电路200可以被配置成检测和纠正相邻的双比特翻转、相邻的四比特翻转等。
图4A-4C的布置仅仅是示例性的。一行存储器元件18可以包括利用任何类型的交错配置组织成多个组(例如，组织成三个或更多字、四个或更多字、五个或更多字等)的几百或几千个存储器元件。
图5是采用关于图4B所描述的单比特交错配置布置的一行存储器单元18中的两个相邻存储器单元18的俯视布局图。如图5所示，掺杂阱(例如n阱90)可以介于第一存储器单元18-1(例如，与第一字关联的存储器元件)和第二存储器单元18-2(例如，与第二字关联的存储器元件)之间。第一和第二存储器单元中的每一个可以包括形成于p阱86中的n沟道晶体管PG1、PG2和PD2(例如参见图5中的区域82)，形成于p阱87中的n沟道晶体管PG3、PG4和PD1(例如参见图5中的区域84)以及形成于n阱88中的p沟道晶体管PU1和PU2(例如参见图5中的区域80)。
形成于存储器单元18-1和18-2之间的n阱90可以用于将单元18-1的p阱87和相继的第二单元18-2的p阱86隔离。通过这种方式隔离相邻的存储器单元的p阱可以允许与每个存储器单元18关联的p阱被独立偏置在期望的水平(例如，可以通过提升与存储器元件关联的Vctr来选择性地反向偏置那个存储器元件的p阱，而与其他存储器元件关联的信号Vctr保持为低)。
图6是采用关于图4C所描述的双比特交错配置布置的一行存储器单元中的两个相邻的存储器单元的俯视布局图。图6的第一存储器单元18-1和第二存储器单元18-2与同一字关联(例如，WORD1)。第一存储器单元18-1可以包括形成于p阱92中的n沟道晶体管PG1、PG2和PD2(例如参见图6中的区域82)，形成于p阱93中的n沟道晶体管PG3、PG4和PD1(例如参见图6中的区域84)以及形成于n阱88中的p沟道晶体管PU1和PU2(例如参见图6中的区域80)。第二存储器单元18-2可以包括形成于p阱92中的n沟道晶体管PG3、PG4和PD1(例如参见图6中的区域84’)，形成于n阱88中的p沟道晶体管PU1和PU2(例如参见图6中的区域80’)以及形成于p阱93中的n沟道晶体管PG1、PG2和PD2(例如参见图6中的区域82’)。
与使用图5的布置形成的存储器阵列17相比，第一和第二存储器元件中的n沟道晶体管之间的共享p阱93可以用于减少存储器阵列17的面积。以提升的电压Vctr偏置p阱93可以反向偏置一对相邻的存储器单元中的对应晶体管。如图6所示，n阱100可以介于与WORD1关联的一对相邻的存储器单元和与WORD2关联的一对相邻的存储器单元之间(举个例子)。
图5和6的布置仅仅是示例性的。图5和图6中示出的各部分可以沿着具有几百或几千个存储器单元18的整行重复。
图7示出写模式期间向所选的存储器单元18中加载数据涉及的示例性步骤。在步骤110，可以将读数据线预充电至高电平(例如，信号BLr和/BLr可以被预充电至高)。在步骤112，可以将与所选的存储器单元关联的Vctr提高到中间电平，以弱化所选单元的下拉晶体管和读地址晶体管。
在步骤114，写驱动器50可以被配置成向写数据线提供适当的写数据值，这些写数据值将被加载到所选的存储器单元中(例如，BLw和/BLw可以分别为“1”和“0”以加载“1”，反之亦然)。
在步骤116，可以使写字线信号WWL有效以开启所选单元中的写地址晶体管。当使WWL有效时，所选的存储器单元可以被加载期望的数据。在步骤118，可以使信号WWL无效。在步骤120，可以将Vctr降回地(例如，0伏)。如果有其他存储器单元要被加载，则处理可以循环回步骤110，如路径122所指示的。
在关于图7所描述的数据加载操作期间，可以在任何时刻使读字线信号RWL有效。提升Vctr可以通过在RWL有效时减轻读扰动来提供改善的写性能。
附加实施例
附加实施例1。存储器元件电路包括：存储元件；耦合到所述存储元件的至少一个写访问晶体管；耦合到所述存储元件的至少一个读访问晶体管；以及控制电路，可操作用于在使用所述至少一个写访问晶体管向所述存储元件加载数据的同时弱化所述至少一个读访问晶体管。
附加实施例2。根据附加实施例1中的存储器元件电路，其中所述至少一个读访问晶体管包括体偏置端，并且其中所述控制电路可操作用于在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时通过向所述至少一个读访问晶体管的体偏置端施加反向偏置电压来弱化所述至少一个读访问晶体管。
附加实施例3。根据附加实施例1的存储器元件电路，其中所述至少一个读访问晶体管包括第一栅极，其中所述至少一个写访问晶体管包括第二栅极，其中所述控制电路可操作用于在向所述第二栅极施加第二电压以使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时通过向所述第一栅极施加第一电压来弱化所述至少一个读访问晶体管，并且其中所述第一电压小于所述第二电压。
附加实施例4。根据附加实施例1的存储器元件电路，其中所述存储元件包括至少一个存储元件晶体管，在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，由控制电路弱化所述至少一个存储元件晶体管。
附加实施例5。根据附加实施例4中的存储器元件电路，其中所述至少一个读访问晶体管和所述存储元件晶体管各自包括体偏置端，并且其中所述控制电路可操作用于在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，通过向所述至少一个读访问晶体管和所述存储元件晶体管的体偏置端施加反向偏置电压来弱化所述至少一个读访问晶体管和所述存储元件晶体管。
附加实施例6。根据附加实施例4中的存储器元件电路，其中所述存储元件晶体管包括体偏置端，并且其中所述控制电路可操作用于在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，通过向所述存储元件晶体管的体偏置端施加反向偏置电压来弱化所述存储元件晶体管。
附加实施例7。根据附加实施例6中的存储器元件电路，其中所述存储元件晶体管包括n沟道晶体管。
附加实施例8。根据附加实施例6中的存储器元件电路，其中所述存储元件晶体管包括p沟道晶体管。
附加实施例9。附加实施例1中的存储器元件电路还包括：附加写访问晶体管，其可操作用于向所述存储元件加载数据。
附加实施例10。附加实施例9中的存储器元件电路还包括：耦合到所述存储元件的附加读访问晶体管，其中所述控制电路可操作用于在使用所述至少一个写访问晶体管和所述附加写访问晶体管向所述存储元件加载所述数据的同时，通过向所述存储元件中的至少一对晶体管、所述至少一个读访问晶体管和所述附加读访问晶体管施加反向体偏置电压来弱化所述存储元件、所述至少一个读访问晶体管和所述附加读访问晶体管。
附加实施例11。附加实施例1中的存储器元件电路还包括：纠错电路，其可操作用于检测和纠正所述存储元件中的错误。
附加实施例12。根据附加实施例11中的存储器元件电路，其中所述纠错电路包括纠错码电路。
附加实施例13。一种向存储器元件加载数据的方法，其中存储器元件包括存储元件、至少一个写访问晶体管和至少一个读访问晶体管，该方法包括：在使用所述至少一个写访问晶体管向所述存储元件加载数据时，同时弱化所述至少一个读访问晶体管和所述存储元件。
附加实施例14。根据附加实施例13所述的方法，其中同时弱化所述至少一个读访问晶体管和所述存储元件包括在读扰动写期间，通过调节与所述存储器元件关联的至少一个体偏置信号来同时弱化所述至少一个读访问晶体管和所述存储元件。
附加实施例15。根据附加实施例13中的方法，其中所述存储元件包括至少一个存储元件晶体管，其中所述至少一个读访问晶体管和所述存储元件晶体管各自包括体偏置端，并且其中同时弱化所述至少一个读访问晶体管和所述存储元件包括：在读扰动写期间，向所述至少一个读访问晶体管的体偏置端和所述存储元件晶体管的体偏置端施加反向偏置电压。
附加实施例16。根据附加实施例13中的方法，其中所述至少一个读访问晶体管包括耦合到所述存储元件的一对读访问晶体管，其中所述至少一个读访问晶体管包括第一栅极，并且其中所述至少一个写访问晶体管包括第二栅极，该方法还包括：在读扰动写期间，向所述第二栅极施加第二电压的同时向所述第一栅极施加第一电压，其中所述第一电压小于所述第二电压。
附加实施例17。根据附加实施例13中的方法，其中所述至少一个读访问晶体管包括n沟道读访问晶体管，其中所述存储元件包括至少一个n沟道晶体管，并且其中同时弱化所述至少一个读访问晶体管和所述存储元件包括：同时弱化所述n沟道读访问晶体管和所述存储元件的n沟道晶体管。
附加实施例18。一种存储器元件，包括：存储元件，其具有至少两对晶体管，每对包括串行耦合的p沟道晶体管和n沟道晶体管；至少一个写地址晶体管；以及至少一个读地址晶体管，其中所述存储元件的n沟道晶体管具有体偏置端，所述体偏置端可操作用于在数据被加载到所述存储元件中的读扰动写期间接收可调节的体偏置电压，并且其中所述存储元件的p沟道晶体管可操作用于在所述读扰动写期间接收固定的体偏置电压。
附加实施例19。根据附加实施例18中的存储器元件，其中所述存储元件的n沟道晶体管各自包括体偏置端，并且其中所述n沟道晶体管的体偏置端可操作用于在所述读扰动写期间接收可调节的体偏置电压以反向偏置所述n沟道晶体管。
附加实施例20。根据附加实施例18中的存储器元件，其中所述存储元件的n沟道晶体管和所述至少一个读地址晶体管各自包括体偏置端，并且其中所述n沟道晶体管和所述至少一个读地址晶体管的体偏置端可操作用于在所述读扰动写期间接收所述可调节的体偏置电压以反向偏置所述n沟道晶体管和所述至少一个读地址晶体管。
之前的内容仅仅是示例本发明的原理，本领域技术人员可以做出各种修改而不偏离本发明的范围和精神。之前的实施例可以单独实施或者以任意的组合实施。

Claims (15)

1.一种存储器元件电路，包括：
存储元件；
耦合至所述存储元件的至少一个写访问晶体管；
耦合至所述存储元件的至少一个读访问晶体管；以及
控制电路，其可操作以在使用所述至少一个写访问晶体管向所述存储元件加载数据的同时，弱化所述至少一个读访问晶体管而不弱化所述至少一个写访问晶体管，其中所述控制电路通过向所述至少一个读访问晶体管的体偏置端施加反向偏置电压来弱化所述至少一个读访问晶体管。
2.根据权利要求1所述的存储器元件电路，其中所述至少一个读访问晶体管包括体偏置端，其中所述至少一个写访问晶体管包括栅极端子，其中所述控制电路可操作以在向所述写访问晶体管的所述栅极端子施加第二电压以使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，通过向所述读访问晶体管的所述体偏置端施加第一电压来弱化所述至少一个读访问晶体管，并且其中所述第一电压小于所述第二电压。
3.根据权利要求1所述的存储器元件电路，其中所述存储元件包括至少一个存储元件晶体管，在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，由所述控制电路弱化所述至少一个存储元件晶体管。
4.根据权利要求3所述的存储器元件电路，其中所述存储元件晶体管包括体偏置端，并且其中所述控制电路可操作以在使用所述至少一个写访问晶体管向所述存储元件加载所述数据的同时，通过向所述存储元件晶体管的所述体偏置端施加反向偏置电压来弱化所述存储元件晶体管。
5.根据权利要求4所述的存储器元件电路，其中所述存储元件晶体管包括n沟道晶体管。
6.根据权利要求4所述的存储器元件电路，其中所述存储元件晶体管包括p沟道晶体管。
7.根据权利要求1所述的存储器元件电路，还包括：
附加写访问晶体管，其可操作以向所述存储元件加载数据。
8.根据权利要求7所述的存储器元件电路，还包括：
耦合到所述存储元件的附加读访问晶体管，其中所述控制电路可操作以在使用所述至少一个写访问晶体管和所述附加写访问晶体管向所述存储元件加载所述数据的同时，通过向所述存储元件中的至少一对晶体管、所述至少一个读访问晶体管和所述附加读访问晶体管施加反向体偏置电压来弱化所述存储元件、所述至少一个读访问晶体管和所述附加读访问晶体管。
9.根据权利要求1所述的存储器元件电路，还包括：
纠错电路，其可操作以检测和纠正所述存储元件中的错误。
10.根据权利要求9所述的存储器元件电路，其中所述纠错电路包括纠错码电路。
11.一种向存储器元件写入数据的方法，其中所述存储器元件包括存储元件、至少一个写访问晶体管和至少一个读访问晶体管，所述方法包括：
在写操作期间，通过向与所述至少一个读访问晶体管相关联的体偏置端和与所述存储元件晶体管相关联的体偏置端施加反向偏置电压来同时弱化所述至少一个读访问晶体管和所述存储元件。
12.根据权利要求11所述的方法，其中所述至少一个读访问晶体管包括耦合到所述存储元件的一对读访问晶体管，其中所述至少一个读访问晶体管包括第一栅极，并且其中所述至少一个写访问晶体管包括第二栅极，该方法还包括：
在读扰动写期间，向所述第二栅极施加第二电压的同时向所述第一栅极施加第一电压，其中所述第一电压小于所述第二电压。
13.根据权利要求11所述的方法，其中所述至少一个读访问晶体管包括n沟道读访问晶体管，其中所述存储元件包括至少一个n沟道晶体管，并且其中同时弱化所述至少一个读访问晶体管和所述存储元件包括：
同时弱化所述n沟道读访问晶体管和所述存储元件的所述n沟道晶体管。
14.一种存储器元件，包括：
具有至少两对晶体管的存储元件，每对包括串联耦合的p沟道晶体管和n沟道晶体管；
至少一个写地址晶体管；以及
至少一个读地址晶体管，其中所述存储元件的所述n沟道晶体管具有体偏置端，所述体偏置端可操作以在数据被加载到所述存储元件的读扰动写期间接收可调节的体偏置电压，其中所述存储元件的所述n沟道晶体管和所述至少一个读地址晶体管各自包括体偏置端，其中所述n沟道晶体管的所述体偏置端和所述至少一个读地址晶体管的所述体偏置端可操作在所述读扰动写期间接收所述可调节的体偏置电压以反向偏置所述n沟道晶体管和所述至少一个读地址晶体管，并且其中所述至少一个写地址晶体管在所述读扰动写期间接收固定的体偏置电压。
15.根据权利要求14所述的存储器元件，其中所述存储元件的所述n沟道晶体管各自包括体偏置端，并且其中所述n沟道晶体管的所述体偏置端可操作以在所述读扰动写期间接收可调节的体偏置电压以反向偏置所述n沟道晶体管。
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