CN101529374A - 用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件 - Google Patents

用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件 Download PDF

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CN101529374A CNA2006800508008A CN200680050800A CN101529374A CN 101529374 A CN101529374 A CN 101529374A CN A2006800508008 A CNA2006800508008 A CN A2006800508008A CN 200680050800 A CN200680050800 A CN 200680050800A CN 101529374 A CN101529374 A CN 101529374A
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Abstract

提供具有存储元件的集成电路。所述存储元件产生输出信号。所述集成电路可以是包含可编程逻辑的可编程逻辑器件集成电路，此可编程逻辑包括具有栅极的晶体管。当被加载配置数据时，所述存储元件产生输出信号，该输出信号被施加到所述可编程逻辑器件中所述晶体管的所述栅极以定制可编程逻辑。为保证所述可编程逻辑中的所述晶体管被合适地开启，所述存储元件在正常器件操作期间由被提高的供电电平供电。在数据加载操作期间，所述存储元件的所述供电电平被减小。在加载期间减小所述存储元件供电电平为所述存储元件增加了写裕量(write margin)。

Description

用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件
【0001】本申请要求于2005年11月17日提交的编号为10/282,858的美国专利申请的优先权。
技术领域
【0002】本发明涉及易失性存储器，且更具体地，涉及具有用于集成电路如可编程逻辑器件的升高输出电压的易失性存储元件。
背景技术
【0003】集成电路一般含有易失性存储元件。典型的易失性存储元件基于交叉耦合的反相器(锁存器)并被用于存储数据。每一个存储元件可以存储少许数据。
【0004】易失性存储元件常常被用来存储可编程逻辑器件中的配置数据。可编程逻辑器件是一种能够以较小的批量定制来实现所需逻辑设计的集成电路。在典型的方案中，可编程逻辑器件生产商预先设计并制造未定制的可编程逻辑器件集成电路。然后，逻辑设计者使用逻辑设计系统设计定制的逻辑电路。该逻辑设计系统使用制造商的可编程逻辑器件的硬件能力信息来帮助该设计者利用给定的可编程逻辑器件上的可用资源实施该逻辑电路。
【0005】该逻辑设计系统基于逻辑设计者的定制设计创建配置数据。当配置数据被加载到一个可编程逻辑器件的存储元件内时，它对该可编程逻辑器件的逻辑进行编程从而该可编程逻辑器件实施设计者的逻辑电路。使用可编程逻辑器件可以极大地降低实施所需集成电路设计所需要的努力。
【0006】传统的可编程逻辑器件存储元件使用正供电电压来供电。用于为传统的可编程逻辑器件供电的正供电电压典型地被称为Vcc或Vcc-core，它与被用来为可编程逻辑器件中的核心逻辑供电的供电电压相同。
【0007】在低Vcc值上运行的集成电路如可编程逻辑器件集成电路优于在较高Vcc值上运行的集成电路。例如，Vcc的降低一般导致降低的功率消耗。由于这些优点，半导体产业持续地致力于支持Vcc降低的工艺和电路设计。前几代可编程逻辑器件运行于2.0伏特、1.8伏特和1.5伏特的Vcc电平。更近的，在可编程逻辑器件中已经使用1.2伏特的Vcc电平。预计未来的可编程逻辑器件将支持低于1.2伏特(例如1.1伏特或1.0伏特)的Vcc电平。
【0008】可编程逻辑器件中的存储元件产生静态输出信号，这些静态输出信号反映已被加载到该存储元件内的配置数据。这些静态输出信号驱动金属氧化物半导体(MOS)晶体管的栅极。一些晶体管在多路复用器和其它逻辑组件中被用作传输晶体管。可编程逻辑器件中的传输晶体管仅在它们被足够大的电压驱动下才会正确地工作。如果因为例如器件上的Vcc电平太低而在不足的电压电平上驱动可编程逻辑器件中的传输晶体管，则穿过该传输晶体管的数据信号将遭受过度的电压损耗并且可能在器件上无法被辨认为有效的逻辑信号。
【0009】因此需要能够提供在低供电电平下良好运行的可编程逻辑器件集成电路。
发明内容
【0010】根据本发明，提供包含存储元件的集成电路如可编程逻辑器件集成电路。可编程逻辑器件集成电路包含可编程逻辑。所述可编程逻辑通过加载适当配置数据到存储元件内而被编程。当被加载后，所述存储元件产生与所述被加载的配置数据相应的静态输出信号。所述静态输出信号被施加到所述可编程逻辑中晶体管的所述栅极以相应地开启或关闭晶体管。
【0011】为保证所述静态输出信号足够大以正确地控制所述可编程逻辑晶体管，所述存储元件由被提高的供电电压供电。包含逻辑0位的存储元件产生低静态输出信号。包含逻辑1位的存储元件产生高静态输出信号。所述高静态输出信号具有等于所述被提高的供电电压的电压。
【0012】存储元件使用数据线加载配置数据。地址线和地址晶体管被用于控制哪些存储元件被加载。在数据加载操作期间用于为所述存储元件供电的供电电压被减小。这在放松对地址晶体管的要求的同时增加了写裕量(write margin)。
【0013】根据附图和以下对优选实施例的详细描述，本发明的其它特征、性质和各种优点将会更明显。
附图说明
【0014】图1是根据本发明的示例性可编程逻辑器件集成电路图。
【0015】图2是可编程逻辑器件存储元件的传统阵列图。
【0016】图3是传统的可编程逻辑器件存储元件图。
【0017】图4是示出传统的可编程逻辑器件存储单元怎样被加载具有逻辑1值的配置数据位的时序图。
【0018】图5是示出传统的可编程逻辑器件存储单元怎样被加载具有逻辑0值的配置数据位的时序图。
【0019】图6为涉及将配置数据位写入图3中所示类型的传统可编程逻辑器件存储元件阵列的步骤的流程图。
【0020】图7是根据本发明具有存储元件电路的示例性可编程逻辑器件图。
【0021】图8是根据本发明用于集成电路如图7中所示类型的可编程逻辑器件集成电路的示例性存储元件图。
【0022】图9是根据本发明示出图8中所示类型的可编程逻辑器件存储单元怎样被加载具有逻辑1值的配置数据位的时序图。
【0023】图10是根据本发明示出图8中所示类型的可编程逻辑器件存储单元怎样被加载具有逻辑0值的配置数据位的时序图。
【0024】图11是根据本发明涉及将配置数据位写入图7中所示类型的可编程逻辑器件存储元件阵列的示例性步骤的流程图。
具体实施方式
【0025】本发明涉及包含存储元件的集成电路。本发明还涉及存储元件和用与加载数据到所述存储元件的电路。所述集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、在其中存储元件被用于配置存储器的可编程逻辑器件集成电路或任何其他适合的集成电路。为了表述清楚，本发明将一般地在可编程逻辑器件集成电路和可编程逻辑器件存储元件的背景下进行描述。
【0026】图1示出了根据本发明的示例性可编程逻辑器件10。
【0027】可编程逻辑器件10可以具有输入/输出电路12，该输入/输出电路用于驱动器件10的信号关闭和用于通过输入/输出引脚14从其他器件接收信号。互连资源16如全局和局域竖直和水平的导线和总线可以用于路由器件10上的信号。互连资源16包括固定互连(导线)和可编程互连(即，各个固定互连之间的可编程连接)。可编程逻辑18可以包括组合逻辑电路与时序逻辑电路。可编程逻辑18可以被配置成执行定制逻辑功能。与互连资源相关的可编程互连可以看成是可编程逻辑18的一部分。
【0028】可编程逻辑器件10包含易失性存储元件20，易失性存储元件20可以使用引脚14和输入/输出电路12加载配置数据(也叫做编程数据)。一旦被加载，每个存储元件提供相应的静态控制输出信号，此信号控制可编程逻辑18中的相关逻辑组件的状态。存储元件输出信号典型地被用于控制金属氧化物半导体(MOS)晶体管的栅极。这些晶体管大多数通常是可编程组件如多路复用器中的n沟道金属氧化物半导体(NMOS)传输晶体管。当存储元件输出为高电位时，由该存储元件控制的传输晶体管被开启且从其输入传输逻辑信号到其输出。当该存储元件输出为低电位时，该传输晶体管被关闭且不传输逻辑信号。
【0029】典型的存储元件20由众多晶体管形成，这些晶体管被配置以形成交叉耦合的反相器。在一种适合的方法中，互补金属氧化物半导体(CMOS)集成电路技术被用于形成存储元件20，所以基于CMOS的存储元件实施方式在此作为示例被描述。在可编程逻辑器件集成电路的背景下，存储元件储存配置数据，并因此有时被称为配置随机存取存储器(CRAM)单元。
【0030】存储元件可以从外部可擦除可编程只读存储器加载并通过引脚14和输入/输出电路12控制芯片。被加载的存储元件20提供静态控制信号，这些静态控制信号被施加到可编程逻辑18中的电路单元(例如，金属氧化物半导体晶体管)的端(例如，栅极)上以控制这些单元(例如，开启或关闭某些晶体管)并以此配置可编程逻辑18中的逻辑。电路单元可以是晶体管如传输晶体管、多路复用器的一部分、查询表、逻辑阵列、与逻辑门(AND)、或逻辑门(OR)、与非逻辑门(NAND)和或非逻辑门(NOR)等等。
【0031】存储元件20通常被布置成阵列样式。在典型的现代可编程逻辑器件中，每个芯片上可以有数百万个存储元件20。在编程操作期间，由用户(例如，逻辑设计者)为存储元件阵列提供配置数据。一旦被加载配置数据，存储元件20选择性地控制(例如，开启或关闭)可编程逻辑18中的部分电路并以此定制其功能以使其根据需要进行操作。
【0032】器件10的电路可使用任何合适的架构来组织。例如，可编程逻辑器件10的逻辑可被组织为较大的可编程逻辑区域的一系列的行和列，每个较大的可编程逻辑区域含有多个较小的逻辑区域。器件10的逻辑资源可由互连资源16如相关垂直和水平导体相互连接。这些导体可包含基本跨越整个器件10的全局导线、跨越器件10的一部分的部分线如半线或四分之一线、特定长度(例如足以互连几个逻辑区域)的交错线、较小的局部线或任何其它合适的互连资源布置。如果需要，器件10的逻辑可在更多面或层中布置，其中多个大区域被互连以形成更大的逻辑部分。此外其它的器件布置可使用没有被布置在行和列中的逻辑。
【0033】当存储元件被布置在阵列中时，水平的或垂直的导体和相关加载电路可被用来加载配置数据到存储元件中。图2示出传统的数据加载布置。图2的布置含有存储元件24的3×3的阵列22。(实际的存储器阵列一般具有数百或数千个行和列，但3×3阵列被用作示例)。阵列22通过正供电线40和接地线38(0伏特)来接收供电。线40上的电压Vcc一般是1.2伏特，地线38上的电压Vss一般是0伏特。
【0034】清除线36(标记为CLR)被用来清除存储器阵列22的内容。在该阵列已被清除后，可加载配置数据。
【0035】配置数据通过输入32被串行地提供给寄存器30。然后该配置数据通过DATA_IN_1、DATA_IN_2和DATA_IN_3的线26被并行地提供给阵列22。地址解码器34通过输入44接收地址信息。作为响应，地址解码器使地址线28中所需的一个(即ADD1、ADD2或ADD3)有效。当给定列中的地址线有效时，数据线26上的数据被加载到该列中的存储元件24内。通过系统地加载阵列的每一个列中的存储元件，该阵列被充满。在该阵列被完全地加载了配置数据之后，每一个存储元件24的输出42产生相应的静态控制信号来控制晶体管的栅极或可编程逻辑器件上的其他逻辑组件。
【0036】图3示出图2中阵列22所使用的传统存储元件24类型。如图3所示，存储元件24由两个交叉耦合的反相器——反相器46和反相器52组成。反相器46具有P沟道金属氧化物半导体(PMOS)晶体管48和N沟道金属氧化物半导体(NMOS)晶体管50。反相器52具有PMOS晶体管54和NMOS晶体管56。在通过激活清除线36而进行的清除操作过程中，NMOS晶体管60被开启。这将节点N2连接到地38并清除存储元件24。存储元件在线42上的输出(DATA_OUT)由节点N2上的信号决定。
【0037】当地址线28被置于高电位时，NMOS晶体管58被开启而且数据线26上的信号被驱动到存储元件46内。如果线26上的信号是高电位，则节点N1保持高电位而且存储元件24保持其低电位(清除)状态。输出DATA_OUT为低电位。如果线26上的信号是低电位，则节点N1位于低电位，并且由于反相器46将低N1信号反相，节点N2上的电压被拉高。这使得输出DATA_OUT处于高电位。
【0038】DATA_OUT信号被施加于传输晶体管64的栅极62。当DATA_OUT是低电位时，传输晶体管64关闭。当DATA_OUT信号是高电位时，传输晶体管64打开并且数据被允许在线66和线68之间流动。
【0039】图4和图5示出了显示与加载传统存储元件24相关的操作的信号时序图。图4的迹线图示说明将逻辑“1”加载到被清除的存储元件24中的过程。图5的迹线图示说明将逻辑“0”加载到被清除的存储元件24中的过程。
【0040】图4的第一迹线示出施加到Vcc线40的电压Vcc恒定为1.2伏特。这一正供电电压被施加到反相器46和52。
【0041】图4的第二迹线示出在系统启动期间清除操作已被执行后，线36上的清除信号CLR恒定为0伏特。
【0042】如图4的第三迹线所示，地址线ADD在t1时刻有效而在t2时刻无效。
【0043】图4的第四迹线示出线26上DATA_IN的值在数据加载操作期间是不变的低信号。
【0044】图4的第五迹线中的信号N1代表图3中节点N1处的电压。
【0045】图4的第六迹线中的信号DATA_OUT与节点N2处的电压相同且代表存储元件24的内容。当存储元件存储逻辑1时，节点N2为高电平且DATA_OUT为高电平。当存储元件存储逻辑0时，节点N2为低电平且DATA_OUT为低电平。
【0046】如图4所示，在t1之前的时刻t，ADD为低电平，因此晶体管58被关闭。节点N1处的电压为高电平且节点N2处的电压为低电平。在此情况下，储存在存储元件中的数据是逻辑0，因为存储元件处于其清除状态。在t1时刻，ADD变为高电平，此高电平开启晶体管58且连接位于0伏特的DATA_IN线到节点N1，使N1变为低电平。节点N1上的低电平被反相器46反相，从而节点N2上的电压变为高电平。图4的第六迹线示出这使DATA_OUT在t1时刻变为高电平。在此阶段，逻辑1被储存在存储元件24中。当地址线ADD在t2时刻无效时，晶体管58被关闭，这隔离了存储元件并防止进一步的状态变化。如图4的第六迹线所示，DATA_OUT信号在t2时刻维持高电平。
【0047】图5的迹线图示说明将逻辑“0”加载到已被清除的存储元件24(图3)中的过程。在此情况下，存储元件包含逻辑0，所以加载过程不改变其状态。
【0048】图5的第一迹线示出施加到Vcc线40的电压Vcc恒定为1.2伏特。正供电电压Vcc被施加到反相器46和52。
【0049】在系统启动期间清除操作被执行后，线36上的清除信号CLR恒定为0伏特，如图5的第二迹线所示。
【0050】如图5的第三迹线所示，地址线ADD在时刻t1有效且在t2时刻无效。
【0051】图5的第四迹线示出线26上DATA_IN的值在数据加载操作期间为不变的高电平值。在图5的情形中，逻辑0被加载到存储元件24中，因此DATA_IN为高电平-即，期望单元内容的反相。在图4的情形中，逻辑1被加载到存储元件24中，因此DATA_IN为低电平。
【0052】图5的第五迹线中的信号N1代表图3中节点N1处的电压。当0被加载到已被清除的存储元件中时N1不改变。
【0053】图5的第六迹线中的信号DATA_OUT与节点N2处的电压相同，该信号代表存储元件24的内容。因为存储元件24被清除，DATA_OUT在t1时刻之前为低电平。在t1时刻之后，ADD有效，其将晶体管58开启并连接高DATA_IN信号到节点N1。如图5的DATA_OUT迹线所示，N1已经为高电平，所以施加高DATA_IN信号到节点N1不引起存储元件24的状态在t1时刻发生改变。ADD线在t2时刻被无效后，DATA_OUT信号仍然保持其低电平值不变。
【0054】图6示出与清除和编程图3所示类型的传统存储元件有关的步骤的流程图。
【0055】在步骤70，使用清除线清除存储元件。
【0056】在步骤72，配置数据通过输入32被转移到寄存器30(图2)中。
【0057】在步骤74，控制信号在输入44处被施加到图2的地址解码器34。控制信号指示地址解码器34使所需地址线28有效以对阵列22中一列存储元件进行寻址。如图3所示和图4与图5的有关描述，使地址线有效将(以反相形式)存在于每个DATA_IN线26上的数据加载到被寻址的列中与其相关的存储元件24中。
【0058】在步骤76，地址线被无效。如果额外存储元件要被加载，则程序回到步骤72(线78)，否则程序结束(线80)。
【0059】图3的存储元件电路的正确操作需要晶体管58足够强大以克服由晶体管54在反相器52的输出处的节点N1所驱动的电压，且晶体管60足够强大以克服由晶体管48在反相器46的输出处的节点N2所驱动的电压。如果晶体管60太弱，它将不可能清除存储元件24。如果晶体管58太弱，它将不可能将逻辑1加载到存储元件24中。此外，需要产生足够大的信号DATA_OUT以正确地控制晶体管64。
【0060】随着半导体产业寻求低的Vcc值，使用图3中的电路的困难程度提高。如图4的第六迹线所示，当逻辑1被加载到存储元件24中时，所产生的DATA_OUT信号具有电压Vcc。在Vcc的低值情况下，该DATA_OUT电压会相对较低。结果是晶体管64可能没有被足够的强度所驱动。在这种类型的情况下，在输入66处具有电压范围在0伏特(Vss)和1.2伏特(Vcc)之间的逻辑信号可能衰减很多以至于它们在输出68上具有电压范围在0伏特和0.6伏特之间。这种程度的信号衰减可能是无法容忍的，因为0.6伏特的信号可能无法被辨认为有效的逻辑高信号。
【0061】根据本发明，存储元件在加载操作期间由相对较低的供电电平供电，在正常操作期间由相对较高的供电电平供电。加载过程中所用的相对较低的供电电平避免或减少依赖超规格的地址晶体管和清除晶体管的需要。正常操作过程中所用的相对较高的供电电平保证存储元件的输出有足够大的电压以作为传输晶体管和其他可编程逻辑电路的静态控制信号。
【0062】图7示出了根据本发明包含存储元件82的示例性集成电路10如可编程逻辑器件集成电路。如图7所示，集成电路10具有电力调节器电路84。电力调节器电路84在供电输出线86处产生时变正供电电压Vcchg。时变供电电压Vcchg在高值Vcchg-high和低值Vcchg-low范围内变化。
【0063】电压Vcchg-low被用于在编程期间给存储元件82供电。电压Vcchg-high被用于在正常操作期间给存储元件82供电。任何适当的电压电平可被用于Vcchg-high和Vcchg-low。例如，如果集成电路具有运行在1.2伏特的正供电电压Vcc下的核心逻辑电路，那么1.6伏特的电压电平可被用于Vcchg-high且1.2伏特的电压电平可被用于Vcchg-low。其他电平也可被使用。例如，Vcchg-low可处于0.8伏特到1.2伏特范围内或0.6伏特到1.2伏特范围内，而Vcchg-high为1.6伏特或在1.4到1.7伏特范围内。作为另一个示例，Vcchg-high可通过使用高于1.2伏特的电压被提高，而Vcchg-low可通过使用小于或等于1.2伏特的Vcchg-low值(例如，1.1伏特)被降低。在这些情况下Vcc的值可以为1.2伏特或更小。通常，只要Vcchg-high大于Vcchg-low，可使用任何适合的电压电平。使用1.6伏特的Vcchg-high和1.2伏特的Vcchg-low值仅作为示例。
【0064】线86被用于将Vcchg分配给存储元件阵列88中的每个存储元件82。地线90将接地供电信号Vss(例如，0伏特)分配给阵列88。在图7的示例中，阵列88中有三行和三列的存储元件82。这仅作为示例。集成电路如集成电路10可以具有任何合适数量的存储元件82。作为示例，典型的存储阵列可以具有布置在数百或数千个行和列中的数千或数百万个存储元件82。
【0065】电力调节器电路84通过相关引脚14接收供电。电力调节器电路可以由施加在引脚14处的输入供电电压产生时变供电信号Vcchg。例如，供电电力调节器电路84可以由Vcc-high和Vss供电且可以通过将Vcchg-high或被降低的值Vcchg-low传输到其输出端而产生时变供电电压Vcchg。被降低的值Vcchg-low可以使用分压器或其他合适的降压电路从Vcchg-high获得。如虚线92所示，供电可以可选择地以其他电压如Vcc(例如，此例中为1.2伏特)提供给电力调节器电路84。在此类型的情形中，供电电力调节器电路84可以使用电荷泵或其他升压电路以产生Vcchg-high。然后此内生(internally-generated)电压电平可以被用于提供电力调节器电路84的输出处的时变供电电压Vcchg。通常，较高的电压如Vcchg-high可以使用电荷泵电路或其他升压电路从较低电压如Vcc获得，反之较低的电压如Vcchg-low可以使用分压器电路或其他降压电路从较高电压如Vcchg-high获得。
【0066】线94被用于将供电电压Vcc分配给集成电路10上的其他电路。例如，可编程逻辑器件集成电路如图1的可编程逻辑器件集成电路10包含可由供电电压Vcc供电的可编程逻辑18。
【0067】使用低值Vcc(对于现代集成电路典型地为1.2伏特的电压或更小)提供诸如降低集成电路的功率消耗等好处。Vcchg的值在正常操作期间通常等于或高于Vcc，但此较高电压在器件的操作期间增强了传输晶体管和其他可编程逻辑18的操作，且仅需要被分配给器件(即存储器阵列88)上的一部分电路。
【0068】数据加载和控制电路96控制阵列88的清除和数据加载操作。数据加载和控制电路96通过输入路径98从外部源接收配置数据。在典型的系统中，配置数据被从存储器和数据加载电路加载到可编程逻辑器件中。此类型的电路有时被称为配置器件，其将配置数据加载到寄存器100中。地址解码器102可通过路径98接收外部控制信号，或者寻址控制信号可在数据加载和控制电路96中内部生成。
【0069】数据加载和控制电路96在清除线104(标记为CLR)处产生清除信号。通过电路96使信号CLR有效以清除存储器阵列88的内容。清除操作典型地在系统加电或重配置期间被执行。在阵列被清除后，CLR信号被无效且配置数据被加载。
【0070】配置数据可以通过输入106被串行地加载到寄存器100中。寄存器100通过DATA_IN_1、DATA_IN_2和DATA_IN_3线108将配置数据并行地施加到阵列88。地址解码器102通过输入110从外部源或从数据加载和控制电路96中的电路接收寻址信息。地址解码器102系统地使所需地址线112(即，ADD1、ADD2或ADD3)有效。随着每列中的地址线被有效，数据线108上的数据被加载到该列的存储元件82中。通过这种方式对每一列寻址，整个阵列88被加载配置数据。在阵列被加载后，每个存储元件82的输出114产生相应的静态控制信号用于控制传输晶体管的栅极或可编程逻辑器件10(图1)中可编程逻辑18的其他逻辑组件。
【0071】图8示出了图7中阵列88所用的存储元件82类型。存储元件82由两个交叉耦合的反相器——反相器116和反相器118组成。反相器116具有p沟道金属氧化物半导体(PMOS)晶体管120和n沟道金属氧化物半导体(NMOS)晶体管122。反相器118具有PMOS晶体管124和NMOS晶体管126。
【0072】在通过激活清除线104而进行的清除操作过程中，NMOS晶体管128被开启。此操作连接节点N2到地90且清除存储元件82。线130上的存储元件的输出(DATA_OUT)由节点N2上的信号决定。
【0073】当地址线112(信号ADD)取高电平时，NMOS地址晶体管132被开启且数据线108上的信号被驱动到存储元件82中。如果存储元件82被清除且数据线108上的信号为高电平，则当ADD有效时节点N1保持高电平且存储元件82保持其低电平(清除)状态。在此情况下，节点N2上的电压为低电平且线130上的输出DATA_OUT为低电平(即Vss或0伏特)。如果当ADD有效时存储元件82被清除且线108上的信号为低电平，则节点N1取低电平。反相器116使节点N1上的低电压反相，从而节点N2上的电压和线130上的信号DATA_OUT取高电平。
【0074】DATA_OUT信号被施加到传输晶体管136的栅极134(或可编程逻辑18中其他合适的逻辑器件)。当DATA_OUT为低电平时，传输晶体管136关闭。当DATA_OUT为高电平时，传输晶体管136开启且数据被允许在线138和线140之间流动。
【0075】正供电电压Vcchg通过线86被施加到反相器。接地电压Vss通过地线90被施加。在数据加载操作期间，Vcchg的值相对较低(即Vcchg-low)，这便于加载存储元件82。在编程后的正常操作期间，Vcchg的值被提高(即Vcchg-high)。Vcchg-high电压被用于给反相器116和118供电。因此来自每个单元82的输出数据的幅值为0伏特(当存储元件82存储低配置数据位且DATA_OUT为低电平时)或Vcchg-high(当存储元件82存储高配置数据位且DATA_OUT为高电平时)。优选地，Vcchg-high的值足够大以使线130上的高DATA_OUT信号令人满意地开启组件如传输晶体管136。
【0076】图9和10的时序图示出了与加载存储元件82相关的操作。这些操作典型地发生在存储器阵列88已被加电清除后。图9的迹线图示说明将逻辑1加载到被清除的存储元件82中的过程。图10的迹线图示说明将逻辑0加载到被清除的存储元件82中的过程。
【0077】图9的第一迹线示出了供电电压Vcchg在被提高的值Vcchg-high和被降低的值Vcchg-low之间变化，该供电电压由电力调节器电路84(图7)施加到线86以便给阵列88中的存储元件82供电。正供电电压Vcchg-low被施加到反相器116和118。
【0078】在图9的示例中，Vcchg的值最初为高电平(在t1时刻)。当需要将配置数据位加载到存储元件82中时，电力调节器电路84将Vcchg的值从Vcchg-high降低到Vcchg-low(t2时刻)。在阵列88的所有列已被加载配置数据后，电力调节器电路84将Vcchg的值升高到Vcchg-high(在t6时刻)。在t6时刻之后，集成电路10正常运行且每个存储元件82产生值为Vss(当已存储逻辑0时)或Vcchg-high(当已存储逻辑1时)的静态输出信号。
【0079】如图9的第二迹线所示，此例中Vcc的值保持1.2伏特不变。供电电压Vcc可以例如用于给电路如可编程逻辑18(图1)和数据加载和控制电路96(图7)供电。如果需要，其他供电电压可用于可编程逻辑器件10。例如，较高电压Vccio可以用于给输入-输出电路12(图1)供电。
【0080】如图9的第三迹线所示，在系统启动期间清除操作已被执行后，线104上的清除信号CLR恒定为0伏特。
【0081】图9的第四迹线示出地址线ADD在时刻t4怎样被有效和在时刻t5怎样被无效。
【0082】图9的第五迹线示出线108上DATA_IN的值在t3前的时刻t未被确定。在时刻t3，数据加载电路96产生低DATA_IN信号(在图9的示例中)。
【0083】当地址线ADD在t4取高电平时，晶体管132(图8)被开启，它将低DATA_IN线108连接到节点N1。
【0084】图9的第六迹线示出了节点N1上的电压。在时刻t1，反相器116和118由Vcchg-high供电且节点N1上电压为Vcchg-high。在时刻t2，电压Vcchg从Vcchg-high下降到Vcchg-low(迹线1)。Vcchg的这一下降被反映到节点N1上的电压，该电压也从Vcchg-high下降到Vcchg-low。在时刻t4，当晶体管132被ADD信号开启且低DATA_IN线被连接到节点N1时，节点N1上的电压取低电平。
【0085】节点N1上的低电压被反相器116反相，这样在时刻t4节点N2上的电压和线130上的输出电压(DATA_OUT)变为高电平。这样完成了存储元件单列的编程，所以ADD在时刻t5被无效。
【0086】当存储元件的每列被加载后Vcchg的电平通常保持低电平。在存储元件82的所有需要的列已加载配置数据后，电力调节器电路84将Vcchg从Vcchg-low升高到Vcchg-high(时刻t6)。通过施加到反相器116和118的供电电压Vcchg-high，线130上的DATA_OUT信号处于电压电平Vcchg-high。DATA_OUT信号被提高(此例中相比Vcc和Vcchg-low的1.2伏特，Vcchg-high为1.6伏特)，这样被施加到器件如传输晶体管136(图8)的静态高输出信号足够大以开启这些组件。当地址信号ADD有效时所使用的被降低值Vcchg-low放松了对NMOS晶体管132和PMOS晶体管124的相对强度的要求。如果Vcchg未被降低，将需要较大的NMOS晶体管和较大的伴随信号线以保证可以克服PMOS晶体管124，且与数据加载操作相关的IR跌落不会过大。当Vcchg在数据加载期间被降低时，对NMOS晶体管132的强度要求和实际设置(real estate)要求会被降低。
【0087】图10的迹线图示说明将逻辑0加载到已被清除的存储元件82(图8)中的过程。在此情况下，存储元件82包含逻辑0，所以加载过程不改变其状态。
【0088】图10的第一迹线示出由电力调节器电路84(图7)施加到线86的供电电压Vcchg在升高值Vcchg-high和降低值Vcchg-low之间变化，如结合图9所述。在时刻t1Vcchg的值为高电平。在时刻t2电力调节器电路84将Vcchg的值从Vcchg-high减小到Vcchg-low，为配置数据加载做准备。时变供电电压Vcchg可以保持低电平直到阵列88(图7)已被完全加载。在阵列88已被配置数据加载后，电力调节器电路84将Vcchg的值升高到Vcchg-high(时刻t6)。
【0089】如图10的第二迹线所示，Vcc的值保持1.2伏特不变(在此示例中)。
【0090】如图10的第三迹线所示，在系统启动期间清除操作已被执行后，线104上的清除信号CLR恒定为0伏特。
【0091】图10的第四迹线示出地址线ADD怎样在时刻t4被有效和怎样在时刻t5被无效。
【0092】图10的第五迹线示出线108上DATA_IN的值在t3前的时刻t未被确定。在时刻t3，数据加载电路96产生高DATA_IN信号。
【0093】当地址线ADD在时刻t4被有效时，晶体管132(图8)被开启，它将高DATA_IN线108连接到节点N1。图10的第六迹线示出了节点N1上的电压。在时刻t3，存储元件32处于其清除状态。在此状态，节点N2上的电压接地。反相器116和118由电压Vcchg-low供电，所以节点N1处被反相的N2电压为Vcchg-low。在时刻t4，当地址线被有效时，晶体管132被开启且高DATA_IN线被连接到节点N1。节点N1已经为高电平，所以如图10的第七迹线所示，数据输出线DATA_OUT的状态保持低电平且在时刻t4不改变其状态。
【0094】将逻辑0位的数据加载到存储元件82中是通过在时刻t5使地址线ADD无效而完成的。在阵列88的所有列都已通过这种方式加载配置数据后，电力调节器电路84在时刻t6将Vcchg从Vcchg-low升高到Vcchg-high。
【0095】图11示出了涉及对图8所示类型的存储元件82进行清除和编程的示例性步骤的流程图。
【0096】在步骤144，使用清除线104清除存储元件82。在清除操作期间，可以以Vcchg-high、Vcchg-low或其他合适的供电电压给存储元件82供电。
【0097】在步骤146，电力调节器电路84将供电电压Vcchg从其被提高(升高)的电平Vcchg-high降低到Vcchg-low，如图9和图10的第一迹线中的时刻t2所示。如果由于加载存储元件82的前一列，或因为电力调节器电路84在加电时产生初始供电电压Vcchg-low等原因Vcchg已经被降低，Vcchg可以保持在其被降低的Vcchg-low值。
【0098】在步骤148，配置数据通过路径98和输入106被转移到数据加载电路96中的寄存器100中(图7)。
【0099】在步骤150，控制信号在输入110处被施加到图7的地址解码器102。控制信号指示地址解码器102使所需地址线112有效以对阵列88中存储元件的列进行寻址。如图8所示且结合图9和图10所述，使地址线ADD有效将(以反相形式)存在于每条DATA_IN线108上的数据加载到被寻址的列中与其相关的存储元件82。在步骤146(使Vcchg-low降低或保持在较低供电电压Vcchg-low)期间被执行的操作保证反相器118的强度足够弱以允许在步骤150期间配置数据被地址晶体管如图8的地址晶体管132加载。
【0100】在步骤152，地址线ADD被无效。如果额外存储元件将被加载，程序返回步骤148(线156)。在贯穿步骤148、150和152的每个循环过程中Vcchg的值优选保持在Vcchg-low。
【0101】如图9和图10的第一迹线中时刻t6所示，当阵列88的所有列都已被加载数据时，电力调节器电路84将供电电压Vcchg升高到Vcchg-high(步骤154)。在此阶段，存储元件和可编程逻辑器件正常操作。包含逻辑1位的存储元件将产生处于Vcchg-high的输出信号。包含逻辑0位的存储元件将产生处于Vss的输出信号。
【0102】在正常操作期间通过使用被提高的供电电压Vcchg-high给每个存储元件82的反相器116和118供电，由包含逻辑1配置数据位的存储元件提供的静态输出信号DATA_OUT将足够强大以控制可编程逻辑18(图1)如图8的传输晶体管134。此外，在配置数据加载操作期间降低Vcchg保证每个地址晶体管如图8的晶体管132足够强大以克服被驱动到其相关节点N1上的电压，此电压与反相器118的输出反相。
【0103】前述的只是本发明原理的示例性阐述，并且可由本领域的技术人员做出各种修改而不脱离本发明的范围和精神。

Claims (20)

1.一种集成电路，包括：
以时变供电电平供电的存储元件的阵列；
电力调节器电路，其在正常操作期间所用的较高供电电平和数据加载操作期间所用的较低供电电平之间改变所述供电电平；和
数据加载电路，其在所述供电电平处于所述较低供电电平时将数据加载到所述存储元件中，其中当所述供电电平处于所述较高供电电平时，至少一些被加载的存储元件提供处于所述较高供电电平的输出信号。
2.根据权利要求1所述的集成电路，其中每个存储元件包括两个交叉耦合的反相器，每个反相器包括p沟道金属氧化物半导体晶体管和n沟道金属氧化物半导体晶体管，其中每个反相器中的所述p沟道金属氧化物半导体晶体管和所述n沟道金属氧化物半导体晶体管被串联在正供电端和接地端之间，在所述正供电端处所述时变供电电平由所述电力调节器电路提供。
3.根据权利要求1所述的集成电路，其进一步包括可编程逻辑，该可编程逻辑被连接到所述存储元件且接收处于所述较高供电电平的所述输出信号。
4.根据权利要求1所述的集成电路，还包括具有栅极的n沟道金属氧化物半导体传输晶体管，其中来自至少一些所述存储元件的所述输出信号被提供给所述栅极。
5.根据权利要求1所述的集成电路，其中每个存储元件包括由地址线控制的n沟道金属氧化物半导体地址晶体管。
6.根据权利要求1所述的集成电路，其中每个存储元件包括由清除线控制的n沟道金属氧化物半导体清除晶体管。
7.根据权利要求1所述的集成电路，其包括可编程逻辑，该可编程逻辑由所述存储元件的所述输出信号控制且以小于所述较高供电电平的正供电电平供电。
8.根据权利要求1所述的集成电路，其中所述数据包括配置数据，所述集成电路包括：
可编程逻辑，该可编程逻辑由所述存储元件的所述输出信号控制且以小于所述较高供电电平的供电电平供电；和
所述数据加载电路中的寄存器，该寄存器串行接收所述配置数据且将所述配置数据并行提供给所述存储元件。
9.一种使用集成电路上的存储元件的方法，其包括：
以第一供电电平对所述集成电路上的所述存储元件供电；
当所述存储元件以所述第一供电电平供电时将数据加载到所述存储元件中；以及
以大于所述第一供电电平的第二供电电平对被加载的存储元件供电，其中以所述第二供电电平供电的至少一些被加载的存储元件提供处于所述第二供电电平的输出信号。
10.根据权利要求9所述的方法，其中每个存储元件包括两个交叉耦合的反相器，每个交叉耦合的反相器包括p沟道金属氧化物半导体晶体管和n沟道金属氧化物半导体晶体管，这两个晶体管被串联在正供电端和接地端之间，且其中以所述第一供电电平对所述存储元件供电包括以所述正供电端处的第一正供电电压对所述存储元件供电。
11.根据权利要求9所述的方法，其中每个存储元件包括两个交叉耦合的反相器，每个交叉耦合的反相器具有p沟道金属氧化物半导体晶体管和n沟道金属氧化物半导体晶体管，这两个晶体管被串联在正供电端和接地端之间，其中以所述第一供电电平对所述存储元件供电包括将第一正供电电压施加到所述正供电端，且其中以所述第二供电电平对所述被加载的存储元件供电包括将第二正供电电压施加到所述正供电端，其中所述第二正供电电压大于所述第一正供电电压。
12.根据权利要求9所述的方法，其中每个存储元件包括两个交叉耦合的反相器，每个交叉耦合的反相器具有p沟道金属氧化物半导体晶体管和n沟道金属氧化物半导体晶体管，这两个晶体管被串联在正供电端和接地端之间，其中以所述第一供电电平对所述存储元件供电包括将第一正供电电压施加到所述正供电端，且其中以所述第二供电电平对所述被加载的存储元件供电包括将第二正供电电压施加到所述正供电端，其中所述第一正供电电压小于或等于1.2伏特且所述第二正供电电压大于1.2伏特。
13.根据权利要求9所述的方法，其中：
所述集成电路为可编程逻辑器件集成电路；以及
当所述存储元件以所述第一供电电平供电时将数据加载到所述存储元件中包括当所述存储元件以所述第一供电电平供电时将可编程逻辑器件配置数据加载到所述存储元件中。
14.根据权利要求9所述的方法，其中每个存储元件具有由地址线控制的n沟道金属氧化物半导体地址晶体管，所述方法进一步包括：
当以所述第一供电电平对所述存储元件供电时使所述地址线有效和无效以加载所述数据。
15.根据权利要求9所述的方法，其中每个存储元件具有n沟道清除晶体管和n沟道地址晶体管，所述方法进一步包括：
在将所述数据加载到所述存储元件中之前使用所述清除晶体管清除所述存储元件；以及
当所述存储元件以所述第一供电电压供电时，开启每个存储元件的所述地址晶体管以加载数据；
16.根据权利要求9所述的方法，其进一步包括使用所述存储元件的所述输出信号以配置可编程逻辑器件集成电路上的可编程逻辑。
17.一种可编程逻辑器件集成电路，其包括：
以第一供电电平供电的可编程逻辑，其中所述可编程逻辑包括具有栅极的金属氧化物半导体晶体管；
存储元件，其存储配置数据且产生相应的输出信号，这些输出信号被施加到所述晶体管的所述栅极上以定制所述可编程逻辑；和
电力调节器电路，其在所述存储元件被加载所述配置数据时将第二供电电平施加到所述存储元件，且其在所述可编程逻辑集成电路的正常操作期间将第三供电电平施加到所述存储元件，其中当储存在给定的一个所述存储元件中的所述配置数据为逻辑1时，由该存储元件产生的所述输出信号具有和所述第三供电电平相等的电平，其中所述第二供电电平小于所述第三供电电平，且其中所述第一供电电平小于所述第三供电电平。
18.根据权利要求17所述的可编程逻辑器件集成电路，其进一步包括寄存器，所述寄存器通过数据线将所述配置数据提供给所述存储元件，其中所述第一供电电平小于或等于1.2伏特。
19.根据权利要求17所述的可编程逻辑器件集成电路，其进一步包括寄存器，所述寄存器通过数据线将所述配置数据提供给所述存储元件，其中所述第一供电电平小于或等于1.2伏特且其中所述第二供电电平小于或等于1.2伏特。
20.根据权利要求17所述的可编程逻辑器件集成电路，其进一步包括寄存器，所述寄存器通过数据线将所述配置数据提供给所述存储元件，其中所述第一供电电平小于或等于1.2伏特，其中所述第二供电电平小于或等于1.2伏特，且其中所述第三供电电平在14伏特到1.7伏特范围内。
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