JP2004312701A - 非揮発性プログラマブルロジック回路 - Google Patents

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Abstract

【課題】本発明は非揮発性プログラマブルロジック回路に関し、特に強誘電体メモリを利用してデータの格納や演算を行うことにより、別途の外部記憶装置が不要であり、回路の面積が縮小できるようにする技術を開示する。
【解決手段】このような本発明は、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）と同一チップに内蔵し、格納されたデータの流出を防止することと共に、チップの面積を減少させることができるようにする。さらに、本発明はデータの格納のため非揮発性強誘電体メモリを利用するので、別途の外部記憶装置が不要であり、消費電力を低減させることができるようにする。
【選択図】図２２

Description

本発明は、非揮発性メモリ素子を利用したプログラムレジスタ及びこれを利用したプログラマブルロジック回路に関し、特に強誘電体メモリを利用してデータの格納や演算を行うことにより、別途の外部記憶装置が不要であり回路の面積を縮小することができるようにする技術である。
一般に、非揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性の高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国出願番号 第1999-49972号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
一方、従来の入力信号のロジックを変更するプログラム可能なロジック演算回路は、ラッチ等の格納手段にアドレス情報を格納する。しかし、従来のプログラム可能なロジック演算回路は、ＳＲＡＭ（Static Random Access Memory）を主に利用したため、システムの電源オフ時にはラッチ等に格納された各種情報等が流出する問題点があった。さらに、システムに電源を再び供給する場合、演算回路の動作のための各種データ等を再び設定しなければならない煩わしさがある。
USP 6,314,016 USP 6,301,145 USP 6,067,244
本発明は前記のような問題点を解決するため案出されたものであり、本発明の目的は強誘電体メモリを利用してシステムの待機中に電源供給が遮断できるようになり消費電力を減少させることができる非揮発性プログラマブルロジック回路を提供することである。
本発明の他の目的は、強誘電体メモリを利用して格納及び演算機能を全て行うことにより、別途の外部記憶装置が不要な非揮発性プログラマブルロジック回路を提供することである。
本発明のさらに他の目的は、強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）に適用し、チップの面積を減少させることができる非揮発性プログラマブルロジック回路を提供することである。
本発明の非揮発性プログラマブルロジック回路は、第１ロジック制御信号に従いマッチラインを特定レベルにプリチャージするスイッチ手段；前記マッチラインに各々並列連結され、前記マッチラインの電圧レベルを変更する多数のキャム；前記非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタを備えることを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、信号の状態に従い電源電圧、又は接地電圧のうちいずれか一つの電圧を選択的に出力する反転手段；非揮発性強誘電体キャパシタにプログラムされたコードに従い、入力信号のロジック状態を変更するため互いに逆位相を有する一対のロジック制御信号を発生する非揮発性強誘電体レジスタ；及び前記一対のロジック制御信号の状態に従い、選択的に前記反転手段から出力された信号を出力するか、出力端子をフローティングさせる出力制御手段を含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、非揮発性強誘電体キャパシタにプログラムされたコードに従い、入力信号のロジック状態を変更するため互いに逆位相を有する一対のロジック制御信号を発生する非揮発性強誘電体レジスタ；前記一対のロジック制御信号と前記入力信号を論理組合せる論理演算手段；及び前記論理演算手段から出力された信号に従い電源電圧又は接地電圧を出力するか、出力端子をフローティングする反転手段を含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、入力信号を非揮発性強誘電体キャパシタに格納する非揮発性強誘電体レジスタ；前記非揮発性強誘電体レジスタから出力された信号に従い電源電圧、又は接地電圧を出力するか、出力端子をフローティングする反転手段を含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、非揮発性強誘電体キャパシタにプログラムされたコードに従い、ロジック制御信号を発生する非揮発性強誘電体レジスタ；前記ロジック制御信号に従い、ソース端子と出力端子を選択的に連結するスイッチ手段を含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、多数の第１非揮発性強誘電体レジスタを備え、前記多数の第１非揮発性強誘電体レジスタにプログラムされたコードに従い、入力信号のロジックを制御する多数の第１ロジック制御信号を発生する強誘電体レジスタアレイ；及び前記多数の第１ロジック制御信号の状態に従い選択的に多数の入力信号のロジックを変更させるルックアップテーブルを備えることを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、クロック信号の状態に従い入力データを選択的にラッチするラッチ手段；非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記クロック信号を選択的に伝送する第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタ；及び非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記ラッチ手段をリセットさせる第２ロジック制御信号を発生する第２非揮発性強誘電体レジスタを含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、クロック信号の状態に従い入力データを選択的に格納するフリップフロップ；非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記クロック信号を選択的に伝送する第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタ；及び非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記フリップフロップをリセットさせる第２ロジック制御信号を発生する第２非揮発性強誘電体レジスタを含むことを特徴とする。
さらに、前記の目的を達成するための本発明の非揮発性プログラマブルロジック回路は、ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号、及びリセト信号に従いプログラム命令をコーディングするための多数の命令信号を順次出力するプログラム命令処理ブロック；前記多数の多重命令信号及びパワーアップ検出信号を利用し、ライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御ブロック；及び非揮発性強誘電体キャパシタを備える多数の非揮発性強誘電体レジスタを含み、前記ライト制御信号及び前記セルプレート信号に従い前記非揮発性強誘電体キャパシタをプログラムするプログラムレジスタアレイブロックを備えることを特徴とする。
本発明は次のような効果を提供する。
第一、システムの待機中に電源供給が遮断できるようになり消費電力を減少させることができる。
第二、回路の構造変更とパラメータの変更のためプログラム命令による非揮発性レジスタを利用するため、一つのマスクセット（Mask set）で多品種少量のチップを低下の費用で生産することができる。
第三、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）に適用して内蔵データの流出を防止し、チップの面積を減少させることができるようにする。
第四、非揮発性強誘電体を利用して非揮発性記憶機能や演算機能を行うことにより、別途の外部記憶装置が不要になる。
以下、図面を参照して本発明の実施例に対し詳しく説明する。
本発明の非揮発性プログラマブルロジック回路は、キャム（CAM: Content Addressable Memory）、キャムアレイ、バッファ、バッファアレイ、インバータ、スイッチ、伝送スイッチ、プルアップ／プルダウンスイッチ、ルックアップテーブル（Look-up table）、ラッチ及びフリップフロップのような多様なロジック回路に適用することができる。
図１は、本発明に係るＦｅＲＡＭレジスタ１を、多数のキャムが連結されたマッチライン（match line）のプルアップに適用した実施例を示すブロック図である。
図１の実施例は、ＦｅＲＡＭレジスタ１、プルアップスイッチ２、及び多数のキャム３を備える。
多数のキャム３は、マッチラインＭＬに各々並列に連結されてアレイを成す。
ＦｅＲＡＭレジスタ１は、プルアップスイッチ２のスイッチング動作を選択的に制御するための制御信号ＲＥを出力する。
プルアップスイッチ２は、電源電圧端とマッチラインＭＬの間に連結され、ゲート端子を介して制御信号ＲＥを受信するＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１は、制御信号ＲＥに従いマッチラインＭＬを選択的にプリチャージさせる。
このような構成を有する図１の実施例の動作を説明すれば次の通りである。
先ず、動作初期にはプルアップスイッチ２によりマッチラインＭＬを電源電圧にプリチャージさせる。以後、多数のキャム３のうち少なくともいずれの一つのキャム３の出力がローレベルとなる場合、マッチラインＭＬの電圧レベルがハイレベルからローレベルに遷移する。
図２は、本発明に係るＦｅＲＡＭレジスタ１を利用してＮＭＯＳトランジスタ構造を有するキャム３を構成する実施例を示したブロック図である。
図２の実施例は、ＦｅＲＡＭレジスタ１及び一対のスイッチング部４、５を備える。
ここで、ＦｅＲＡＭレジスタ１は、マッチライン（Match Line）ＭＬの電圧レベルをハイレベルからローレベルにディスエーブルさせるための制御信号ＲＥ、ＲＥＢを、一対のスイッチング部４、５に各々出力する。
第１スイッチング部４は、マッチラインＭＬと接地電圧の間に直列連結されたＮＭＯＳトランジスタＮ１、Ｎ２を備える。ＮＭＯＳトランジスタＮ１は、ゲート端子を介しサーチバス（Search Bus）から印加されるライン制御信号ＳＢを受信する。そして、ＮＭＯＳトランジスタＮ２はゲート端子を介しＦｅＲＡＭレジスタ１から印加される制御信号ＲＥを受信する。
第２スイッチング部５は、マッチラインＭＬと接地電圧の間に直列連結されたＮＭＯＳトランジスタ等Ｎ３、Ｎ４を備える。ＮＭＯＳトランジスタＮ３は、ゲート端子を介しサーチバス（Search Bus）から印加されるライン制御信号／ＳＢを受信する。また、ＮＭＯＳトランジスタＮ４は、ゲート端子を介しＦｅＲＡＭレジスタ１から印加されるロジック制御信号ＲＥＢを受信する。
従って、ライン制御信号ＳＢとロジック制御信号ＲＥが共にハイ状態であるか、ライン制御信号／ＳＢとロジック制御信号ＲＥＢが共にハイ状態の時、マッチラインＭＬの電圧レベルが接地電圧に遷移される。
このような構成を有する図２の実施例の動作を説明すれば、次の通りである。
先ず、ライン制御信号／ＳＢとロジック制御信号ＲＥＢが共にハイにイネーブルされると、ＮＭＯＳトランジスタ等Ｎ３、Ｎ４が共にターンオンされマッチラインＭＬが接地電圧に連結される。そして、ライン制御信号ＳＢとロジック制御信号ＲＥが共にハイにイネーブルされると、ＮＭＯＳトランジスタＮ１、Ｎ２が全てターンオンされマッチラインＭＬが接地電圧に連結される。従って、マッチラインＭＬの電圧レベルがハイレベルからローレベルに遷移する。
その反面、ライン制御信号／ＳＢとロジック制御信号ＲＥＢの位相が互いに逆の場合、マッチラインＭＬはプリチャージ状態のハイレベルを維持する。同様に、ライン制御信号ＳＢとロジック制御信号ＲＥの位相が互いに逆の場合、マッチラインＭＬはプリチャージ状態のハイレベルを維持する。
図３は、本発明に係るＦｅＲＡＭレジスタ１を利用して多数のキャムが連結されたマッチライン（match line）のプルダウンに適用した実施例を示すブロック図である。
図３の実施例は、ＦｅＲＡＭレジスタ１、プルダウンスイッチ６、及び多数のキャム７を備える。
多数のキャム７は、マッチラインＭＬに各々並列連結されてアレイを成す。
ＦｅＲＡＭレジスタ１は、プルダウンスイッチ６のスイッチング動作を選択的に制御するための制御信号ＲＥを出力する。
プルダウンスイッチ６はマッチラインＭＬと接地電圧の間に連結され、ゲード端子を介し制御信号ＲＥを受信するＮＭＯＳトランジスタＮ５を備える。ＮＭＯＳトランジスタＮ５は制御信号ＲＥに従いマッチラインＭＬを選択的にプルダウンさせる。
このような構成を有する図３の実施例の動作を説明すれば、次の通りである。
先ず、動作初期にはプルダウンスイッチ６によりマッチラインＭＬを接地電圧でプルダウンさせる。以後、多数のキャム７の中で少なくともいずれか一つのキャム７の出力がハイレベルとなる場合、マッチラインＭＬの電圧レベルがローレベルからハイレベルに遷移する。
図４は、本発明に係るＦｅＲＡＭレジスタ１を利用してＰＭＯＳトランジスタ構造を有するキャム７を構成する実施例を示したブロック図である。
図４の実施例は、ＦｅＲＡＭレジスタ１及び一対のスイッチング部８、９を備える。
ここで、ＦｅＲＡＭレジスタ１はマッチラインＭＬの電圧レベルをローレベルからハイレベルにイネーブルさせるための制御信号ＲＥ、ＲＥＢを一対のスイッチング部８、９に各々出力する。
第１スイッチング部８は電源電圧端とマッチラインＭＬの間に直列連結されたＰＭＯＳトランジスタＰ２、Ｐ３を備える。ＰＭＯＳトランジスタＰ２は、ゲート端子を介しＦｅＲＡＭレジスタ１から印加されるロジック制御信号ＲＥを受信する。そして、ＰＭＯＳトランジスタＰ３はゲート端子を介しサーチバス（Search Bus）から印加されるライン制御信号ＳＢを受信する。
第２スイッチング部９は、電源電圧端とマッチラインＭＬの間に直列連結されたＰＭＯＳトランジスタＰ４、Ｐ５を備える。ＰＭＯＳトランジスタＰ４は、ゲート端子を介しＦｅＲＡＭレジスタ１から印加されるロジック制御信号ＲＥＢを受信する。そして、ＰＭＯＳトランジスタＰ５はゲート端子を介しサーチバス（Search Bus）から印加されるライン制御信号／ＳＢを受信する。
従って、ライン制御信号ＳＢとロジック制御信号ＲＥが共にロー状態であるか、ライン制御信号／ＳＢとロジック制御信号ＲＥＢが共にロー状態の時、マッチラインＭＬの電圧レベルが電源電圧に遷移される。
このような構成を有する図４の実施例の動作を説明すれば、次の通りである。
先ず、ライン制御信号／ＳＢとロジック制御信号ＲＥＢが共にローにディスエーブルされると、ＰＭＯＳトランジスタＰ４、Ｐ５が共にターンオンされてマッチラインＭＬが電源電圧に連結される。そして、ライン制御信号ＳＢとロジック制御信号ＲＥが共にローにディスエーブルされると、ＰＭＯＳトランジスタＰ２、Ｐ３が全てターンオンされてマッチラインＭＬが電源電圧に連結される。従って、マッチラインＭＬの電圧レベルがローレベルからハイレベルに遷移する。
その反面、ライン制御信号／ＳＢとロジック制御信号ＲＥＢの位相が互いに逆の場合、マッチラインＭＬはプリチャージ状態のローレベルを維持する。同様に、ライン制御信号ＳＢとロジック制御信号ＲＥの位相が互いに逆の場合、マッチラインＭＬはプリチャージ状態のローレベルを維持する。
図５は、本発明に係るＦｅＲＡＭレジスタ１を用いる３状バッファ１０を利用した非揮発性プログラマブルロジック回路を示したブロック図である。
図５の実施例は、多数の３状バッファ１０及び論理演算部１６を備える。
ここで、多数の３状バッファ１０は、第１及び第２出力ラインＬ１、Ｌ２に各々並列連結される。
第１出力ラインＬ１に連結された多数の３状バッファ１０の出力信号Ｙ０〜Ｙｎのうち、選ばれたいずれか一つの出力信号Ｙｉが出力ラインＬ１に出力される。また、第２出力ラインＬ２に連結された多数の３状バッファ１０の出力信号Ｙ０〜Ｙｎのうち選ばれたいずれか一つの出力信号Ｙｉが、出力ラインＬ２に出力される。
さらに、論理演算部１１は、第１及び第２出力ラインＬ１、Ｌ２から印加される出力信号Ｙｉをアンド演算して出力するアンドゲートＡＮＤ１を備える。
図６は、図５の３状バッファ１０の一実施例を示した詳細回路図である。
３状バッファ１０は、インバータ部１２及び出力制御部１３を備える。
ここで、インバータ部１２はＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ６を備える。ＰＭＯＳトランジスタＰ６は電源電圧と出力制御部１３の間に連結され、ゲート端子を介し入力信号Ｘを受信する。ＮＭＯＳトランジスタＮ６は出力制御部１３と接地電圧の間に連結され、 ゲート端子を介し入力信号Ｘを受信する。
出力制御部１３は、ＦｅＲＡＭレジスタ１及び出力駆動部のＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７を備える。ＦｅＲＡＭレジスタ１はバッファの反転を制御するため、互いに逆位相を有する制御信号ＲＥ、ＲＥＢを各々出力する。ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ７は、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６の間に直列連結され、ゲート端子を介しロジック制御信号ＲＥＢ、ＲＥを各々受信する。さらに、ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ７の共同端子から出力信号Ｙが出力される。
このような構成を有する図６の実施例の動作を説明すれば、次の通りである。
先ず、制御信号ＲＥがハイレベルであり、ロジック制御信号ＲＥＢがローレベルの場合、ＮＭＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ７が全てターンオンされる。従って、入力信号Ｘが反転され、入力信号Ｘと出力信号Ｙの電圧レベルが逆位相を有することになる。
その反面、制御信号ＲＥがローレベルであり、ロジック制御信号ＲＥＢがハイレベルの場合、ＮＭＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ７が全てターンオフされる。従って、入力信号Ｘの電圧レベルと係らず出力信号Ｙの電圧レベルがフローティング（floating）状態となる。
図７は、図５の３状バッファ１０の他の実施例を示した詳細回路図である。
図７の実施例は、インバー部１４及び出力制御部１５を備える。
ここで、インバータ部１４はＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ８を備える。ＰＭＯＳトランジスタＰ８は電源電圧と出力制御部１５の間に連結され、ゲート端子を介し入力信号Ｘを受信する。ＮＭＯＳトランジスタＮ８は出力制御部１５と接地電圧の間に連結され、 ゲート端子を介し入力信号Ｘを受信する。
出力制御部１５はＦｅＲＡＭレジスタ１、インバータＩＶ及び論理演算部１６を備える。ここで、ＦｅＲＡＭレジスタ１は互いに逆位相を有する制御信号ＲＥ、ＲＥＢを各々出力し、インバーターＩＶ１はクロック信号ＣＬＫを反転して出力する。
さらに、論理演算部１６は、ナンドゲートＮＤ１及びノアゲートＮＯＲ１を備える。ナンドゲートＮＤ１は、ロジック制御信号ＲＥＢ及びクロック信号ＣＬＫをナンド演算する。ノアゲートＮＯＲ１は、ロジック制御信号ＲＥ及びインバータＩＶ１の出力信号をノア演算する。
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９は、ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ８の間に直列連結され、ゲート端子を介しナンドゲートＮＤ１とノアゲートから出力された信号を各々受信する。さらに、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９の共通端子から出力信号Ｙが出力される。
このような構成を有する図７の実施例の動作を説明すれば、次の通りである。
先ず、ロジック制御信号ＲＥがローレベルであり、ロジック制御信号ＲＥＢがハイレベルであり、クロック信号ＣＬＫがローレベルの場合、ＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ９が全てターンオフされる。従って、出力信号Ｙの電圧レベルがフローティング状態となる。
その反面、ロジック制御信号ＲＥがローレベルであり、ロジック制御信号ＲＥＢがハイレベルであり、クロック信号ＣＬＫがハイレベルの場合、ＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ９が全てターンオンされる。従って、入力信号Ｘの電圧レベルが反転し、入力信号Ｘと出力信号Ｙの電圧レベルが逆位相を有することになる。
結局、クロック信号ＣＬＫの状態に従い入力信号Ｘの電圧レベルを反転するかフローティングさせ、出力信号Ｙの電圧レベルを周期的に制御することができるようになる。
若し、ロジック制御信号ＲＥがハイレベルであり、ロジック制御信号ＲＥＢがローレベルの場合、クロック信号ＣＬＫの状態と係らずＮＭＯＳトランジスタＮ９及びＰＭＯＳトランジスタＰ９が全てターンオフされる。従って、出力信号Ｙの電圧レベルがフローティング状態となる。
図８は、図５の３状バッファ１０の他の実施例を示した詳細回路図である。
図８の実施例は、入力制御部１７及び出力駆動部１８を備える。
ここで、入力制御部１７はＦｅＲＡＭレジスタ１及び論理演算部１９を備える。ＦｅＲＡＭレジスタ１は、インバータの反転を制御するため、互いに逆位相を有するロジック制御信号ＲＥ、ＲＥＢを各々出力する。また、論理演算部１９は、アンドゲートＡＮＤ２及びオアゲートＯＲ１を備える。アンドゲートＡＮＤ２は、ロジック制御信号ＲＥＢ及び入力信号Ｘを受信する。オアゲートＯＲ１は、ロジック制御信号ＲＥ及び入力信号Ｘをオア演算する。
出力駆動部１８は、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０を備える。ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０は、電源電圧と接地電圧の間に直列連結される。ＰＭＯＳトランジスタＰ１０は、ゲート端子を介しアンドゲートＡＮＤ２の出力信号を受信する。ＮＭＯＳトランジスタＮ１０は、ゲート端子を介しオアゲートＯＲ１の出力信号を受信する。
このような構成を有する図８の実施例の動作を説明すれば、次の通りである。
先ず、ロジック制御信号ＲＥがハイレベルであり、ロジック制御信号ＲＥＢがローレベルの場合、入力信号Ｘの電圧レベルに係らず出力信号Ｙの電圧レベルがフローティング状態となる。
若し、ロジック制御信号ＲＥがローレベルであり、ロジック制御信号ＲＥＢがハイレベルの場合、ＮＭＯＳトランジスタＮ１０がターンオンされる。従って、入力信号Ｘの電圧レベルが反転し、出力信号Ｙの電圧レベルがローレベルに遷移する。
その反面、ロジック制御信号ＲＥがローレベルであり、ロジック制御信号ＲＥＢがハイレベルであり、入力信号Ｘがローレベルの場合、ＰＭＯＳトランジスタＰ１０がターンオンされる。従って、入力信号Ｘの電圧レベルが反転し、出力信号Ｙの電圧レベルがハイレベルに遷移する。
図９は、図３の３状バッファ１０の他の実施例を示した詳細回路図である。
ここでは、非揮発性強誘電体メモリを利用してインバータ部のロジックを制御すると共に入力信号の値を格納するための本発明の実施例である。
図９の実施例は、入力制御部２０及び出力駆動部２１を備える。
ここで、入力制御部２０は、インバータ等ＩＶ２、ＩＶ３、ＦｅＲＡＭレジスタ１及び論理演算部２２を備える。ここで、インバータＩＶ２は入力されるクロック信号ＣＬＫを反転し、インバータＩＶ３は入力信号Ｘを反転する。ＦｅＲＡＭレジスタ１は、インバータ部のロジックを制御するためのロジック制御信号ＲＥを出力する。
さらに、論理演算部２２は、アンドゲートＡＮＤ３及びノアゲートＯＲ２を備える。アンドゲートＡＮＤ３は、クロック信号ＣＬＫ及びロジック制御信号ＲＥをアンド演算する。オアゲートＯＲ２は、インバータＩＶ２の出力信号及びロジック制御信号ＲＥをオア演算する。
さらに出力駆動部２１は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１を備える。ここでＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１は、電源電圧と接地電圧の間に直列連結される。ＰＭＯＳトランジスタＰ１１は、ゲート端子を介しアンドゲートＡＮＤ３から出力された出力信号を受信する。ＮＭＯＳトランジスタＮ１１は、ゲート端子を介しオアゲートＯＲ２から出力された出力信号を受信する。
このような構成を有する図９の実施例の動作を説明すれば、次の通りである。
先ず、クロック信号ＣＬＫがハイレベルであり、ロジック制御信号ＲＥがハイレベルの場合、ＮＭＯＳトランジスタＮ１１がターンオンされる。従って、入力信号Ｘの電圧レベルが反転し、出力信号Ｙの電圧レベルがローレベルに遷移する。
若し、クロック信号ＣＬＫがローレベルであれば、ロジック制御信号ＲＥに係らずＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１がターンオンされる。従って、出力信号Ｙの電圧レベルがフローティング状態となる。
その反面、クロック信号ＣＬＫがハイレベルであり、ロジック制御信号ＲＥがローレベルの場合、ＰＭＯＳトランジスタＰ１１がターンオンされる。従って、入力信号Ｘの電圧レベルが反転し、出力信号Ｙの電圧レベルがハイレベルに遷移する。
図１０は、本発明に係るＦｅＲＡＭレジスタ１を用いる伝送スイッチ２３を利用し、バスラインの間にデータを伝送する本発明の実施例を示したブロック図である。
図１０の実施例は、互いに交差する多数のローバスラインＲ０〜Ｒｎと多数のカラムバスラインＣ０〜Ｃｎの間に多数の伝送スイッチ２３が連結される。
各々の伝送スイッチ２３は、スイッチング動作を制御する制御信号ＲＥを出力するＦｅＲＡＭレジスタ１と、ローバスラインＲとカラムバスラインＣの間に連結され、ゲート端子を介しロジック制御信号ＲＥを受信するＮＭＯＳトランジスタＮ１２を備える。
このような構成を有する図１０の実施例は、制御信号ＲＥがハイレベルの場合ＮＭＯＳトランジスタＮ１２がターンオンされ、ローバスラインＲとカラムバスラインＣが連結される。その反面、ロジック制御信号ＲＥがローレベルの場合、ＮＭＯＳトランジスタＮ１２がターンオフされローバスラインＲとカラムバスラインＣが連結されない。
図１１は、図１０の伝送スイッチ２３の他の実施例を示した詳細回路図である。
図１１の実施例は、スイッチ制御部２４及びＮＭＯＳトランジスタＮ１２を備える。
ここで、スイッチ制御部２４は、ＦｅＲＡＭレジスタ１及び論理演算部２５を備える。ＦｅＲＡＭレジスタ１は、スイッチング動作を制御するための制御信号ＲＥを出力する。そして、論理演算部２５は制御信号ＲＥ及びクロック信号ＣＬＫをアンド演算するアンドゲートＡＮＤ４を備える。
このような構成を有する図１１の実施例の動作を説明すれば、次の通りである。
先ず、クロック信号ＣＬＫがハイレベルであり、ロジック制御信号ＲＥがハイレベルの場合、ＮＭＯＳトランジスタＮ１２がターンオンされる。従って、ローバスラインＲとカラムバスラインＣが連結される。
その反面、クロック信号ＣＬＫがローレベルであり、ロジック制御信号ＲＥがハイレベルの場合、ＮＭＯＳトランジスタＮ１２がターンオンされる。従って、ローバスラインＲとカラムバスラインＣが連結されない。
若し、制御信号ＲＥがローレベルの場合、クロック信号ＣＬＫの電圧レベルに係らずＮＭＯＳトランジスタＮ１２がターンオフ状態を維持することになる。
図１２は、本発明に係るＦｅＲＡＭレジスタ１を利用しバスラインを選択的にプルアップさせるための実施例を示したブロック図である。
図１２の実施例は、多数のＦｅＲＡＭレジスタ１及び多数のプルアップスイッチ２６を備える。 多数のＦｅＲＡＭレジスタ１は、プルアップスイッチ２６の動作の可否を制御するための制御信号ＲＥを各々出力する。多数のプルアップスイッチ２６は、電源電圧と多数のバスラインＢ０〜Ｂｎの間に各々連結され、ゲート端子を介して制御信号ＲＥを受信するＰＭＯＳトランジスタＰ１２を含む。
このような構成を有する図１２の実施例は、制御信号ＲＥがローレベルの場合、プルアップスイッチ２６がターンオンされてバスラインＢを電源電圧にプルアップさせる。その反面、制御信号ＲＥがハイレベルの場合、プルアップスイッチ２６がターンオフ状態を維持する。
図１３は、本発明に係るＦｅＲＡＭレジスタ１を利用してバスラインを選択的にプルダウンさせるための実施例を示したブロック図である。
図１３の実施例は、多数のＦｅＲＡＭレジスタ１及び多数のプルダウンスイッチ２７を備える。 多数のＦｅＲＡＭレジスタ１は、プルダウンスイッチ２７の動作の可否を制御するための制御信号ＲＥを各々出力する。多数のプルダウンスイッチ２７は、多数のバスラインＢ０〜Ｂｎと接地電圧の間に各々連結され、ゲート端子を介して制御信号ＲＥを受信するＮＭＯＳトランジスタＮ１３を含む。
このような構成を有する図１３の実施例は、制御信号ＲＥがハイレベルの場合、プルダウンスイッチ２７がターンオンされてバスラインＢを接地電圧にプルダウンさせる。その反面、制御信号ＲＥがローレベルの場合、プルダウンスイッチ２７がターンオフ状態を維持する。
図１４は、本発明に係るＦｅＲＡＭレジスタ１を利用してルックアップテーブル（Look up table）のロジックを制御するための実施例を示したブロック図である。
ＦｅＲＡＭレジスタ１は、ルックアップテーブル２８のロジックを制御するための制御信号ＲＥを出力する。ルックアップテーブル２８は制御信号ＲＥに従いロジック入力信号Ｘを演算してロジック出力信号Ｙの状態を制御する。
図１５ａは図１４の一実施例であり、２レジスタ入力ルックアップテーブルを制御するロジックを示した回路図である。
先ず、ルックアップテーブル２８はデータを格納する２個のＦｅＲＡＭレジスタアレイ２９、インバータＩＶ４、ＮＭＯＳトランジスタＮ１５、Ｎ１６、及び伝送スイッチ３０を備える。
ここで、ＦｅＲＡＭレジスタ１は伝送スイッチ３０の動作の可否を決定するためのロジック制御信号ＲＥを出力する。伝送スイッチ３０は、ロジック出力信号Ｙの出力端子及びＮＭＯＳトランジスタＮ１５、Ｎ１６の共通ドレイン端子の間に連結され、ゲート端子を介しロジック制御信号ＲＥを受信するＮＭＯＳトランジスタＮ１４を備える。
そして、インバータＩＶ４はロジック入力信号Ｘを反転する。ＮＭＯＳトランジスタＮ１５はゲート端子を介し受信されるロジック入力信号Ｘの状態に従い、ロジック制御信号ＲＥ１を伝送スイッチ３０に出力する。さらにＮＭＯＳトランジスタＮ１６は、ゲート端子を介し受信される反転した入力信号Ｘの状態に従い、ロジック制御信号ＲＥ２を伝送スイッチ３０に出力する。
このような構成を有する本発明の実施例は、ＦｅＲＡＭレジスタアレイ２９に格納されたデータの種類に従い各々別の演算過程を経てロジック出力信号Ｙの値を制御する。
例えば、ロジック制御信号ＲＥがハイレベルの場合、ＮＭＯＳトランジスタＮ１４がターンオンされてロジック制御信号ＲＥ１、ＲＥ２の状態によりロジック出力信号Ｙの値が決定される。
即ち、ロジック制御信号ＲＥ１、ＲＥ２が全てローレベルの場合、ロジック出力信号Ｙの電圧レベルがローレベルとなる。反面、ロジック制御信号ＲＥ１、ＲＥ２が全てハイレベルの場合、ロジック出力信号Ｙの電圧レベルがハイレベルとなる。
さらに、第１ロジック制御信号ＲＥ１がハイレベルであり、第２ロジック制御信号ＲＥ２がローレベルであれば、ロジック入力信号Ｘがそのまま出力信号Ｙとなる。その反面、第１ロジック制御信号ＲＥ１がローレベルであり、第２ロジック制御信号ＲＥ２がハイレベルであれば、ロジック入力信号Ｘが反転して出力される。
若し、ロジック制御信号ＲＥがローレベルであれば、ＮＭＯＳトランジスタＮ１４がターンオフ状態を維持し、ロジック制御信号ＲＥ１、ＲＥ２の状態に係らず出力信号Ｙの電圧レベルがフローティングされる。
図１５ｂは図１４の他の実施例であり、４−レジスタ入力ルックアップテーブル２８を制御するロジックを示した詳細回路図である。
ルックアップテーブル２８はロジック制御信号ＲＥ１〜ＲＥ４に従い、ロジック入力信号Ｘ０、Ｘ１を演算してロジック出力信号Ｙの状態を制御する。
その詳細構成を検討してみれば、ルックアップテーブル２８は４個のＦｅＲＡＭレジスタ１を備え、ルックアップテーブル２９のロジクを制御するためのロジック制御信号ＲＥ１〜ＲＥ４を各々出力するＦｅＲＡＭレジスタアレイ２９、インバータＩＶ５、ＩＶ６、ＮＭＯＳトランジスタＮ１８〜Ｎ２３、ＦｅＲＡＭレジスタ１及び伝送スイッチ３１を備える。
ＦｅＲＡＭレジスタ１は伝送スイッチ３１の動作の可否を決定するためのロジック制御信号ＲＥを出力する。伝送スイッチ３１は、ロジック出力信号Ｙの出力端子及びＮＭＯＳトランジスタＮ１８、Ｎ１９の共通ドレインの端子の間に連結され、ゲート端子を介しロジック制御信号ＲＥを受信するＮＭＯＳトランジスタＮ１７を備える。
そして、インバータＩＶ５は第１ロジック入力信号Ｘ０を反転する。ＮＭＯＳトランジスタＮ１８はゲート端子を介し受信される第１ロジック入力信号Ｘ０の状態に従い、第１ロジック制御信号ＲＥ１又は第２ロジック制御信号ＲＥ２を伝送スイッチ３１に出力する。ＮＭＯＳトランジスタＮ１９は、ゲート端子を介し受信される反転した第１ロジック入力信号Ｘ０の状態に従い、第３ロジック制御信号ＲＥ３、又は第４ロジック制御信号ＲＥ４を伝送スイッチ３１に出力する。
さらに、インバータＩＶ６は第２ロジック入力信号Ｘ１を反転する。ＮＭＯＳトランジスタＮ２０はゲート端子を介し受信される第２ロジック入力信号Ｘ１の状態に従い、第１ロジック制御信号ＲＥ１をＮＭＯＳトランジスタＮ１８に出力する。ＮＭＯＳトランジスタＮ２１は、ゲート端子を介し受信される反転した第２ロジック入力信号Ｘ１の状態に従い、第２ロジック制御信号ＲＥ２をＮＭＯＳトランジスタＮ１８に出力する。ＮＭＯＳトランジスタＮ２２はゲート端子を介し受信される第２ロジック入力信号Ｘ１の状態に従い、第３ロジック制御信号ＲＥ３をＮＭＯＳトランジスタＮ１９に出力する。ＮＭＯＳトランジスタＮ２３は、ゲート端子を介し受信される反転した第２ロジック入力信号Ｘ１の状態に従い、第４ロジック制御信号ＲＥ４をＮＭＯＳトランジスタＮ１９に出力する。
このような構成を有する本発明のロジック制御動作を整理すれば、次の［表１］通りである。
Figure 2004312701
先ず、ロジック制御信号ＲＥがハイレベルの場合、ＮＭＯＳトランジスタＮ１７がターンオンされ、ロジック制御信号ＲＥ１〜ＲＥ４の状態によりロジック出力信号Ｙの値が決定される。
即ち、第４ロジック制御信号ＲＥ４がハイレベルであり、他のロジック制御信号ＲＥ１〜ＲＥ３がローレベルの場合、ロジック出力信号Ｙはロジック入力信号Ｘ０、Ｘ１をノア演算した値となる。なお、第１及び４ロジック制御信号ＲＥ１、ＲＥ４が全てローレベルであり、第２及び第３ロジック制御信号ＲＥ２、ＲＥ３がハイレベルの場合、ロジック出力信号Ｙはロジック入力信号Ｘ０、Ｘ１を排他的論理和で演算した値となる。
さらに、第１ロジック制御信号ＲＥ１がローレベルであり、他のロジック制御信号ＲＥ２〜ＲＥ４が全てハイレベルの場合、ロジック出力信号Ｙはロジック入力信号Ｘ０、Ｘ１をナンド演算した値となる。第１ロジック制御信号ＲＥ１がハイレベルであり、他のロジック制御信号ＲＥ２〜ＲＥ４が全てハイレベルの場合、ロジック出力信号Ｙはロジック入力信号Ｘ０、Ｘ１をアンド演算した値となる。第４ロジック制御信号ＲＥ４がローレベルであり、他のロジック制御信号ＲＥ１〜ＲＥ３が全てハイレベルの場合、ロジック出力信号Ｙはロジック入力信号Ｘ０、Ｘ１をオア演算した値となる。
若し、ロジック制御信号ＲＥがローレベルの場合、ＮＭＯＳトランジスタＮ１７がターンオフ状態を維持し、ロジック制御信号ＲＥ１〜ＲＥ４の状態に係らずロジック出力信号Ｙの電圧レベルがフローティングされる。
図１５ｃは図１４のさらに他の実施例であり、８−レジスタ入力ルックアップテーブル２８を制御するロジックを示した詳細回路図である。
ルックアップテーブル２８はロジック制御信号ＲＥ１〜ＲＥ８に従い、ロジック入力信号Ｘ０、Ｘ１、Ｘ２を演算してロジック出力信号Ｙの状態を制御する。
その詳細構成を検討してみれば、ルックアップテーブル２９は８個のＦｅＲＡＭレジスタ１を備え、ルックアップテーブル２９のロジクを制御するためのロジック制御信号ＲＥ１〜ＲＥ８を各々出力するＦｅＲＡＭレジスタアレイ２８、インバータＩＶ７〜ＩＶ９、ＮＭＯＳトランジスタＮ２５〜Ｎ３８、ＦｅＲＡＭレジスタ１及び伝送スイッチ３２を備える。
ＦｅＲＡＭレジスタ１は伝送スイッチ３２の動作の可否を決定するためのロジック制御信号ＲＥ０を出力する。伝送スイッチ３２は、ロジック出力信号Ｙの出力端子及びＮＭＯＳトランジスタＮ２５、Ｎ２６の共通ドレインの端子の間に連結され、ゲート端子を介しロジック制御信号ＲＥ０を受信するＮＭＯＳトランジスタＮ２４を備える。
そして、インバータＩＶ７は第１ロジック入力信号Ｘ０を反転する。ＮＭＯＳトランジスタＮ２５はゲート端子を介し受信される第１ロジック入力信号Ｘ０の状態に従い、ロジック制御信号ＲＥ１〜ＲＥ４のうちいずれか一つを伝送スイッチ３２に出力する。ＮＭＯＳトランジスタＮ２６は、ゲート端子を介し受信される反転した第１ロジック入力信号Ｘ０の状態に従い、ロジック制御信号ＲＥ５〜ＲＥ８のうちいずれか一つを伝送スイッチ３２に出力する。
さらに、インバータＩＶ８は第２ロジック入力信号Ｘ１を反転する。ＮＭＯＳトランジスタＮ２７はゲート端子を介し受信される第２ロジック入力信号Ｘ１の状態に従い、第１ロジック制御信号ＲＥ１又は第２ロジック制御信号ＲＥ２をＮＭＯＳトランジスタＮ２５に出力する。ＮＭＯＳトランジスタＮ２８は、ゲート端子を介し受信される反転した第２ロジック入力信号Ｘ１の状態に従い、第３ロジック制御信号ＲＥ３又は第４ロジック制御信号ＲＥ４をＮＭＯＳトランジスタＮ２５に出力する。
ＮＭＯＳトランジスタＮ２９はゲート端子を介し受信される第２ロジック入力信号Ｘ１の状態に従い、第５ロジック制御信号ＲＥ５又は第６ロジック制御信号ＲＥ６をＮＭＯＳトランジスタＮ２６に出力する。ＮＭＯＳトランジスタＮ３０は、ゲート端子を介し受信される反転した第２ロジック入力信号Ｘ１の状態に従い、第７ロジック制御信号ＲＥ７又は第８ロジック制御信号ＲＥ８をＮＭＯＳトランジスタＮ２６に出力する。
さらに、ＮＭＯＳトランジスタＮ３１はゲート端子を介し受信される第３ロジック入力信号Ｘ２の状態に従い、第１ロジック制御信号ＲＥ１をＮＭＯＳトランジスタＮ２７に出力する。ＮＭＯＳトランジスタＮ３２は、ゲート端子を介し受信される反転した第３ロジック入力信号Ｘ２の状態に従い、第２ロジック制御信号ＲＥ２をＮＭＯＳトランジスタＮ２７に出力する。ＮＭＯＳトランジスタＮ３３はゲート端子を介し受信される第３ロジック入力信号Ｘ２の状態に従い、第３ロジック制御信号ＲＥ３をＮＭＯＳトランジスタＮ２８に出力する。ＮＭＯＳトランジスタＮ３４はゲート端子を介し受信される反転した第３ロジック入力信号Ｘ２の状態に従い、第４ロジック制御信号ＲＥ４をＮＭＯＳトランジスタＮ２８に出力する。
さらに、ＮＭＯＳトランジスタＮ３５はゲート端子を介し受信される第３入力信号Ｘ２の状態に従い、第５ロジック制御信号ＲＥ５をＮＭＯＳトランジスタＮ２９に出力する。ＮＭＯＳトランジスタＮ３６はゲート端子を介し受信される反転した第３ロジック入力信号Ｘ２の状態に従い、第６ロジック制御信号ＲＥ６をＮＭＯＳトランジスタＮ２９に出力する。ＮＭＯＳトランジスタＮ３７はゲート端子を介し受信される第３ロジック入力信号Ｘ２の状態に従い、第７ロジック制御信号ＲＥ７をＮＭＯＳトランジスタＮ３０に出力する。ＮＭＯＳトランジスタＮ３８は、ゲート端子を介し受信される反転した第３ロジック入力信号Ｘ２の状態に従い、第８ロジック制御信号ＲＥ８をＮＭＯＳトランジスタＮ３０に出力する。
このような構成を有する図１５ｃの実施例は、ロジック制御信号ＲＥ１〜ＲＥ８の状態に従い、ロジック入力信号Ｘ０、Ｘ１、Ｘ２を論理演算してロジック出力信号Ｙの値を決定する。
若し、ロジック制御信号ＲＥがローレベルの場合、ＮＭＯＳトランジスタＮ２４がターンオフ状態を維持し、ロジック制御信号ＲＥ１〜ＲＥ８の状態に係らず、出力信号Ｙの電圧レベルがフローティングされる。
図１６は、本発明に係るＦｅＲＡＭレジスタ１を利用しＤ−ラッチのロジックを制御するための本発明の実施例である。
図１６の実施例は、ラッチ制御部３３及びラッチ部３４を備える。
ラッチ制御部３３は、ＦｅＲＡＭレジスタ１、ナンドゲートＮＤ２及びインバータＩＶ１０を備える。ナンドゲートＮＤ２は、クロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ１０は、ナンドゲートＮＤ２から出力された信号を反転する。
ラッチ部３４はインバータＩＶ１１、ＩＶ１２、伝送ゲートＴ１、Ｔ２、ナンドゲートＮＤ３及びＦｅＲＡＭレジスタ１を備える。インバータＩＶ１１は、入力端子ｄを介し入力される入力信号を反転する。第１伝送ゲートＴ１はラッチ制御部３３から印加される出力信号の状態に従い、インバータＩＶ１１から出力された信号を選択的に伝送する。インバータＩＶ１２は、第１伝送ゲートＴ１から出力された信号を反転して出力端子ｑに伝送する。
ナンドゲートＮＤ３は、リセットの可否を制御するためのＦｅＲＡＭレジスタ１から出力された信号とインバータＩＶ１２から出力された信号をナンド演算する。第２伝送ゲートＴ２はラッチ制御部３３から出力された信号の状態に従い、ナンドゲートＮＤ３から出力された信号を選択的に伝送する。
このような構成を有する図１６の実施例は、ラッチ制御部３３のＦｅＲＡＭレジスタ１から出力された信号に従いクロック信号ＣＬＫの入力の可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力されたハイレベルの場合、クロック信号ＣＬＫがラッチ部３４に出力される。その反面、ＦｅＲＡＭレジスタ１から出力された信号がローレベルの場合、クロック信号ＣＬＫがラッチ部３４に出力されない。
さらに、ラッチ部３４のＦｅＲＡＭレジスタ１は、ラッチ部３４のリセット可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力された信号がハイレベルの場合正常的なラッチ動作を行い、ＦｅＲＡＭレジスタ１から出力された信号がローレベルの場合ラッチ部３４の出力がリセットされる。
図１７は、図１６の他の実施例を示した詳細回路図である。
図１７の実施例は、ラッチ制御部３３及びラッチ部３５を備える。
ラッチ制御部３３は、ＦｅＲＡＭレジスタ１、ナンドゲートＮＤ４及びインバータＩＶ１３を備える。ナンドゲートＮＤ４はクロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ１３はナンドゲートＮＤ４から出力された信号を反転する。
ラッチ部３５はインバータＩＶ１４、ＩＶ１５、伝送ゲートＴ３、Ｔ４及びＦｅＲＡＭレジスタ１を備える。第３伝送ゲートＴ３はラッチ制御部３３から印加される出力信号の状態に従い、インバータＩＶ１４から出力された信号を選択的に伝送する。インバータＩＶ１５は第３伝送ゲートＴ３から出力された信号を反転して出力端子ｑに出力する。
第３伝送ゲートＴ３から伝送された信号は、ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ１５から出力された信号はＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第４伝送ゲートＴ４はラッチ制御部３３から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。
このような構成を有する図１７の実施例は、ラッチ制御部３３のＦｅＲＡＭレジスタ１から出力された信号に従いクロック信号ＣＬＫの入力の可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力された信号がハイレベルの場合、クロック信号ＣＬＫがラッチ部３５に出力される。その反面、ＦｅＲＡＭレジスタ１から出力された信号がローレベルの場合、クロック信号ＣＬＫがラッチ部１３０に出力されない。
さらに、ラッチ部３５のＦｅＲＡＭレジスタ１は、ラッチ部３５に入力されたデータを格納する。従って、電源の遮断以後再び電源が供給される場合、ＦｅＲＡＭレジスタ１に格納されたデータを復旧して用いることができる。
図１８は、図１６のさらに他の実施例を示した詳細回路図である。
図１８の実施例はラッチ制御部３３、演算部３６及びラッチ部３７を備える。
ここで、ラッチ制御部３３はＦｅＲＡＭレジスタ１、ナンドゲートＮＤ５及びインバータＩＶ１６を備える。ナンドゲートＮＤ５は、クロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ１６は、ナンドゲートＮＤ５から出力された信号を反転する。
演算部３６は、ロジック入力信号Ｘ０、Ｘ１をアンド演算するアンドゲートＡＮＤ５を備える。
ラッチ部３７は伝送ゲートＴ５、Ｔ６、インバータＩＶ１７及びＦｅＲＡＭレジスタ１を備える。第５伝送ゲートＴ５はラッチ制御部３３から印加される出力信号の状態に従い、アンドゲートＡＮＤ５から出力された信号を選択的に伝送する。インバータＩＶ１７は、第５伝送ゲートＴ５から出力された信号を反転して出力端子ｑに出力する。
第５伝送ゲートＴ５から伝送された信号は、ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ１７から出力された信号は、ＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第６伝送ゲートＴ６はラッチ制御部３３から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。
このような構成を有する図１８の実施例は、ラッチ制御部３３のＦｅＲＡＭレジスタ１から出力された信号に従いクロック信号ＣＬＫの入力の可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力された信号がハイレベルの場合、クロック信号ＣＬＫがラッチ部３７に出力される。その反面、ＦｅＲＡＭレジスタ１から出力された信号がローレベルの場合、クロック信号ＣＬＫがラッチ部３７に出力されない。
さらに、ラッチ部３７のＦｅＲＡＭレジスタ１は、ラッチ部３７に入力されたデータを格納する。従って、電源の遮断以後再び電源が供給される場合、ＦｅＲＡＭレジスタ１に格納されたデータを復旧して用いることができる。
図１９は、本発明に係るＦｅＲＡＭレジスタ１を利用してフリップフロップ（flip flop）のロジックを制御するための本発明の実施例である。
図１９の実施例は、ロジック制御部３８及びフリップフロップ部３９を備える。
ここで、ラッチ制御部３８はＦｅＲＡＭレジスタ１、ナンドゲートＮＤ６及びインバータＩＶ１８を備える。ナンドゲートＮＤ６は、クロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ１８は、ナンドゲートＮＤ５から出力された信号を反転する。
フリップフロップ部３９は、インバータＩＶ１９〜ＩＶ２２、伝送ゲートＴ７〜Ｔ１０及び２個のＦｅＲＡＭレジスタ１を備える。第７伝送ゲートＴ７はロジック制御部３８から印加される出力信号の状態に従い、インバータＩＶ１９の出力信号を選択的に伝送する。
第７伝送ゲートＴ７から伝送された信号は、第１ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ２０から出力された信号は、第１ＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第８伝送ゲートＴ８はロジック制御部３８から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。
さらに、第９伝送ゲートＴ９はロジック制御部３８から印加される出力信号の状態に従い、インバータＩＶ２０の出力信号を選択的に伝送する。第９伝送ゲートＴ９から伝送された信号は、第２ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ２１から出力された信号は、第２ＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第１０伝送ゲートＴ１０はロジック制御部３８から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。インバータＩＶ２２は、インバータＩＶ２１から出力された信号を反転して出力端子ｑに出力する。
このような構成を有する図１９の実施例は、ロジック制御部３８のＦｅＲＡＭレジスタ１から出力された信号に従いクロック信号ＣＬＫの入力の可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力された信号がハイレベルの場合、クロック信号ＣＬＫがフリップフロップ部３９に出力される。その反面、ＦｅＲＡＭレジスタ１から出力された信号がローレベルの場合、クロック信号ＣＬＫがフリップフロップ部３９に出力されない。
さらに、フリップフロップ部３９の２個のＦｅＲＡＭレジスタ１は、フリップフロップ部３９に入力されたデータを各々格納する。従って、電源の遮断以後再び電源が供給される場合、ＦｅＲＡＭレジスタ１に格納されたデータを復旧して用いることができる。
図２０は、図１９の他の実施例を示した詳細回路図である。
図２０の実施例は、ロジック制御部３８、演算部４０及びフリップフロップ部４１を備える。
ここで、ラッチ制御部３８は、ＦｅＲＡＭレジスタ１、ナンドゲートＮＤ７及びインバータＩＶ２３を備える。ナンドゲートＮＤ７は、クロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ２３は、ナンドゲートＮＤ７から出力された信号を反転する。
演算部４０は、ロジック入力信号等Ｘ０、Ｘ１をアンド演算するアンドゲートＡＮＤ６を備える。
フリップフロップ部４１は、インバータＩＶ２４〜ＩＶ２６、伝送ゲートＴ１１〜Ｔ１４及び２個のＦｅＲＡＭレジスタ１を備える。第１１伝送ゲートＴ１１はラッチ制御部３８から印加される出力信号の状態に従い、アンドゲートＡＮＤ６から出力された信号を選択的に伝送する。第１１伝送ゲートＴ１１から伝送された信号は、ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ２４から出力された信号は、ＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第１２伝送ゲートＴ１２はロジック制御部３８から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。
さらに、第１３伝送ゲートＴ１３はロジック制御部３８から印加される出力信号の状態に従い、インバータＩＶ２４から出力された信号を選択的に伝送する。第１３伝送ゲートＴ１３から伝送された信号は、第１ＦｅＲＡＭレジスタ１の反転入力端子／Ｄに入力される。そして、インバータＩＶ２５から出力された信号は、第２ＦｅＲＡＭレジスタ１の非反転入力端子Ｄに入力される。第１４伝送ゲートＴ１４はロジック制御部３８から出力された信号の状態に従い、ロジック制御信号ＲＥＢを選択的に伝送する。インバータＩＶ２６は、インバータＩＶ２５から出力された信号を反転して出力端子ｑに出力する。
このような構成を有する図２０の実施例は、演算部２００の出力信号がフリップフロップ部４１に入力される。それ以外の動作過程は図１９の実施例と同一なので、詳細な説明を省略することにする。
図２１は、図１９の他の実施例を示した詳細回路図である。
図２１の実施例は、ロジック制御部３８及びフリップフロップ部４２を備える。
ここで、ラッチ制御部３８はＦｅＲＡＭレジスタ１、ナンドゲートＮＤ８及びインバータＩＶ２７を備える。ナンドゲートＮＤ８はクロック信号ＣＬＫ及びＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。インバータＩＶ２７は、ナンドゲートＮＤ８から出力された信号を反転する。
フリップフロップ部４２は、インバータＩＶ２８〜ＩＶ３１、伝送ゲートＴ１５〜Ｔ１８、ナンドゲートＮＤ９、ＮＤ１０及びＦｅＲＡＭレジスタ１を備える。第１５伝送ゲートＴ１５はロジック制御部３８から印加される出力信号の状態に従い、インバータＩＶ２８から出力された信号を選択的に伝送する。ナンドゲートＮＤ９は、インバータＩＶ２９から出力された信号とＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。第１６伝送ゲートＴ１６はロジック制御部３８から出力された信号の状態に従い、ナンドゲートＮＤ９から出力された信号を選択的に伝送する。
さらに、第１７伝送ゲートＴ１７はロジック制御部３８から印加される出力信号の状態に従い、インバータＩＶ２９から出力された信号を選択的に伝送する。ナンドゲートＮＤ１０は、第１伝送ゲートＴ１７から伝送された信号とＦｅＲＡＭレジスタ１から出力された信号をナンド演算する。第１８伝送ゲートＴ１８はロジック制御部３８から出力された信号の状態に従い、インバータＩＶ３０から出力された信号を選択的に伝送する。
このような構成を有する図２１の実施例は、フリップフロップ部４２のＦｅＲＡＭレジスタ１がフリップフロップ部４２のリセットの可否を決定する。即ち、ＦｅＲＡＭレジスタ１から出力された信号がハイレベルであれば正常的なフリップフロップ動作が可能であるようにし、ＦｅＲＡＭレジスタ１から出力された信号がローレベルであればフリップフロップ部４２をリセットさせるようにする。
図２２は、本発明に係るＦｅＲＡＭレジスタ１をプログラムするロジック回路を示したブロック図である。
プログラムロジック回路は、プログラム命令処理部４３と、プログラムレジスタ制御部４４と、リセット回路部４５及びプログラムレジスタアレイ４６を備える。
ここで、プログラム命令処理部４３は、ライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢと、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに従い、プログラム命令をコーディングして命令信号ＣＭＤを出力する。プログラムレジスタ制御部４４は、命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱｎを論理演算してライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬを出力する。
リセット回路部４５はパワーアップ時、リセット信号ＲＥＳＥＴをプログラムレジスタ制御部４４に出力する。
プログラムレジスタアレイ４６は、プルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬに従い、外部から入力されるデータＤｍ,／Ｄｍをプログラムして制御信号ＲＥｍ、ＲＥＢｍを出力する。
このような構成を有する本発明は、プログラム命令処理部４３で命令信号ＣＭＤが発生すれば、プログラムレジスタ制御部４４はプログラムレジスタアレイ４６のプログラムの形成（Configure）データを変更するか設定することになる。
一方、リセット回路部４５は、パワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部４４を活性化させる。この時、プログラムレジスタ制御部４４から出力された制御信号等ＥＮＷ、ＣＰＬは、プログラムレジスタアレイ４６の非揮発性データを初期化設定するためのレジスタ動作信号等である。
図２３は、図２２のプログラム命令処理部４３を示した詳細回路図である。
プログラム命令処理部４３は、命令制御部４７及び多重命令発生部４８を備える。
先ず、命令制御部４７は論理部４９、フリップフロップ部５０及びオーバトグル（Over toggle）感知部５１を備える。
ここで、論理部４９はノアゲードＮＯＲ２、アンドゲートＡＮＤ７、ＡＮＤ８及びインバータＩＶ３２を備える。ノアゲートＮＯＲ２は、ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢをノア演算する。アンドゲートＡＮＤ７は、ノアゲートＮＯＲ２から出力された信号と出力イネーブル信号ＯＥＢをアンド演算する。アンドゲートＡＮＤ８は、ノアゲートＮＯＲ２から出力された信号、インバータＩＶ３２により反転されたリセット信号ＲＥＳＥＴ及びオーバトグル感知部５１から出力された信号をアンド演算する。
さらに、フリップフロップ部５０はｎ個のフリップフロップＦＦを備える。ｎ個のフリップフロップＦＦは、出力端子ｑが次の端のデータ入力端子ｄに順次接続される。最初の端のフリップフロップＦＦ１のデータ入力端子ｄには、ノアゲートＮＯＲ２の出力信号が印加される。さらに、最後の端の出力端子ｑのノードＡを介して命令信号ＣＭＤが出力される。そして、フリップフロップＦＦはクロック入力端子ｃｐにアンドゲートＡＮＤ７からの活性化同期信号が入力され、リセット端子ＲにアンドゲートＡＮＤ８から出力された信号が入力される。
ここで、フリップフロップＦＦの入力端子ｃｐにはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがローの時、出力イネーブル信号ＯＥＢが入力される。そして、フリップフロップＦＦのリセット端子Ｒは、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイレベルの区間でフリップフロップＦＦがリセットされる。
オーバトグル感知部５１は、ノードＡの出力信号と出力イネーブル信号ＯＥＢをナンド演算するナンドゲートＮＤ１１を備える。オーバトグル感知部５１は、出力イネーブル信号ＯＥＢがｎ回のトグル回数を超過してオーバトグルが発生する場合、フリップフロップ部５０をリセットさせる。従って、各々のプログラム命令処理部４３のトグル回数は相違する値となるよう設定する。
さらに、多重命令発生部４８は、論理部５２及びフリップフロップ部５３を備える。
ここで、論理部５２はノアゲートＮＯＲ３、アンドゲートＡＮＤ９、ＡＮＤ１０及びインバータＩＶ３３を備える。ノアゲートＮＯＲ３は、ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢをノア演算する。アンドゲートＡＮＤ９は、ノアゲートＮＯＲ３から出力された信号と出力イネーブル信号ＯＥＢをアンド演算する。アンドゲートＡＮＤ１０はノアゲートＮＯＲ３から出力された信号、及びインバータＩＶ３３により反転されたリセット信号ＲＥＳＥＴをアンド演算する。
そして、フリップフロップ部５３はｍ個のフリップフロップＦＦを備える。ｍ個のフリップフロップＦＦは、出力端子ｑが次の端のデータ入力端子ｄに順次連結される。最初の端のフリップフロップＦＦ（ｎ＋１）のデータ入力端子ｄには、命令制御部４７のフリップフロップＦＦ（ｎ−１）から印加される出力信号が入力される。ｍ個のフリップフロップＦＦのデータ入力端子ｄと出力端子ｑは相互直列に連結され、フリップフロップＦＦ（ｎ＋１）から出力されたハイパルスが次の端のフリップフロップに順次移動する。従って、フリップフロップＦＦは各々の連結ノードを介し多数の命令信号の第１ＣＭＤ乃至第ｍＣＭＤを順次出力する。
さらに、フリップフロップＦＦはクロック端子ｃｐを介しアンドゲートＡＮＤ９からの活性化同期信号が入力され、リセット端子Ｒを介しアンドゲートＡＮＤ１０から出力された信号が入力される。
ここで、フリップフロップＦＦの入力端子ｃｐには、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがローの時、出力イネーブル信号ＯＥＢが入力される。また、フリップフロップＦＦのリセット端子Ｒはチップイネーブル信号ＣＥＢ、又はライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイレベルの区間でフリップフロップＦＦがリセットされる。
図２４は、図２３のフリップフロップＦＦを示した詳細回路図である。
フリップフロップＦＦは伝送ゲートＴ１９〜Ｔ２２、ナンドゲートＮＤ１２、ＮＤ１３及びインバータＩＶ３５〜ＩＶ３９を備える。ここで、インバータＩＶ３４はクロック入力端子ｃｐの出力信号を反転し、インバータＩＶ３５はインバータＩＶ３４の出力信号を反転する。
第１９伝送ゲートＴ１９はノードＥ、Ｆの状態に従い、インバータＩＶ３６から出力された信号を選択的に出力する。ナンドゲートＮＤ１２は、インバータＩＶ３７から出力され信号とリセット端子Ｒを介し入力された信号をナンド演算する。第２０伝送ゲートＴ２０はノードＥ、Ｆの出力状態に従いナンドゲートＮＤ１２から出力された信号を選択的に伝送する。
第２１伝送ゲートＴ２１はノードＥ、Ｆの出力状態に従い、インバータＩＶ３７から出力された信号を選択的に伝送する。ナンドゲートＮＤ１３は第２１伝送ゲート２１により伝送された信号と、リセット端子Ｒを介し入力された信号をナンド演算する。
第２２伝送ゲートＴ２２はノードＥ、Ｆの状態に従い、インバータＩＶ３８から出力され信号を選択的に伝送する。インバータＩＶ３９は、ナンドゲートＮＤ１３から出力され信号を反転して出力信号ｑに出力する。
従って、入力端子ｄから入力されるデータは、クロック入力端子ｃｐを介し入力される制御信号が一回トグルするたびに伝送される。この時、リセト端子Ｒにロー信号が入力される場合、出力端子ｑにはロー信号が出力されフリップフロップＦＦがリセット状態となる。
図２５は、図２２のプログラム命令処理部４３の動作を示したタイミング図である。
先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。また、出力イネーブル信号ＯＥＢがｎ回トグルする間には、命令信号ＣＭＤがディスエーブル状態を維持する。
以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｎ回トグルすることになれば、フリップフロップＦＦ（ｎ＋１）から出力される命令信号第１ＣＭＤがハイレベルにイネーブルされる。
以後、ｎ回目トグル以後にオーバトグル感知部５１がオーバトグルを感知することになれば、ノードＡの出力信号がディスエーブルされる。この時、フリップフロップＦＦ（ｎ−１）の出力信号ｑがフリップフロップＦＦ（ｎ＋１）のデータ入力端子ｄに入力されるので、多重命令発生部４８はオーバトグル感知部５１の影響を受けない。
次に、ｎ＋１回目トグルが発生すると命令信号第１ＣＭＤがディスエーブルされ、フリップフロップＦＦ（ｎ＋２）から出力される命令信号第２ＣＭＤがハイレベルにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル個数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整する。
図２６は、図２２のプログラムレジスタ制御部４４を示した詳細回路図である。
プログラムレジスタ制御部４４は、第ｉＣＭＤと入力データＤＱｉをアンド演算するアンドゲートＡＮＤ１１を備える。インバータＩＶ４０〜ＩＶ４２は、アンドゲートＡＮＤ１１の出力信号を反転遅延する。
ノアゲートＮＯＲ４は、アンドゲートＡＮＤ１１の出力信号と遅延部２５１の出力信号をノア演算する。インバータＩＶ４３、ＩＶ４４は、ノアゲートＮＯＲ４の出力信号を遅延してライト制御信号ＥＮＷを出力する。
ノアゲートＮＯＲ５は、ノアゲートＮＯＲ４の出力信号とパワーアップ検出信号ＰＵＰをノア演算する。インバータＩＶ４５〜ＩＶ４７は、ノアゲートＮＯＲ５の出力信号を反転遅延してセルプレート信号ＣＰＬを出力する。
ここで、パワーアップ検出信号ＰＵＰは初期のリセットの時、レジスタに格納されたデータをリードした以後再びレジスタをセットするための制御信号である。
第１ＣＭＤがハイレベルに活性化された後、入力パッドを利用して入力データＤＱｉをトグルさせると、遅延部５４の遅延時間ほどのパルス幅を有するライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。
図２７は、図２２のプログラムレジスタアレイ４６を示した詳細回路図である。
プログラムレジスタアレイ４６は、ｍ個のＦｅＲＡＭレジスタ１を含む。
ＦｅＲＡＭレジスタ１は、プルアップスイッチＰ１３、プルアップ駆動部５５、ライトイネーブル制御部５６、強誘電体キャパシタ５７、プルダウン駆動部５８及びプルダウンスイッチＮ４３を備える。
ここで、プルアップスイッチＰ１３は電源電圧端とプルアップ駆動部５５の間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰを受信する。プルアップ駆動部５５はプルアップスイッチＰ１３とライトイネーブル制御部５６の間に位置し、出力ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＰＭＯＳトランジスタＰ１４、Ｐ１５を備える。
ライトイネーブル制御部５６は、一対のデータ／Ｄｉ、Ｄｉ入力端子とノードＣＮ１、ＣＮ２の間に各々連結され、共通ゲート端子を介しライト制御信号ＥＮＷを受信するＮＭＯＳトランジスタＮ３９、Ｎ４０を備える。
強誘電体キャパシタ５７は、強誘電体キャパシタＦＣ１〜ＦＣ４を備える。第１強誘電体キャパシタＦＣ１は一端がノードＣＮ１と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。第２強誘電体キャパシタＦＣ２は一端がノードＣＮ２と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。そして、第３強誘電体キャパシタＦＣ３はノードＣＮ１と接地電圧の間に連結され、第４強誘電体キャパシタＦＣ４はノードＣＮ２と接地電圧の間に連結される。ここで、第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４は、ノードＣＮ１、ＣＮ２の両端のローディングレベル制御に従い選択的に追加して用いられることもある。
さらに、プルダウン駆動部５８は強誘電体キャパシタ５７とプルダウンスイッチＮ４３との間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＮＭＯＳトランジスタＮ４１、Ｎ４２を備える。プルダウンスイッチＮ４３は、プルダウン駆動部５８と接地電圧ＶＳＳの間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮを受信する。さらに、プログラムレジスタアレイ４６は、出力端を介してロジック制御信号ＲＥＢｉ、ＲＥｉを各々出力する。
図２８は、パワーアップ時図２７のＦｅＲＡＭレジスタアレイ４６の動作信号等の状態を示したタイミング図である。
先ず、パワーアップ以後Ｔ１区間で安定された電源電圧ＶＣＣレベルに至ると、リセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。
以後、パワーアップ検出信号ＰＵＰのイネーブルに従い、セルプレート信号ＣＰＬがハイに遷移する。この時、プログラムレジスタアレイ４６の第１及び第２強誘電体キャパシタＦＣ１、ＦＣ２に格納された電荷が、第３及び第４強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードによりセルの両端のノード、即ちＣＮ１とＣＮ２に電圧差を発生させる。
セル両端のノードに充分電圧差が発生するＴ２区間に進入すると、プルダウンイネーブル信号ＥＮＮがハイレベルとなり、プルアップイネーブル信号ＥＮＰにローレベルとなり両端のノードＣＮ１、ＣＮ２のデータを増幅することになる。
以後、Ｔ３区間に進入してセル両端のノードＣＮ１、ＣＮ２のデータ増幅が完了すると、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再びローに遷移させる。従って、破壊されていた第１強誘電体キャパシタＦＣ１、又は第２強誘電体キャパシタＦＣ２のハイデータを再び復旧することになる。この時、ライト制御信号ＥＮＷはロー状態を維持し、外部データが再びライトされることを防止する。
図２９はプログラム動作時、図２７のＦｅＲＡＭレジスタアレイ４６の動作信号の状態を示したタイミング図である。
先ず、第１ＣＭＤがハイレベルにイネーブルされた後一定時間が過ぎると、新しいデータＤｉ、／Ｄｉが入力される。また、データ入／出力パッドから印加される入力データＤＱｉがハイレベルからローレベルにトグルされると、プログラムサイクルが開始されレジスタに新しいデータをライトするためのライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬがハイに遷移する。この時、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。
従って、プログラムレジスタ制御部４４に第１ＣＭＤがハイレベルに入力される場合、プログラム命令処理部４３からの信号流入が遮断され、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。
本発明に係るＦｅＲＡＭレジスタを、多数のキャムが連結されたマッチラインのプルアップに適用した実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを利用し、ＮＭＯＳトランジスタ構造を有するキャムを構成する実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを利用し、多数のキャムが連結されたマッチラインのプルダウンに適用した実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを利用し、ＰＭＯＳトランジスタ構造を有するキャムを構成する実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを用いる３状バッファを利用した非揮発性プログラマブルロジック回路を示したブロック図である。 図５の３状バッファの実施例を示した詳細回路図である。 図５の３状バッファの実施例を示した詳細回路図である。 図５の３状バッファの実施例を示した詳細回路図である。 図５の３状バッファの実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを用いる伝送スイッチを利用し、バスラインの間にデータを伝送する本発明の実施例を示したブロック図である。 図１０の伝送スイッチの他の実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、バスラインを選択的にプルアップさせるための実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを利用し、バスラインを選択的にプルダウンさせるための実施例を示したブロック図である。 本発明に係るＦｅＲＡＭレジスタを利用し、ルックアップテーブルのロジックを制御するための実施例を示したブロック図である。 図１４のレジスタ入力ルックアップテーブルを制御するロジックの実施例を示した詳細回路図である。 図１４のレジスタ入力ルックアップテーブルを制御するロジックの実施例を示した詳細回路図である。 図１４のレジスタ入力ルックアップテーブルを制御するロジックの実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、Ｄ−ラッチのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、Ｄ−ラッチのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、Ｄ−ラッチのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、フリップフロップのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、フリップフロップのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタを利用し、フリップフロップのロジックを制御するための実施例を示した詳細回路図である。 本発明に係るＦｅＲＡＭレジスタをプログラムするロジック回路を示したブロック図である。 図２２のプログラム命令処理部を示した詳細回路図である。 図２３のフリップフロップを示した詳細回路図である。 図２２のプログラム命令処理部の動作を示したタイミング図である。 図２２のプログラムレジスタ制御部を示した詳細回路図である。 図２２のプログラムレジスタアレイを示した詳細回路図である。 パワーアップのモード時、図２７のＦｅＲＡＭレジスタアレイの動作信号等の状態を示したタイミン図である。 プログラム動作時、図２７のＦｅＲＡＭレジスタアレイの動作信号等の状態を示したタイミン図である。
符号の説明
１…ＦｅＲＡＭレジスタ
２…プルアップスイッチ
３、７…キャム（ＣＡＭ：Content Addressable Memory）
４、５、８、９…スイッチイング部
６…プルダウンスイッチ
１０…３状バッファ
１１…論理演算部
１２、１４…インバータ部
１３、１５…出力制御部
１６…論理演算部
１７、２０…入力制御部
１８、２１…出力駆動部
１９、２２…論理演算部
２３…伝送スイッチ
２４…スイッチ制御部
２５…論理演算部
２６…プルアップスイッチ
２７…プルダウンスイッチ
２８…ルックアップテーブル
２９…ＦｅＲＡＭレジスタアレイ
３０、３１、３２…伝送スイッチ
３３…ラッチ制御部
３４、３５、３７…ラッチ部
３６…演算部
３８…ロジック制御部
３９、４１、４２…フリップフロップ部
４０…演算部
４３…プログラム命令処理部
４４…プログラムレジスタ制御部
４５…リセット回路部
４６…プログラムレジスタアレイ
４７…命令制御部
４８…命令発生部
４９、５２…論理部
５０、５３…フリップフロップ部
５１…オーバトグル感知部
５２…論理部
５４…遅延部
５５…プルアップ駆動部
５６…ライトイネーブル制御部
５７…強誘電体キャパシタ部
５８…プルダウン駆動部

Claims (43)

  1. 第１ロジック制御信号に従い、マッチラインを特定レベルにプリチャージするスイッチ手段；
    前記マッチラインに各々並列連結され、前記マッチラインの電圧レベルを変更する多数のキャム；
    前記非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタを備えることを特徴とする非揮発性プログラマブルロジック回路。
  2. 前記スイッチ手段は
    前記第１ロジック制御信号に従い、前記マッチラインを電源電圧レベルにプルアップさせるプルアップ手段を含むことを特徴とする請求項１記載の非揮発性プログラマブルロジック回路。
  3. 前記スイッチ手段は
    前記第１ロジック制御信号に従い、前記マッチラインを接地電圧レベルにプルダウンさせるプルダウン手段を含むことを特徴とする請求項１記載の非揮発性プログラマブルロジック回路。
  4. 前記キャムは
    前記マッチラインに各々並列に連結され、前記第２ロジック制御信号及びサーチバスから印加されるライン制御信号に従い、前記マッチラインの電圧レベルを変更させるスイッチブロック；及び
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記第２ロジック制御信号を発生する第２非揮発性強誘電体レジスタを含むことを特徴とする請求項１記載の非揮発性プログラマブルロジック回路。
  5. 前記スイッチブロックは
    ライン制御信号及び第２ロジック制御信号の状態に従い、前記マッチラインに接地電圧を選択的に連結する第１スイッチ手段；及び
    前記ライン制御信号と逆位相を有する信号、及び前記第２ロジック制御信号と逆位相を有する信号の状態に従い、前記マッチラインに接地電圧を選択的に連結する第２スイッチ手段を含むことを特徴とする請求項４記載の非揮発性プログラマブルロジック回路。
  6. 前記スイッチブロックは
    ライン制御信号及び第２ロジック制御信号の状態に従い、前記マッチラインに電源電圧を選択的に連結する第３スイッチ手段；及び
    前記ライン制御信号と逆位相を有する信号、及び前記第２ロジック制御信号と逆位相を有する信号の状態に従い、前記マッチラインに電源電圧を選択的に連結する第４スイッチ手段を含むことを特徴とする請求項４記載の非揮発性プログラマブルロジック回路。
  7. 入力信号の状態に従い電源電圧、又は接地電圧のうちいずれか一つの電圧を選択的に出力する反転手段；
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、互いに逆位相を有する一対のロジック制御信号を発生する非揮発性強誘電体レジスタ；及び
    前記一対のロジック制御信号の状態に従い、選択的に前記反転手段から出力された信号を出力するか、出力端子をフローティングさせる出力制御手段を含むことを特徴とする非揮発性プログラマブルロジック回路。
  8. 前記出力制御手段は
    前記一対のロジック制御信号とクロック信号を組合せる論理演算手段をさら含むことを特徴とする請求項７記載の非揮発性プログラマブルロジック回路。
  9. 前記論理演算手段は
    前記一対のロジック制御信号のうちいずれか一つと前記クロック信号を否定論理積するナンドゲート；及び
    前記一対のロジック制御信号のうちの他の一つと、前記クロック信号と逆位相を有する信号を否定論理和するノアゲートを含むことを特徴とする請求項８記載の非揮発性プログラマブルロジック回路。
  10. 非揮発性強誘電体キャパシタにプログラムされたコードに従い、互いに逆位相を有する一対のロジック制御信号を発生する非揮発性強誘電体レジスタ；
    前記一対のロジック制御信号と前記入力信号を論理組合せる論理演算手段；及び
    前記論理演算手段から出力された信号に従い電源電圧、又は接地電圧を出力するか、出力端子をフローティングする反転手段を含むことを特徴とする非揮発性プログラマブルロジック回路。
  11. 前記論理演算手段は、
    前記一対のロジック制御信号のうちいずれか一つと前記入力信号を論理積するアンドゲート；及び
    前記一対のロジック制御信号のうち他の一つと、前記入力信号を論理和するオアゲートを含むことを特徴とする請求項１０記載の非揮発性プログラマブルロジック回路。
  12. 前記反転手段は
    前記アンドゲードから出力された信号に従い、前記出力端子を前記電源電圧にプルアップするプルアップ手段；及び
    前記オアゲートから出力された信号に従い、前記出力端子を前記接地電圧にプルダウンするプルダウン手段を含むことを特徴とする請求項１１記載の非揮発性プログラマブルロジック回路。
  13. 入力信号を非揮発性強誘電体キャパシタに格納する非揮発性強誘電体レジスタ；及び
    前記非揮発性強誘電体レジスタから出力された信号に従い電源電圧、又は接地電圧を出力するか、出力端子をフローティングする反転手段を含むことを特徴とする非揮発性プログラマブルロジック回路。
  14. クロック信号の状態に従い、前記非揮発性強誘電体レジスタから出力された信号を選択的に前記反転手段に出力する論理演算手段をさらに含むことを特徴とする請求項１３記載の非揮発性プログラマブルロジック回路。
  15. 前記論理演算手段は
    前記クロック信号と前記非揮発性強誘電体レジスタから出力された信号を論理積するアンドゲート；及び
    前記クロック信号と逆位相を有する信号と、前記非揮発性強誘電体レジスタから出力された信号を論理和するオアゲートを含むこと特徴とする請求項１４記載の非揮発性プログラマブルロジック回路。
  16. 前記反転手段は
    前記アンドゲードから出力された信号に従い、前記出力端子を前記電源電圧にプルアップするプルアップ手段；及び
    前記オアゲートから出力された信号に従い、前記出力端子を前記接地電圧にプルダウンするプルダウン手段を含むことを特徴とする請求項１５記載の非揮発性プログラマブルロジック回路。
  17. 非揮発性強誘電体キャパシタにプログラムされたコードに従い、ロジック制御信号を発生する非揮発性強誘電体レジスタ；及び
    前記ロジック制御信号に従い、ソース端子と出力端子を選択的に連結するスイッチ手段を含むことを特徴とする非揮発性プログラマブルロジック回路。
  18. 前記スイッチ手段は
    前記ロジック制御信号に従い、ローバスラインとカラムバスラインを選択的に連結することを特徴とする請求項１７記載の非揮発性プログラマブルロジック回路。
  19. 前記スイッチ手段は
    前記ロジック制御信号に従い、バスラインを電源電圧にプルアップするプルアップ手段であることを特徴とする請求項１７記載の非揮発性プログラマブルロジック回路。
  20. 前記スイッチ手段は
    前記ロジック制御信号に従い、バスラインを接地電圧にプルダウンするプルダウン手段であることを特徴とする請求項１７記載の非揮発性プログラマブルロジック回路。
  21. クロック信号に従い、前記ロジック制御信号を前記スイッチ手段に選択的に伝送する伝送手段をさらに含むことを特徴とする請求項１７記載の非揮発性プログラマブルロジック回路。
  22. ロジック入力信号の状態に従い、多数の第１非揮発性強誘電体レジスタから出力された第１ロジック制御信号等を選択的に出力するルックアップテーブル；
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、第２ロジック制御信号を出力する第２非揮発性強誘電体レジスタ；及び
    前記第２ロジック制御信号の状態に従い、前記ルックアップテーブルから出力された信号を選択的に伝送する第１伝送手段を備えることを特徴とする非揮発性プログラマブルロジック回路。
  23. 前記ルックアップテーブルは
    前記多数の第１ロジック制御信号に各々対応し、前記多数の入力信号のうち対応する入力信号の状態に従い、前記第１ロジック制御信号を選択的に伝送する多数の第２伝送手段；
    前記多数の入力信号のうち対応する入力信号の状態に従い、特定個数の前記第２伝送手段等から出力された信号を選択的に伝送する階層的構造を有する多数の第３伝送手段を含むことを特徴とする請求項２２記載の非揮発性プログラマブルロジック回路。
  24. クロック信号の状態に従い入力データを選択的にラッチするラッチ手段；
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記クロック信号を選択的に伝送する第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタ；及び
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記ラッチ手段をリセットさせる第２ロジック制御信号を発生する第２非揮発性強誘電体レジスタを含むことを特徴とする非揮発性プログラマブルロジック回路。
  25. 前記第２非揮発性強誘電体レジスタは
    前記ラッチ手段から出力されるデータを格納することを特徴とする請求項２４記載の非揮発性プログラマブルロジック回路。
  26. 前記入力データを組合せる論理演算手段をさらに含むことを特徴とする請求項２４記載の非揮発性プログラマブルロジック回路。
  27. クロック信号の状態に従い、入力データを選択的に格納するフリップフロップ；
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記クロック信号を選択的に伝送する第１ロジック制御信号を発生する第１非揮発性強誘電体レジスタ；及び
    非揮発性強誘電体キャパシタにプログラムされたコードに従い、前記フリップフロップをリセットさせる第２ロジック制御信号を発生する第２非揮発性強誘電体レジスタを含むことを特徴とする非揮発性プログラマブルロジック回路。
  28. 前記第２非揮発性強誘電体レジスタは
    前記フリップフロップから出力されるデータを格納することを特徴とする請求項２７記載の非揮発性プログラマブルロジック回路。
  29. 前記入力データを組合せる論理演算手段をさらに含むことを特徴とする請求項２７記載の非揮発性プログラマブルロジック回路。
  30. ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号、及びリセト信号に従いプログラム命令をコーディングするための多数の命令信号を順次出力するプログラム命令処理ブロック；
    前記多数の命令信号及びパワーアップ検出信号を利用し、ライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御ブロック；及び
    非揮発性強誘電体キャパシタを備える多数の非揮発性強誘電体レジスタを含み、前記ライト制御信号及び前記セルプレート信号に従い前記非揮発性強誘電体キャパシタをプログラムするプログラムレジスタアレイブロックを備えることを特徴とする非揮発性プログラマブルロジック回路。
  31. パワーアップ時、前記リセット信号を発生するリセット回路をさらに備えることを特徴とする請求項３０記載の非揮発性プログラマブルロジック回路。
  32. 前記プログラム命令処理ブロックは
    前記ライトイネーブル信号及び前記チップイネーブル信号の活性化時、前記出力イネーブル信号に同期して命令制御信号を発生する命令制御部；及び
    前記ライトイネーブル信号及び前記チップイネーブル信号の活性化時、前記出力イネーブル信号に同期して前記命令制御信号を利用し、前記多数の多重命令信号を順次発生する多重命令発生部を備えることを特徴とする請求項３０記載の非揮発性プログラマブルロジック回路。
  33. 前記命令制御部は
    前記ライトイネーブル信号及び前記チップイネーブル信号を論理演算する第１論理手段；及び
    多数のフリップフロップを含み、前記出力イネーブル信号に同期して前記第１論理手段から出力された信号を利用し、前記命令制御信号を発生する命令制御信号発生手段を備えることを特徴とする請求項３２記載の非揮発性プログラマブルロジック回路。
  34. 前記命令制御部は
    前記命令制御信号を利用し、前記出力イネーブル信号のオーバトグルを感知するオーバトグル感知手段をさらに備えることを特徴とする請求項３３記載の非揮発性プログラマブルロジック回路。
  35. 前記命令制御部は
    前記オーバトグル感知手段から出力された信号と前記第１論理手段から出力された信号の状態に従い、前記リセット信号を選択的に伝送する第１伝送手段をさらに備えることを特徴とする請求項３４記載の非揮発性プログラマブルロジック回路。
  36. 前記命令制御部は
    前記第１論理手段から出力された信号の状態に従い、前記出力イネーブル信号を選択的に伝送する第２伝送手段をさらに備えることを特徴とする請求項３３記載の非揮発性プログラマブルロジック回路。
  37. 前記多重命令発生部は
    前記ライトイネーブル信号及び前記チップイネーブル信号を論理演算する第２論理手段；及び
    多数のフリップフロップを含み、前記出力イネーブル信号に同期して前記第２論理手段から出力された信号を利用し、前記多重命令信号を順次発生する多重命令信号発生手段を備えることを特徴とする請求項３０記載の非揮発性プログラマブルロジック回路。
  38. 前記命令信号発生部は
    前記第２論理手段から出力された信号の状態に従い、前記出力イネーブル信号を選択的に伝送する第３伝送手段をさらに備えることを特徴とする請求項３７記載の非揮発性プログラマブルロジック回路。
  39. 前記命令制御部は
    前記第２論理手段から出力された信号の状態に従い、前記リセット信号を選択的に伝送する第４伝送手段をさらに備えることを特徴とする請求項３７記載の非揮発性プログラマブルロジック回路。
  40. 前記プログラム制御ブロックは
    前記多数個の多重命令制御信号のうち対応する命令信号に従い入力データを伝送する伝送手段；
    前記第１伝送手段により伝送されたデータを利用しパルス信号を発生するパルス発生器；
    前記パルス発生器から出力された信号をバッファリングし前記ライトイネーブル信号を発生する第１バッファ；
    前記パルス発生器から出力された信号と前記パワーアップ検出信号を論理組合せる論理演算手段；及び
    前記論理演算手段から出力された信号をバッファリングし、前記セルプレート信号を発生する第２バッファを備えることを特徴とする請求項３０記載の非揮発性プログラマブルロジック回路。
  41. 前記非揮発性強誘電体レジスタは
    出力端子の間にラッチ構造に連結され、電源電圧を駆動するプルアップ駆動手段；
    前記ライトイネーブル信号に従い入力されたデータを伝送するライトイネーブル制御手段；
    前記セルプレート信号に従い前記出力端子の間に電圧差を発生させる格納手段；
    前記出力端子の間にラッチ構造に連結され、接地電圧を駆動するプルダウン駆動手段を備えることを特徴とする請求項３０記載の非揮発性プログラマブルロジック回路。
  42. 前記非揮発性強誘電体レジスタは
    プルアップイネーブル信号に従い、前記電源電圧を前記プルアップ駆動手段に選択的に伝送するプルアップ手段；及び
    プルダウンイネーブル信号に従い、前記接地電圧を前記プルダウン駆動手段に選択的に伝送するプルダウン手段を備えることを特徴とする請求項４１記載の非揮発性プログラマブルロジック回路。
  43. 前記格納手段は
    セルプレート入力端子と前記出力端子の間に連結された多数の第１非揮発性強誘電体キャパシタ；及び
    前記出力端子と接地電圧の間に連結された多数の第２非揮発性強誘電体キャパシタを
    備えることを特徴とする請求項４１記載の非揮発性プログラマブルロジック回路。

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