JP2004227565A - 不揮発性強誘電体メモリを利用した直列バス制御装置 - Google Patents
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Abstract
【解決手段】このため、本発明は不揮発性強誘電体レジスタを利用してアドレス別にアクセス待ち時間をプログラムし、直列バスを介したマスタとFRAMチップとの間のデータ交換時にプログラムされたアクセス待ち時間に従いアドレスアクセス時間を相違するよう制御することにより、システム性能を向上させることができるようにする。
【選択図】図4
Description
(Peripheral Component Interface)バス420を備える。
2 ロー選択部
3 カラム選択部
10 メモリブロック
11 メインビットラインプルアップ制御部
12 セルアレイブロック
13 カラム選択制御部
20 データバス部
30 書込み保護制御部
40 並列/直列送受信制御部
41 カウンタ
42 並列/直列変換部
50 センスアンプバッファ部
51 共通センスアンプアレイ部
52 スイッチ制御部
60 データ入/出力バッファ部
100 FRAMチップ
110 スレーブ
200 マスタ
300 メモリコントローラ
310 不揮発性待ち時間プログラムレジスタ
311 カラムプログラムレジスタ
312 ロープログラムレジスタ
313 再格納プログラムレジスタ
320 待ち時間制御部
321 カラムカウンタ
322 ローカウンタ
323 カラム制御部
324 ロー制御部
325 再格納制御部
326 SCL制御部
330 プログラム命令処理部
331 論理部
332 フリップフロップ部
333 オーバートグル感知部
340 プログラムレジスタ制御部
341 遅延部
350 リセット回路部
360 プログラムレジスタアレイ
361、364 駆動部
362 ライトイネーブル制御部
363 強誘電体キャパシタ部
400 CPU
410 システム制御部
420 PCIバス
421 データバス
422 制御バス
423 アドレスバス
Claims (20)
- 複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入/出力されるデータをバッファリングするデータ入/出力バッファ部、
前記データ入/出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列/直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記並列/直列送受信制御部は、バーストモードで連続的なアドレス/データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データと前記並列データを互いに変換する並列/直列変換部を備えることを特徴とする請求項1に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 直列クロック信号に対応して直列データ/アドレスを直列バスに出力するマスタ、
前記直列バスを介し受信される前記直列クロック信号及び直列データ/アドレスに応答してメモリの読出し/書込み動作を制御するFRAMチップ、及び
不揮発性強誘電体メモリにプログラムされたコードに従って前記直列クロック信号の応答サイクルを制御し、前記マスタと前記FRAMチップとの間でアドレス別のアクセス待ち時間を制御するメモリコントローラを備えることを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記メモリコントローラは、前記不揮発性強誘電体メモリを利用して前記コードをプログラムする不揮発性待ち時間プログラムレジスタ、及び
前記不揮発性待ち時間プログラムレジスタにプログラムされたコードに従い、前記直列バスとのインタフェースを実施するとき前記応答サイクルを制御するための制御信号を出力する待ち時間制御部を備えることを特徴とする請求項3に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記不揮発性待ち時間プログラムレジスタは、ライトイネーブル信号と、チップイネーブル信号と、出力イネーブル信号及びリセット信号に応答し、プログラム命令をコーディングするための命令信号を出力するプログラム命令処理部、
入力データ、パワーアップ検出信号及び前記命令信号の論理演算を行い書込み制御信号及びセルプレート信号を出力するプログラムレジスタ制御部、
プルアップイネーブル信号、プルダウンイネーブル信号、前記書込み制御信号及び前記セルプレート信号に応答し、不揮発性強誘電体メモリ素子にプログラムされたコード信号を出力するプログラムレジスタアレイ、及び
パワーアップ時に前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記プログラム命令処理部は、前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号の論理演算を行う論理部、
前記論理部の出力信号に対応し、前記出力イネーブル信号を順次フリップフロップさせて前記命令信号を出力するフリップフロップ部、及び
前記出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記論理部は、前記チップイネーブル信号及び前記書込みイネーブル信号がローの状態で前記出力イネーブル信号が出力され、前記チップイネーブル信号及び前記書込みイネーブル信号のうち少なくとも何れか1つがハイに遷移すると、前記リセット信号がイネーブルされることを特徴とする請求項6に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
- 前記論理部は、前記書込みイネーブル信号と前記チップイネーブル信号のNOR演算を行う第1のNORゲート、
前記第1のNORゲートの出力信号と前記出力イネーブル信号のAND演算を行う第1のANDゲート、
前記第1のNORゲートの出力信号、反転された前記リセット信号及び前記オーバートグル感知部の出力信号のAND演算を行う第2のANDゲートを備えることを特徴とする請求項7に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記フリップフロップ部は複数のフリップフロップを備え、
前記複数のフリップフロップはデータ入力ノードと出力ノードが互いに直列連結され出力端を介して前記命令信号が出力され、前記論理部から印加される活性化同期信号に応答して前記出力イネーブル信号をフリップフロップさせることを特徴とする請求項6に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記複数のフリップフロップは、前記活性化同期信号の状態に従い入力信号を選択的に出力する第1の伝送ゲート、
前記第1の伝送ゲートの出力信号及び前記リセット信号のNAND演算を行う第1のNANDゲート、
前記活性化同期信号の状態に従い第1のNANDゲートの出力信号を選択的に出力する第2の伝送ゲート、
前記活性化同期信号の状態に従い反転された前記第1の伝送ゲートの出力信号を選択的に出力する第3の伝送ゲート、
前記第3の伝送ゲートの出力信号と前記リセット信号のNAND演算を行う第2のNANDゲート、
前記活性化同期信号の状態に従い、前記第2のNANDゲートの出力信号を選択的に出力する第4の伝送ゲートを備えることを特徴とする請求項9に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記オーバートグル感知部は、前記命令信号及び前記出力イネーブル信号のNAND演算を行う第3のNANDゲートを備えることを特徴とする請求項6に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
- 前記プログラムレジスタ制御部は、前記命令信号及び前記入力データのAND演算を行う第3のANDゲート、
前記第3のANDゲートの出力を非反転・遅延する第1の遅延部、
前記第3のANDゲートの出力信号と前記第1の遅延部の出力信号のNOR演算を行う第2のNORゲート、
前記第2のNORゲートの出力を遅延して前記書込み制御信号を出力する第2の遅延部、
前記第2のNORゲートの出力信号と前記パワーアップ検出信号のNOR演算を行う第3のNORゲート、及び
前記第3のNORゲートの出力信号を反転・遅延して前記セルプレート信号を出力する第3の遅延部を備えることを特徴とする請求項5に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記プログラムレジスタアレイは、前記プルアップイネーブル信号のイネーブル時に電源電圧をプルアップさせるプルアップ駆動素子、
プログラムレジスタの両端に交差結合構造で連結されて前記プルアップ駆動素子から印加される電圧を駆動する第1の駆動部、
前記書込み制御信号に応答して前記リセット信号及びセット信号を前記プログラムレジスタの両端に出力する書込みイネーブル制御部、
前記セルプレート信号に応答して前記プログラムレジスタの両端に電圧の差を発生させる強誘電体キャパシタ部、
前記プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウン駆動素子、及び
前記プログラムレジスタの両端に交差結合構造で連結され、前記プルダウン駆動素子から印加される電圧を駆動する第2の駆動部を備えることを特徴とする請求項5に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記メモリコントローラは、前記メモリコントローラにカラムアドレス及びローアドレスを提供するシステム制御部、
前記メモリコントローラと前記システム制御部との間で互いにデータ、制御信号及びアドレスを交換するためのバス、及び
前記システム制御部を制御するための中央制御装置をさらに備えることを特徴とする請求項3に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記FRAMチップは、複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入/出力されるデータをバッファリングするデータ入/出力バッファ部、
前記データ入/出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列/直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする請求項3に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記並列/直列送受信制御部は、バーストモードで連続的なアドレス/データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データ及び前記並列データを互いに変換する並列/直列変換部を備えることを特徴とする請求項15に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - アドレス別のアクセス待ち持間を制御するためのコードを不揮発性強誘電体メモリにプログラムし、直列バスを介して受信される直列クロック信号に応答し、直列データ/アドレスの送受信時に前記直列データ/アドレスの送受信完了を確認する応答信号を出力するメモリコントローラ、及び
前記応答信号のパルス区間の間にメモリの読出し/書込み動作を行うFRAMチップを備え、
前記メモリコントローラは、ローアドレスの送受信時に前記応答信号のパルス区間を第1のサイクルに制御し、カラムアドレスの送受信時に前記応答信号のパルス区間を前記第1のサイクルより短い第2のサイクルに制御することを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記メモリコントローラは、前記FRAMチップの再格納区間では前記応答信号のパルス区間を第1のサイクルに制御することを特徴とする請求項17に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
- 前記FRAMチップは、複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入/出力されるデータをバッファリングするデータ入/出力バッファ部、
前記データ入/出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列/直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする請求項17に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。 - 前記並列/直列送受信制御部は、バーストモードで連続的なアドレス/データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データ及び前記並列データを互いに変換する並列/直列変換部を備えることを特徴とする請求項19に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
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