JP2001250375A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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Abstract
(57)【要約】
【課題】 特定領域のデータ書き換えを禁止する機能を
持たせた強誘電体メモリを提供する。 【解決手段】 強誘電体キャパシタを有するメモリセル
が配列され、複数ブロックＢＬＫｉに分割されたメモリ
セルアレイ１と、メモリセルを選択するデコード回路
９，１０，１１と、メモリセルアレイ１のビット線に接
続されるビット線センスアンプ回路２と、ビット線セン
スアンプ回路２とデータ入出力端子Ｉ／Ｏの間のデータ
転送を制御するデータ入出力バッファ６，７とを備え、
メモリセルアレイ１の特定ブロックを指定してそのブロ
ックへのデータ転送をオフとして書き換えを禁止するプ
ロテクト回路１２を設けた。
持たせた強誘電体メモリを提供する。 【解決手段】 強誘電体キャパシタを有するメモリセル
が配列され、複数ブロックＢＬＫｉに分割されたメモリ
セルアレイ１と、メモリセルを選択するデコード回路
９，１０，１１と、メモリセルアレイ１のビット線に接
続されるビット線センスアンプ回路２と、ビット線セン
スアンプ回路２とデータ入出力端子Ｉ／Ｏの間のデータ
転送を制御するデータ入出力バッファ６，７とを備え、
メモリセルアレイ１の特定ブロックを指定してそのブロ
ックへのデータ転送をオフとして書き換えを禁止するプ
ロテクト回路１２を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
に関する。
に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体キャパシタ
を記憶素子とし、そのヒステリシス特性を利用してデー
タを不揮発に記憶することを可能としたものである。強
誘電体メモリは、ＤＲＡＭ並の高速性能と、ＥＥＰＲＯ
Ｍのようなデータの不揮発性を備えている。このため、
各種の非接触型ＩＣカードや携帯端末メモリ等への応用
が期待されている。
を記憶素子とし、そのヒステリシス特性を利用してデー
タを不揮発に記憶することを可能としたものである。強
誘電体メモリは、ＤＲＡＭ並の高速性能と、ＥＥＰＲＯ
Ｍのようなデータの不揮発性を備えている。このため、
各種の非接触型ＩＣカードや携帯端末メモリ等への応用
が期待されている。
【０００３】
【発明が解決しようとする課題】各種半導体メモリにお
いては、メモリセルアレイの特定領域の書き換え（書き
込みや消去）を禁止するプロテクト機能を持たせること
がしばしば行われる。強誘電体メモリにおいても同様の
プロテクト機能を持たせることが望まれる。しかし、強
誘電体メモリの場合、データ読み出しは破壊読み出しで
あり、再書き込み動作が必要である。従って例えば、読
み出し、書き込み等に用いられる高電圧発生回路を特定
アドレスでオフにするというプロテクト機能を持たせた
とすると、その特定アドレスについては読み出し後の再
書き込みができず、データ読み出し動作まで制限されて
しまうことになる。
いては、メモリセルアレイの特定領域の書き換え（書き
込みや消去）を禁止するプロテクト機能を持たせること
がしばしば行われる。強誘電体メモリにおいても同様の
プロテクト機能を持たせることが望まれる。しかし、強
誘電体メモリの場合、データ読み出しは破壊読み出しで
あり、再書き込み動作が必要である。従って例えば、読
み出し、書き込み等に用いられる高電圧発生回路を特定
アドレスでオフにするというプロテクト機能を持たせた
とすると、その特定アドレスについては読み出し後の再
書き込みができず、データ読み出し動作まで制限されて
しまうことになる。
【０００４】この発明は、データ読み出し動作に影響を
与えることなく、特定領域のデータ書き換えを禁止する
機能を持たせた強誘電体メモリを提供することを目的と
している。
与えることなく、特定領域のデータ書き換えを禁止する
機能を持たせた強誘電体メモリを提供することを目的と
している。
【０００５】
【課題を解決するための手段】この発明に係る強誘電体
メモリは、強誘電体キャパシタを有するメモリセルが配
列されたメモリセルアレイと、このメモリセルアレイの
メモリセルを選択するデコード回路と、前記メモリセル
アレイのビット線に接続されるビット線センスアンプ回
路と、このビット線センスアンプ回路とデータ入出力端
子の間のデータ転送を制御するデータ入出力バッファ
と、前記メモリセルアレイの特定の領域を指定してその
ブロックへのデータ転送をオフとして書き換えを禁止す
る書き換え禁止回路とを有することを特徴とする。
メモリは、強誘電体キャパシタを有するメモリセルが配
列されたメモリセルアレイと、このメモリセルアレイの
メモリセルを選択するデコード回路と、前記メモリセル
アレイのビット線に接続されるビット線センスアンプ回
路と、このビット線センスアンプ回路とデータ入出力端
子の間のデータ転送を制御するデータ入出力バッファ
と、前記メモリセルアレイの特定の領域を指定してその
ブロックへのデータ転送をオフとして書き換えを禁止す
る書き換え禁止回路とを有することを特徴とする。
【０００６】この発明によると、メモリセルアレイの特
定の領域のデータ書き換え（書き込み又は消去）を禁止
するプロテクト機能を持つ強誘電体メモリが得られる。
プロテクト機能は、メモリセルアレイの特定の領域への
データ転送をオフ制御することにより実現しており、ビ
ット線センスアンプ回路に読み出されたデータを再書き
込みする機能には影響がなく、データ読み出し動作まで
制限されることはない。
定の領域のデータ書き換え（書き込み又は消去）を禁止
するプロテクト機能を持つ強誘電体メモリが得られる。
プロテクト機能は、メモリセルアレイの特定の領域への
データ転送をオフ制御することにより実現しており、ビ
ット線センスアンプ回路に読み出されたデータを再書き
込みする機能には影響がなく、データ読み出し動作まで
制限されることはない。
【０００７】この発明において好ましくは、メモリセル
アレイは、複数のブロックに分割され、書き換え禁止回
路は、特定のブロックを指定してそのブロックへのデー
タ転送をオフとして書き換えを禁止するものであるとす
る。
アレイは、複数のブロックに分割され、書き換え禁止回
路は、特定のブロックを指定してそのブロックへのデー
タ転送をオフとして書き換えを禁止するものであるとす
る。
【０００８】この発明において、書き換え禁止回路が書
き込みデータの転送を制御する具体的なモードとして
は、（ａ）データ入出力バッファの中のデータ入力バッ
ファの活性、非活性を制御する方式、（ｂ）データ入出
力バッファとビット線センスアンプ回路の間にあるデー
タ線に挿入された転送ゲート回路のオンオフを制御する
方式、がある。
き込みデータの転送を制御する具体的なモードとして
は、（ａ）データ入出力バッファの中のデータ入力バッ
ファの活性、非活性を制御する方式、（ｂ）データ入出
力バッファとビット線センスアンプ回路の間にあるデー
タ線に挿入された転送ゲート回路のオンオフを制御する
方式、がある。
【０００９】また、（ｂ）の方式としては更に具体的に
は、（ｂ−１）メモリセルアレイのブロック毎に設けら
れたデータ線センスアンプ回路と、各データ線センスア
ンプ回路へのデータ入出力バッファからのデータ入力経
路にそれぞれ設けられた転送ゲート回路とを備えて、そ
の転送ゲート回路のオンオフを制御する方式、（ｂ−
２）メモリセルアレイのブロック毎に設けられたデータ
線センスアンプ回路と、各データ線センスアンプ回路の
データ入出力バッファ側のデータ入力経路にそれぞれ設
けられた第１の転送ゲート回路と、各データ線センスア
ンプ回路のデータ入出力バッファと反対側のデータ出力
経路にそれぞれ設けられた第２の転送ゲート回路とを備
えて、これら第１及び第２の転送ゲート回路のオンオフ
を制御する方式がある。更に、（ｂ−２）の方式の場合
に、第１及び第２の転送ゲート回路を制御する別々の書
き換え禁止回路を備えてもよい。
は、（ｂ−１）メモリセルアレイのブロック毎に設けら
れたデータ線センスアンプ回路と、各データ線センスア
ンプ回路へのデータ入出力バッファからのデータ入力経
路にそれぞれ設けられた転送ゲート回路とを備えて、そ
の転送ゲート回路のオンオフを制御する方式、（ｂ−
２）メモリセルアレイのブロック毎に設けられたデータ
線センスアンプ回路と、各データ線センスアンプ回路の
データ入出力バッファ側のデータ入力経路にそれぞれ設
けられた第１の転送ゲート回路と、各データ線センスア
ンプ回路のデータ入出力バッファと反対側のデータ出力
経路にそれぞれ設けられた第２の転送ゲート回路とを備
えて、これら第１及び第２の転送ゲート回路のオンオフ
を制御する方式がある。更に、（ｂ−２）の方式の場合
に、第１及び第２の転送ゲート回路を制御する別々の書
き換え禁止回路を備えてもよい。
【００１０】この発明において好ましくは、メモリセル
アレイは、ビット線とプレート線の間に直列接続されて
それぞれ異なるワード線により駆動される複数のトラン
ジスタと、これらの各トランジスタに並列接続された強
誘電体キャパシタとを有する、チェーン構造のものとす
る。
アレイは、ビット線とプレート線の間に直列接続されて
それぞれ異なるワード線により駆動される複数のトラン
ジスタと、これらの各トランジスタに並列接続された強
誘電体キャパシタとを有する、チェーン構造のものとす
る。
【００１１】更にこの発明において、書き換え禁止回路
は、好ましくは、書き換えを禁止すべき領域のアドレス
が書き込まれる強誘電体メモリ回路と、この強誘電体メ
モリ回路に書き込まれたアドレスと外部から入力される
アドレスとの一致検出を行って書き換え禁止信号を出力
するアドレス比較回路とを備えて構成される。
は、好ましくは、書き換えを禁止すべき領域のアドレス
が書き込まれる強誘電体メモリ回路と、この強誘電体メ
モリ回路に書き込まれたアドレスと外部から入力される
アドレスとの一致検出を行って書き換え禁止信号を出力
するアドレス比較回路とを備えて構成される。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
強誘電体メモリのブロック構成を示している。メモリセ
ルアレイ１は、複数のブロックＢＬＫｉ（ｉ＝０〜ｎ−
１）に分割されている。メモリセルアレイ１の各ブロッ
クＢＬＫｉのビット線は、読み出しデータを検知増幅
し、書き込みデータを保持するセンスアンプ回路２に接
続されている。センスアンプ回路２の端子はカラムゲー
ト３により選択されて、全ブロックに共通に配設された
データ線４に選択的に接続される。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
強誘電体メモリのブロック構成を示している。メモリセ
ルアレイ１は、複数のブロックＢＬＫｉ（ｉ＝０〜ｎ−
１）に分割されている。メモリセルアレイ１の各ブロッ
クＢＬＫｉのビット線は、読み出しデータを検知増幅
し、書き込みデータを保持するセンスアンプ回路２に接
続されている。センスアンプ回路２の端子はカラムゲー
ト３により選択されて、全ブロックに共通に配設された
データ線４に選択的に接続される。
【００１３】データ線４の端部にはデータ線センスアン
プ回路５が設けられている。データ線４に読み出された
データはこのデータ線センスアンプ回路５で増幅され
て、データ出力バッファ７を介して入出力端子Ｉ／Ｏに
取り出される。入出力端子Ｉ／Ｏから入力される書き込
みデータは、データ入力バッファ６に取り込まれてデー
タ線４を転送されて、選択されたブロックに供給され
る。
プ回路５が設けられている。データ線４に読み出された
データはこのデータ線センスアンプ回路５で増幅され
て、データ出力バッファ７を介して入出力端子Ｉ／Ｏに
取り出される。入出力端子Ｉ／Ｏから入力される書き込
みデータは、データ入力バッファ６に取り込まれてデー
タ線４を転送されて、選択されたブロックに供給され
る。
【００１４】アドレス端子Ａｄｄから入力されるアドレ
ス信号は、アドレスバッファ８に取り込まれる。アドレ
ス信号は、メモリセルアレイ１のブロック選択を行うブ
ロックアドレス、ワード線選択を行うロウアドレス、ビ
ット線選択を行うカラムアドレスを含む。これらのブロ
ックアドレス、ロウアドレス、カラムアドレスはそれぞ
れ、ブロックデコーダ９、ロウデコーダ１１、カラムデ
コーダ１０においてデコードされる。
ス信号は、アドレスバッファ８に取り込まれる。アドレ
ス信号は、メモリセルアレイ１のブロック選択を行うブ
ロックアドレス、ワード線選択を行うロウアドレス、ビ
ット線選択を行うカラムアドレスを含む。これらのブロ
ックアドレス、ロウアドレス、カラムアドレスはそれぞ
れ、ブロックデコーダ９、ロウデコーダ１１、カラムデ
コーダ１０においてデコードされる。
【００１５】メモリセルアレイ１の具体的な構成を、図
２Ａに示す。この実施の形態の場合、メモリセルアレイ
１は、複数個（図の場合、８個）のトランジスタＱＭが
直列接続され、各トランジスタＱＭに並列に強誘電体キ
ャパシタＣＭが接続された、チェーン構造を有する。ト
ランジスタＱＭのゲートはワード線ＷＬにより制御され
る。チェーン構造のメモリセルの一端はプレート線ＰＬ
に接続され、他端は選択ゲート２１を介してビット線Ｂ
Ｌ，ｂＢＬに接続される。選択ゲート２１は、ブロック
デコーダ９のデコード出力により制御されてブロック選
択を行うものである。対をなすビット線ＢＬ，ｂＢＬは
ビット線センスアンプ回路２の各センスアンプＳ／Ａに
接続され、またカラムゲート２を介してデータ線４（相
補信号線ＤＱ，ｂＤＱ）に接続されることになる。
２Ａに示す。この実施の形態の場合、メモリセルアレイ
１は、複数個（図の場合、８個）のトランジスタＱＭが
直列接続され、各トランジスタＱＭに並列に強誘電体キ
ャパシタＣＭが接続された、チェーン構造を有する。ト
ランジスタＱＭのゲートはワード線ＷＬにより制御され
る。チェーン構造のメモリセルの一端はプレート線ＰＬ
に接続され、他端は選択ゲート２１を介してビット線Ｂ
Ｌ，ｂＢＬに接続される。選択ゲート２１は、ブロック
デコーダ９のデコード出力により制御されてブロック選
択を行うものである。対をなすビット線ＢＬ，ｂＢＬは
ビット線センスアンプ回路２の各センスアンプＳ／Ａに
接続され、またカラムゲート２を介してデータ線４（相
補信号線ＤＱ，ｂＤＱ）に接続されることになる。
【００１６】このチェーン構造のメモリセルアレイで
は、待機状態で全ワード線に昇圧された高電圧が印加さ
れ、トランジスタＱＭがオン状態に保たれる。即ちこの
待機状態は、全ての強誘電体キャパシタＣＭの両端が短
絡された状態である。そしてデータ読み出しは、選択さ
れたワード線の電位を“Ｌ”とし、選択されたセルのト
ランジスタＱＭをオフとして、選択されたプレート線Ｐ
Ｌを介して選択された強誘電体キャパシタＣＭに読み出
し電位を与え、ビット線ＢＬでの電位変化を読むことに
より行われる。このチェーン型強誘電体メモリは、直列
接続されるトランジスタのソース、ドレイン拡散層を隣
接セルで共有することにより、単位セル面積を小さくす
ることかできるという利点を有する。
は、待機状態で全ワード線に昇圧された高電圧が印加さ
れ、トランジスタＱＭがオン状態に保たれる。即ちこの
待機状態は、全ての強誘電体キャパシタＣＭの両端が短
絡された状態である。そしてデータ読み出しは、選択さ
れたワード線の電位を“Ｌ”とし、選択されたセルのト
ランジスタＱＭをオフとして、選択されたプレート線Ｐ
Ｌを介して選択された強誘電体キャパシタＣＭに読み出
し電位を与え、ビット線ＢＬでの電位変化を読むことに
より行われる。このチェーン型強誘電体メモリは、直列
接続されるトランジスタのソース、ドレイン拡散層を隣
接セルで共有することにより、単位セル面積を小さくす
ることかできるという利点を有する。
【００１７】この実施の形態では、メモリセルアレイ１
の特定ブロックを指定してデータ書き換えを禁止するた
めの書き換え禁止回路（以下、プロテクト回路という）
１２が設けられている。プロテクト回路１２は、ブロッ
クアドレスを記憶するブロックアドレスメモリ１２ａ
と、このブロックアドレスメモリ１２ａが記憶するブロ
ックアドレスと入力されたブロックアドレスとの一致検
出を行うアドレス比較回路１２ｂを有する。プロテクト
回路１２は、記憶されたブロックアドレスと入力された
ブロックアドレスの一致検出を行うと、書き換え禁止信
号ＩＮＨを出力し、この禁止信号ＩＮＨがデータ入力バ
ッファ６を非活性とする制御を行う。
の特定ブロックを指定してデータ書き換えを禁止するた
めの書き換え禁止回路（以下、プロテクト回路という）
１２が設けられている。プロテクト回路１２は、ブロッ
クアドレスを記憶するブロックアドレスメモリ１２ａ
と、このブロックアドレスメモリ１２ａが記憶するブロ
ックアドレスと入力されたブロックアドレスとの一致検
出を行うアドレス比較回路１２ｂを有する。プロテクト
回路１２は、記憶されたブロックアドレスと入力された
ブロックアドレスの一致検出を行うと、書き換え禁止信
号ＩＮＨを出力し、この禁止信号ＩＮＨがデータ入力バ
ッファ６を非活性とする制御を行う。
【００１８】プロテクト回路１２のブロックアドレスメ
モリ１２ａは、メモリセルアレイ１のメモリセルと同様
のメモリセルを用いた強誘電体メモリ回路により構成さ
れて、電気的書き換えが可能で且つ、不揮発にブロック
アドレスを記憶するものとする。詳細な説明は省くが、
ブロックアドレスメモリ１２ａは書き込み回路を有し、
ユーザーがプロテクト機能設定のための制御信号を入力
して書き換えを禁止すべきブロックアドレスを書き込む
ことができるように構成されている。
モリ１２ａは、メモリセルアレイ１のメモリセルと同様
のメモリセルを用いた強誘電体メモリ回路により構成さ
れて、電気的書き換えが可能で且つ、不揮発にブロック
アドレスを記憶するものとする。詳細な説明は省くが、
ブロックアドレスメモリ１２ａは書き込み回路を有し、
ユーザーがプロテクト機能設定のための制御信号を入力
して書き換えを禁止すべきブロックアドレスを書き込む
ことができるように構成されている。
【００１９】以上のようこの実施の形態によると、メモ
リセルアレイの特定のブロック領域を指定して、ここに
は頻繁には書き換えられるべきでない重要なデータを、
誤って書き換えられることがないように保存することが
できる。
リセルアレイの特定のブロック領域を指定して、ここに
は頻繁には書き換えられるべきでない重要なデータを、
誤って書き換えられることがないように保存することが
できる。
【００２０】図２Ａのセルアレイ構成では、プロテクト
時に選択ゲート２１がオフした状態で、ワード線ＷＬ、
プレート線ＰＬが駆動されることから、選択されたメモ
リセルの強誘電体キャパシタＣＭのセルデータに応じて
選択メモリセルから選択ゲートまでの各ノードに電圧が
発生する。通常、非選択ワード線は“Ｈ”であり、トラ
ンジスタはオン状態であるため、非選択セルの強誘電体
キャパシタの両端には電位差が発生しないが、プロセス
のばらつき等によりトランジスタのしきい値電圧とセル
データによる発生電圧の関係から、非選択セルの強誘電
体キャパシタの両端に電位差が発生し、キャパシタにデ
ィスターブがかかることが懸念される。
時に選択ゲート２１がオフした状態で、ワード線ＷＬ、
プレート線ＰＬが駆動されることから、選択されたメモ
リセルの強誘電体キャパシタＣＭのセルデータに応じて
選択メモリセルから選択ゲートまでの各ノードに電圧が
発生する。通常、非選択ワード線は“Ｈ”であり、トラ
ンジスタはオン状態であるため、非選択セルの強誘電体
キャパシタの両端には電位差が発生しないが、プロセス
のばらつき等によりトランジスタのしきい値電圧とセル
データによる発生電圧の関係から、非選択セルの強誘電
体キャパシタの両端に電位差が発生し、キャパシタにデ
ィスターブがかかることが懸念される。
【００２１】この点を考慮して、図２Ａの構成に対し
て、図２Ｂに示すように、プレート線ＰＬとセルアレイ
本体の間に、プロテクト回路の出力信号ＩＮＨにより制
御される転送ゲート２２を設けることが好ましい。これ
により、プロテクトされたブロックは、転送ゲート２２
がオフ状態となり、メモリセルがプレート線から切り離
されて電圧が印可されず、非選択せるについてもディス
ターブがかからない。
て、図２Ｂに示すように、プレート線ＰＬとセルアレイ
本体の間に、プロテクト回路の出力信号ＩＮＨにより制
御される転送ゲート２２を設けることが好ましい。これ
により、プロテクトされたブロックは、転送ゲート２２
がオフ状態となり、メモリセルがプレート線から切り離
されて電圧が印可されず、非選択せるについてもディス
ターブがかからない。
【００２２】［実施の形態２］図３は、別の実施の形態
による強誘電体メモリのブロック構成を示している。図
１と対応する部分には、図１と同一符号を付して詳細な
説明は省く。この実施の形態では、データ線４とデータ
線センスアンプ回路５の間に転送ゲート回路（ＴＧ）３
１が挿入されている。プロテクト回路１２の出力である
禁止信号ＩＮＨは、書き込みイネーブル信号／ＷＥの反
転信号ＷＥと共にＮＡＮＤゲート３１に入る。ＮＡＮＤ
ゲート３１は、ＩＮＨ＝“Ｈ”であり、且つＷＥ＝
“Ｈ”のときに、転送制御信号ＴＥ＝“Ｌ”を出し、こ
れが転送ゲート回路３１のデータ転送をオフ御する。
による強誘電体メモリのブロック構成を示している。図
１と対応する部分には、図１と同一符号を付して詳細な
説明は省く。この実施の形態では、データ線４とデータ
線センスアンプ回路５の間に転送ゲート回路（ＴＧ）３
１が挿入されている。プロテクト回路１２の出力である
禁止信号ＩＮＨは、書き込みイネーブル信号／ＷＥの反
転信号ＷＥと共にＮＡＮＤゲート３１に入る。ＮＡＮＤ
ゲート３１は、ＩＮＨ＝“Ｈ”であり、且つＷＥ＝
“Ｈ”のときに、転送制御信号ＴＥ＝“Ｌ”を出し、こ
れが転送ゲート回路３１のデータ転送をオフ御する。
【００２３】図４は、この実施の形態での書き込みサイ
クルの動作を示している。チップイネーブル信号／ＣＥ
＝“Ｌ”、書き込みイネーブル信号／ＷＥ＝“Ｌ”とな
った書き込みサイクルで、プロテクト回路１２から禁止
信号ＩＮＨ＝“Ｈ”が出力されると、転送ゲート回路３
１はオフになる。これにより、プロテクト回路１２に保
持されたブロックアドレスが指定された書き込み時の
み、転送ゲート回路３１がオフとなり、書き込みデータ
の転送が禁止される。書き込みデータの転送を特定ブロ
ックアドレスについて禁止するという点では、先の実施
の形態と同様である。
クルの動作を示している。チップイネーブル信号／ＣＥ
＝“Ｌ”、書き込みイネーブル信号／ＷＥ＝“Ｌ”とな
った書き込みサイクルで、プロテクト回路１２から禁止
信号ＩＮＨ＝“Ｈ”が出力されると、転送ゲート回路３
１はオフになる。これにより、プロテクト回路１２に保
持されたブロックアドレスが指定された書き込み時の
み、転送ゲート回路３１がオフとなり、書き込みデータ
の転送が禁止される。書き込みデータの転送を特定ブロ
ックアドレスについて禁止するという点では、先の実施
の形態と同様である。
【００２４】転送ゲート回路３１は、書き込み禁止のブ
ロックアドレスが入力された場合以外は、オン状態を保
つ。但し、データ読み出し時においても、一定の時間だ
け転送ゲート回路３１をオンとするような制御を行って
もよい。その様な読み出しサイクルの制御例を図５に示
す。この場合、転送ゲート回路３１は、ビット線データ
センス時から一定時間のみオンとして、データ線４に読
み出されたデータをデータ線センスアンプ回路５に転送
する。この実施の形態によっても、書き込みデータのメ
モリセルアレイへの転送を、指定されたブロックアドレ
スについて禁止することにより、ブロック単位のプロテ
クト機能を実現することができる。
ロックアドレスが入力された場合以外は、オン状態を保
つ。但し、データ読み出し時においても、一定の時間だ
け転送ゲート回路３１をオンとするような制御を行って
もよい。その様な読み出しサイクルの制御例を図５に示
す。この場合、転送ゲート回路３１は、ビット線データ
センス時から一定時間のみオンとして、データ線４に読
み出されたデータをデータ線センスアンプ回路５に転送
する。この実施の形態によっても、書き込みデータのメ
モリセルアレイへの転送を、指定されたブロックアドレ
スについて禁止することにより、ブロック単位のプロテ
クト機能を実現することができる。
【００２５】［実施の形態３］図６は、別の実施の形態
による強誘電体メモリのブロック構成を示している。こ
の実施の形態でも先の実施の形態と対応する部分には同
じ符号を付して詳細な説明は省く。この実施の形態にお
いては、データ線４が、各ブロックＢＫＬｉ毎に配置さ
れたローカルデータ線４ａと、全ブロックに共通の読み
出しデータ線４ｂ及び書き込みデータ線４ｃから構成さ
れている。読み出しデータ線４ｂは出力バッファ７に接
続され、書き込みデータ線４ｃは入力バッファ６に接続
されている。
による強誘電体メモリのブロック構成を示している。こ
の実施の形態でも先の実施の形態と対応する部分には同
じ符号を付して詳細な説明は省く。この実施の形態にお
いては、データ線４が、各ブロックＢＫＬｉ毎に配置さ
れたローカルデータ線４ａと、全ブロックに共通の読み
出しデータ線４ｂ及び書き込みデータ線４ｃから構成さ
れている。読み出しデータ線４ｂは出力バッファ７に接
続され、書き込みデータ線４ｃは入力バッファ６に接続
されている。
【００２６】また、各ブロック毎のローカルデータ線４
ａ毎にデータ線センスアンプ回路５が設けられている。
これらのデータ線センスアンプ回路５は、ブロックデコ
ーダ９の出力により選択されたブロックについて活性化
される。書き込みデータ線４ｃと各データ線センスアン
プ回路５の間にはそれぞれ転送ゲート回路６１が挿入さ
れて、この転送ゲート回路６１がプロテクト回路１２の
出力である禁止信号ＩＮＨにより選択的にオンオフ制御
される。
ａ毎にデータ線センスアンプ回路５が設けられている。
これらのデータ線センスアンプ回路５は、ブロックデコ
ーダ９の出力により選択されたブロックについて活性化
される。書き込みデータ線４ｃと各データ線センスアン
プ回路５の間にはそれぞれ転送ゲート回路６１が挿入さ
れて、この転送ゲート回路６１がプロテクト回路１２の
出力である禁止信号ＩＮＨにより選択的にオンオフ制御
される。
【００２７】即ちこの実施の形態では、書き込みモード
において、プロテクト回路１２からの禁止信号ＩＮＨに
より、予めプログラムされたブロック対応の転送ゲート
回路６１がオフとなり、そのブロックへのデータ転送が
禁止されて、書き換えが禁止される。従ってこの実施の
形態によっても先の各実施の形態と同様のプロテクト機
能が得られる。
において、プロテクト回路１２からの禁止信号ＩＮＨに
より、予めプログラムされたブロック対応の転送ゲート
回路６１がオフとなり、そのブロックへのデータ転送が
禁止されて、書き換えが禁止される。従ってこの実施の
形態によっても先の各実施の形態と同様のプロテクト機
能が得られる。
【００２８】［実施の形態４］図７は、図６の実施の形
態を更に発展させた実施の形態である。図６に示した転
送ゲート回路６１に加えて、この実施の形態では各デー
タ線センスアンプ回路５とローカルデータ線４ａと間に
も転送ゲート回路６２が挿入されている。この転送ゲー
ト回路６２も基本的にプロテクト回路１２からの禁止信
号ＩＮＨによりデータ書き込み時のデータ転送を禁止す
る制御が行われる。即ち、二重のプロテクトがかけられ
ることになる。
態を更に発展させた実施の形態である。図６に示した転
送ゲート回路６１に加えて、この実施の形態では各デー
タ線センスアンプ回路５とローカルデータ線４ａと間に
も転送ゲート回路６２が挿入されている。この転送ゲー
ト回路６２も基本的にプロテクト回路１２からの禁止信
号ＩＮＨによりデータ書き込み時のデータ転送を禁止す
る制御が行われる。即ち、二重のプロテクトがかけられ
ることになる。
【００２９】但し、データ線センスアンプ回路５の入力
バッファ６側に配置された転送ゲート回路６１と、メモ
リセルアレイ１側に配置された転送ゲート回路６２とは
同じ回路構成ではない。何故なら、転送ゲート回路６１
は、書き込みデータのメモリセルアレイへの転送を制御
するだけであり、読み出し時は用いられない。言い換え
れば、データ読み出しモードでは、プロテクト回路１２
で指定されたブロックについて転送ゲート回路６１がオ
フになっても、読み出し動作には支障がない。
バッファ６側に配置された転送ゲート回路６１と、メモ
リセルアレイ１側に配置された転送ゲート回路６２とは
同じ回路構成ではない。何故なら、転送ゲート回路６１
は、書き込みデータのメモリセルアレイへの転送を制御
するだけであり、読み出し時は用いられない。言い換え
れば、データ読み出しモードでは、プロテクト回路１２
で指定されたブロックについて転送ゲート回路６１がオ
フになっても、読み出し動作には支障がない。
【００３０】これに対して、もう一方の転送ゲート回路
６２は、読み出しデータと書き込みデータが共に転送さ
れる経路上にあるから、書き込みモードにおいてのみ、
プロテクト回路１２からの禁止信号ＩＮＨでオフ制御さ
れるようにすることが必要である。従ってこの転送ゲー
ト回路６２には、図３の実施の形態に示したＮＡＮＤゲ
ート３２と同等の論理機能を含むことが必要である。こ
の実施の形態によると、データ書き込み時のデータ転送
経路で二重にプロテクトがかけられ、指定されたブロッ
クについての書き換え禁止が確実に行われる。
６２は、読み出しデータと書き込みデータが共に転送さ
れる経路上にあるから、書き込みモードにおいてのみ、
プロテクト回路１２からの禁止信号ＩＮＨでオフ制御さ
れるようにすることが必要である。従ってこの転送ゲー
ト回路６２には、図３の実施の形態に示したＮＡＮＤゲ
ート３２と同等の論理機能を含むことが必要である。こ
の実施の形態によると、データ書き込み時のデータ転送
経路で二重にプロテクトがかけられ、指定されたブロッ
クについての書き換え禁止が確実に行われる。
【００３１】［実施の形態５］図８は、図７の実施の形
態を更に発展させた実施の形態である。この実施の形態
では、転送ゲート回路６１，６２に対してそれぞれ、プ
ロテクト回路１２−１，１２−２が設けられている。こ
れらのプロテクト回路１２−１，１２−２は同様の強誘
電体メモリ回路である。一方のプロテクト回路１２−１
の出力である禁止信号ＩＮＨ１は、転送ゲート回路６１
を制御し、他方のプロテクト回路１２−２の出力である
禁止信号ＩＮＨ２は、転送ゲート回路６２を制御する。
態を更に発展させた実施の形態である。この実施の形態
では、転送ゲート回路６１，６２に対してそれぞれ、プ
ロテクト回路１２−１，１２−２が設けられている。こ
れらのプロテクト回路１２−１，１２−２は同様の強誘
電体メモリ回路である。一方のプロテクト回路１２−１
の出力である禁止信号ＩＮＨ１は、転送ゲート回路６１
を制御し、他方のプロテクト回路１２−２の出力である
禁止信号ＩＮＨ２は、転送ゲート回路６２を制御する。
【００３２】即ちこの実施の形態の場合、書き換えを禁
止すべきブロックアドレスのプログラムを、二つのプロ
テクト回路１２−１，１２−２のいずれか一方について
行ってもよいし、或いは両方に行ってもよい。例えば、
第１のプロテクト回路１２−１で、あるブロックについ
て書き換え禁止を設定し、後に第２のプロテクト回路１
２−２により別のブロックについて書き換え禁止とす
る、といった書き換え禁止領域の追加が容易にできる。
また、二つのプロテクト回路１２−１，１２−２に同じ
ブロックアドレスを二重にプログラムすることにより、
先の実施の形態４と同様に二重のプロテクトをかけるこ
とも可能である。
止すべきブロックアドレスのプログラムを、二つのプロ
テクト回路１２−１，１２−２のいずれか一方について
行ってもよいし、或いは両方に行ってもよい。例えば、
第１のプロテクト回路１２−１で、あるブロックについ
て書き換え禁止を設定し、後に第２のプロテクト回路１
２−２により別のブロックについて書き換え禁止とす
る、といった書き換え禁止領域の追加が容易にできる。
また、二つのプロテクト回路１２−１，１２−２に同じ
ブロックアドレスを二重にプログラムすることにより、
先の実施の形態４と同様に二重のプロテクトをかけるこ
とも可能である。
【００３３】この発明は、上記実施の形態に限られな
い。例えば、実施の形態ではメモリセルアレイがブロッ
ク分割されて、ブロック単位で書き換え禁止制御を行う
ようにしたが、１ブロック内の適当な領域について、或
いはブロック分割されていないメモリセルアレイの適当
な領域について、同様に書き換え禁止の制御を行うこと
が可能である。また、プロテクト回路として実施の形態
では、メモリセルアレイと同じ強誘電体メモリセルを用
いて、ユーザーが任意に書き換え禁止領域を設定できる
例を説明した。この様なプロテクト機能の他、メーカー
が例えばチップ情報等を書き込んでユーザーによるその
データ領域の書き換えを禁止するといった用途にも適用
できる。この様な用途には、プロテクト回路として各種
のフューズ回路を用いることもできる。更に、メモリセ
ル構成は、チェーン構造のものに限らず、ＤＲＡＭと同
様の１トランジスタ／１キャパシタ構造や２トランジス
タ／２キャパシタ構造を用いた場合もこの発明は有効で
ある。但し、１トランジスタ／１キャパシタ構造や２ト
ランジスタ／２キャパシタ構造のセルを用いた場合は、
チェーン構造セルを用いた場合に選択ゲートをプロテク
ト回路の出力で制御したように、ワード線をプロテクト
回路により制御することが必要になる。
い。例えば、実施の形態ではメモリセルアレイがブロッ
ク分割されて、ブロック単位で書き換え禁止制御を行う
ようにしたが、１ブロック内の適当な領域について、或
いはブロック分割されていないメモリセルアレイの適当
な領域について、同様に書き換え禁止の制御を行うこと
が可能である。また、プロテクト回路として実施の形態
では、メモリセルアレイと同じ強誘電体メモリセルを用
いて、ユーザーが任意に書き換え禁止領域を設定できる
例を説明した。この様なプロテクト機能の他、メーカー
が例えばチップ情報等を書き込んでユーザーによるその
データ領域の書き換えを禁止するといった用途にも適用
できる。この様な用途には、プロテクト回路として各種
のフューズ回路を用いることもできる。更に、メモリセ
ル構成は、チェーン構造のものに限らず、ＤＲＡＭと同
様の１トランジスタ／１キャパシタ構造や２トランジス
タ／２キャパシタ構造を用いた場合もこの発明は有効で
ある。但し、１トランジスタ／１キャパシタ構造や２ト
ランジスタ／２キャパシタ構造のセルを用いた場合は、
チェーン構造セルを用いた場合に選択ゲートをプロテク
ト回路の出力で制御したように、ワード線をプロテクト
回路により制御することが必要になる。
【００３４】
【発明の効果】以上述べたようにこの発明によれば、書
き込みデータの転送を制御することにより特定領域のデ
ータ書き換えを禁止したプロテクト機能を持つ強誘電体
メモリが得られる。
き込みデータの転送を制御することにより特定領域のデ
ータ書き換えを禁止したプロテクト機能を持つ強誘電体
メモリが得られる。
【図１】この発明の実施の形態１による強誘電体メモリ
のブロック構成を示す図である。
のブロック構成を示す図である。
【図２Ａ】同実施の形態のメモリセルアレイの構成を示
す図である。
す図である。
【図２Ｂ】同実施の形態のメモリセルアレイの他の構成
を示す図である。
を示す図である。
【図３】この発明の実施の形態２による強誘電体メモリ
のブロック構成を示す図である。
のブロック構成を示す図である。
【図４】同実施の形態の書き込み禁止動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図５】同実施の形態の読み出し動作の例を示すタイミ
ング図である。
ング図である。
【図６】この発明の実施の形態３による強誘電体メモリ
のブロック構成を示す図である。
のブロック構成を示す図である。
【図７】この発明の実施の形態４による強誘電体メモリ
のブロック構成を示す図である。
のブロック構成を示す図である。
【図８】この発明の実施の形態５による強誘電体メモリ
のブロック構成を示す図である。
のブロック構成を示す図である。
１…メモリセルアレイ、２…ビット線センスアンプ回
路、３…カラムゲート、４…データ線、５…データ線セ
ンスアンプ回路、６…データ入力バッファ、７…データ
出力バッファ、８…アドレスバッファ、９…ブロックデ
コーダ、１０…カラムデコーダ、１１…ロウデコーダ、
１２…プロテクト回路、１２ａ…ブロックアドレス記憶
回路、１２ｂ…アドレス比較回路、３１…転送ゲート回
路、３２…ＮＡＮＤゲート、６１，６２…転送ゲート回
路。
路、３…カラムゲート、４…データ線、５…データ線セ
ンスアンプ回路、６…データ入力バッファ、７…データ
出力バッファ、８…アドレスバッファ、９…ブロックデ
コーダ、１０…カラムデコーダ、１１…ロウデコーダ、
１２…プロテクト回路、１２ａ…ブロックアドレス記憶
回路、１２ｂ…アドレス比較回路、３１…転送ゲート回
路、３２…ＮＡＮＤゲート、６１，６２…転送ゲート回
路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA15 BA02 BA21 BA25 BA29 CA07 CA16
Claims (9)
- 【請求項１】 強誘電体キャパシタを有するメモリセル
が配列されたメモリセルアレイと、 このメモリセルアレイのメモリセルを選択するデコード
回路と、 前記メモリセルアレイのビット線に接続されるビット線
センスアンプ回路と、 このビット線センスアンプ回路とデータ入出力端子の間
のデータ転送を制御するデータ入出力バッファと、 前記メモリセルアレイの特定の領域を指定してその領域
へのデータ転送をオフとして書き換えを禁止する書き換
え禁止回路とを有することを特徴とする強誘電体メモ
リ。 - 【請求項２】 前記メモリセルアレイは、複数のブロッ
クに分割され、 前記書き換え禁止回路は、特定のブロックを指定してそ
のブロックへのデータ転送をオフとして書き換えを禁止
するものであることを特徴とする請求項１記載の強誘電
体メモリ。 - 【請求項３】 前記書き換え禁止回路は、前記データ入
出力バッファの中のデータ入力バッファの活性、非活性
を制御するものであることを特徴とする請求項１記載の
強誘電体メモリ。 - 【請求項４】 前記書き換え禁止回路は、前記データ入
出力バッファと前記ビット線センスアンプ回路の間にあ
るデータ線に挿入された転送ゲート回路のオンオフを制
御するものであることを特徴とする請求項１記載の強誘
電体メモリ。 - 【請求項５】 前記メモリセルアレイのブロック毎に設
けられたデータ線センスアンプ回路と、 各データ線センスアンプ回路への前記データ入出力バッ
ファからのデータ入力経路にそれぞれ設けられた転送ゲ
ート回路とを有し、 前記書き換え禁止回路は、前記転送ゲート回路のオンオ
フを制御するものであることを特徴とする請求項２記載
の強誘電体メモリ。 - 【請求項６】 前記メモリセルアレイのブロック毎に設
けられたデータ線センスアンプ回路と、 各データ線センスアンプ回路の前記データ入出力バッフ
ァ側のデータ入力経路にそれぞれ設けられた第１の転送
ゲート回路と、 前記各データ線センスアンプ回路の前記データ入出力バ
ッファと反対側のデータ出力経路にそれぞれ設けられた
第２の転送ゲート回路とを有し、 前記書き換え禁止回路は、前記第１及び第２の転送ゲー
ト回路のオンオフを制御するものであることを特徴とす
る請求項２記載の強誘電体メモリ。 - 【請求項７】 前記メモリセルアレイのブロック毎に設
けられたデータ線センスアンプ回路と、 各データ線センスアンプ回路の前記データ入出力バッフ
ァ側のデータ入力経路にそれぞれ設けられた第１の転送
ゲート回路と、 前記各データ線センスアンプ回路の前記データ入出力バ
ッファと反対側のデータ出力経路にそれぞれ設けられた
第２の転送ゲート回路とを有し、 前記書き換え禁止回路は、前記第１の転送ゲート回路の
オンオフを制御する第１の書き換え禁止回路と前記第２
の転送ゲート回路のオンオフを制御する第２の書き換え
禁止回路とを有することを特徴とする請求項２記載の強
誘電体メモリ。 - 【請求項８】 前記メモリセルアレイは、ビット線とプ
レート線の間に直列接続されてそれぞれ異なるワード線
により駆動される複数のトランジスタと、これらの各ト
ランジスタに並列接続された強誘電体キャパシタとを有
することを特徴とする請求項１記載の強誘電体メモリ。 - 【請求項９】 前記書き換え禁止回路は、 書き換えを禁止すべき領域のアドレスが書き込まれる強
誘電体メモリ回路と、 この強誘電体メモリ回路に書き込まれたアドレスと外部
から入力されるアドレスとの一致検出を行って書き換え
禁止信号を出力するアドレス比較回路とを有することを
特徴とする請求項１記載の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000063152A JP2001250375A (ja) | 2000-03-08 | 2000-03-08 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000063152A JP2001250375A (ja) | 2000-03-08 | 2000-03-08 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250375A true JP2001250375A (ja) | 2001-09-14 |
| JP2001250375A5 JP2001250375A5 (ja) | 2005-05-12 |
Family
ID=18583060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000063152A Pending JP2001250375A (ja) | 2000-03-08 | 2000-03-08 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001250375A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004227565A (ja) * | 2003-01-24 | 2004-08-12 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用した直列バス制御装置 |
| JP2010061788A (ja) * | 2002-11-12 | 2010-03-18 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの制御装置 |
| CN110085271B (zh) * | 2014-07-23 | 2023-06-13 | 纳姆实验有限责任公司 | 禁止对FeFET存储器电路进行编程的方法及电路 |
-
2000
- 2000-03-08 JP JP2000063152A patent/JP2001250375A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010061788A (ja) * | 2002-11-12 | 2010-03-18 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの制御装置 |
| JP2004227565A (ja) * | 2003-01-24 | 2004-08-12 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用した直列バス制御装置 |
| JP4601948B2 (ja) * | 2003-01-24 | 2010-12-22 | 株式会社ハイニックスセミコンダクター | 不揮発性強誘電体メモリを利用した直列バス制御装置 |
| CN110085271B (zh) * | 2014-07-23 | 2023-06-13 | 纳姆实验有限责任公司 | 禁止对FeFET存储器电路进行编程的方法及电路 |
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Legal Events
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|---|---|---|---|
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040630 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070404 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070724 |