TWI412041B - 旗標信號產生電路及半導體記憶裝置 - Google Patents

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Description

旗標信號產生電路及半導體記憶裝置
本發明係有關於一種半導體記憶裝置。更特別地，本發明係有關於一種旗標信號產生電路，該旗標信號產生電路產生一旗標信號，在該旗標信號下實施一適合於SRR規格之正常有效操作。
一半導體記憶裝置之狀態資訊包括裝置識別(DI)資訊、修正識別(RI)資訊、再新率(RR)資訊、裝置寬度(DW)資訊、裝置型態(DT)資訊及密度(DS)資訊。該DI資訊係用作識別製造公司之資訊的固定資訊，以及該RI資訊係用作界定修正執行版本之資訊的可變資訊。該RR資訊係做為關於再新執行時序之資訊的可變資訊，以及該DW資訊係用作界定依據位址輸入所輸出之資料位元數目的資訊之可變資訊。該DT資訊係做為關於該半導體記憶裝置之容量的資訊之固定資訊，以及該DS資訊係關於該半導體記憶裝置之整合程度的固定資訊。
以上半導體記憶裝置之狀態資訊係儲存在一暫存器中。使用者可經由狀態暫存器讀取(SRR)識別儲存在該暫存器中之該半導體記憶裝置的狀態資訊。
在該JEDEC SPEC中明確說明該SRR如下：i)在一電力開啟期間結束後，開始該SRR。ii)在MRS之應用後，在一閒置狀態下輸入一SRR用讀取指令。iii)在SRR操作期間將BL固定至2。iv)tSRR=2CLK,tSRC=CL+1。v)當輸入一組件(bank)有效指令時，該SRR結束。參考第1圖，其顯示在該JEDEC SPEC中所明確說明之該SRR的操作時序圖。
在如上所規定之JEDEC SPEC中，將更具體描述狀態ii)及v)。在輸入該SRR用讀取指令前，該半導體記憶裝置應該處於一閒置狀態中。因此，當在輸入該SRR用讀取指令前，輸入該組件有效指令時，通常不實施該SRR，而是結束該SRR。
因為在組件有效後，實施一半導體記憶裝置之一般讀取操作，所以增加SRR之需求，其如同該讀取操作縱使在輸入該組件有效之組件有效指令後，輸入一SRR用讀取指令，該SRR仍沒有結束，而可正常實施該SRR。然而，在依據該JEDEC SPEC之一半導體記憶裝置中，無法滿足此需求。
本發明之實施例旨在提供一種旗標信號產生電路及一種半導體記憶裝置，其中忽略在一SRR讀取操作之輸入前所輸入之一外部有效指令，且當在該SRR讀取操作之輸入後，輸入一外部指令時，實施一正常有效操作。
在一實施例，一旗標信號產生電路包括一SRR信號產生單元，其接收一閒置信號及一SRR指令，以產生一SRR信號；一脈衝信號產生單元，其接收一SRR信號，以產生一脈衝信號；以及一旗標信號產生單位，其接收該脈衝信號及一SRR用讀取信號，以產生一旗標信號。
在另一實施例，一半導體記憶裝置包括一旗標信號產生電路，其產生一旗標信號，使該旗標信號致能，直到在開始SRR後，輸入一SRR用讀取信號為止；以及一有效信號產生單元，其接收該旗標信號及一外部有效信號，以產生一內部有效信號。
從下面配合所附圖式之詳細敘述，可更清楚了解本揭露之標的的上述及其它觀點、特徵及其它優點。
以下，將參考所附圖式以描述本發明之一示範性實施例。該實施例係僅用於描述用，以及本發明之範圍並非侷限於此。
第2圖係描述依據本發明之一實施例的一半導體記憶裝置之配置的方塊圖。
如第2圖所述，依據本發明之該實施例的該半導體記憶裝置包括一旗標信號產生電路1及一有效信號產生單元2。該旗標信號產生電路1包括一閒置信號產生單元10、一狀態暫存器讀取(SRR)信號產生單元12、一脈衝信號產生單元14及一旗標信號產生單元16。
該閒置信號產生單元10產生一閒置信號IDLE，其中在該半導體記憶裝置之閒置狀態下使該閒置信號IDLE致能至高位準。熟知該項技藝者通常知道該閒置信號產生單元10之配置。因此，省略其詳細敘述。該閒置狀態係指該半導體記憶裝置沒有實施像讀取或寫入之操作的狀態。
如第3圖所述，該SRR信號產生單元12包括一上拉單元120、一NMOS電晶體N10、一鎖存器122及一反向器IV14。該上拉單元120上拉驅動一節點nd10，以響應該閒置信號IDLE之反向信號及一SRR指令SRR_CMD之反向信號。該NMOS電晶體N10以作為一下拉裝置進行操作，其中該下拉裝置下拉驅動該節點nd10，以響應該閒置信號IDLE之反向信號。該鎖存器122鎖存在該節點nd10及一節點nd11上之信號。該反向器IV14藉由反向該鎖存器122之輸出信號，以產生一SRR信號SRR。在此，該SRR指令SRR_CMD依據JEDEC SPEC係一用以響應一指令解碼器(未顯示)所產生之一模式暫存器設置(MRS)指令所產生之信號。
該如上述所配置之SRR信號產生單元12產生一SRR信號SRR，其中當該閒置信號IDLE具有一高位準時(亦即，當在該半導體記憶裝置之閒置狀態下輸入一高位準SRR指令SRR_CMD時)，使該SRR信號SRR致能至高位準。
該脈衝信號產生單元14接收該被致能至高位準之SRR信號SRR及產生一在一預定時間期間被致能之SRR脈衝信號SRR_P。熟知該項技藝者通常知道一用以產生一脈衝信號之電路的配置。因此，將省略該脈衝信號產生單元14之詳細敘述。
如第4圖所述，該旗標信號產生單元16包括一NOR閘NR10及一SR鎖存單元160。該NOR閘NR10接收一讀取信號READP及一電力開啟信號PWRUP，並實施關於該讀取信號READP及該電力開啟信號PWRUP之NOR運算。該SR鎖存單元160接收該SRR脈衝信號SRR_P之反向信號成為一設置信號/S及接收該NOR閘NR10之輸出信號成為一重置信號/R，藉此產生一SRR旗標信號SRR_FLAG。在此，該讀取信號READP係一在輸入一SRR用讀取指令時被致能之信號。該電力開啟信號PWRUP係一在一電力開啟期間具有高位準之信號及在該電力開啟期間結束後移位至低位準。
在如上述所配置之旗標信號產生單元16中，以一高位準電力開啟信號PWRUP初始化一NAND閘ND11之輸出信號成為高位準。在此狀態下，當輸入一高位準SRR脈衝信號SRR_P時，該設置信號/S具有低位準，以及產生該SRR旗標信號SRR_FLAG成為低位準。當輸入一高位準讀取信號READP時，該重置信號/R具有低位準，以及使該SRR旗標信號SRR_FLAG移位至高位準。
如第5圖所述，該有效信號產生單元2包括一NAND閘ND20及一反向器IV20。該NAND閘ND20及該反向器IV20接收一用於組件(Bank)啟始之外部有效指令EXT_ACT及一SRR旗標信號SRR_FLAG，以及實施關於該外部有效指令EXT_ACT及該SRR旗標信號SRR_FLAG之AND運算，藉此產生一內部有效指令INT_ACT。在此，該內部有效指令INT_ACT被致能至高位準及啟始一組件。
當輸入一低位準SRR旗標信號SRR_FLAG時，如上所配置之有效信號產生單元2使該內部有效指令INT_ACT致能至低位準，而無視於該外部有效指令EXT_ACT。當輸入一高位準SRR旗標信號SRR_FLAG時，該有效信號產生單元2輸出該外部有效指令EXT_ACT成為該內部有效指令INT_ACT。
以下，將描述如上述所配置之半導體記憶裝置的操作。
當依據JEDEC SPEC開始SRR時，先使一SRR指令SRR_CMD致能至高位準。當該半導體記憶裝置處於一閒置狀態下時，一從該閒置信號產生單元10所產生之閒置信號IDLE具有高位準。
隨後，該SRR信號產生單元12接收該SRR指令SRR_CMD及該閒置信號IDLE，以及產生一SRR信號SRR。更具體而言，輸入該SRR指令SRR_CMD及該閒置信號IDLE全部成為高位準；導通該上拉單元120之PMOS電晶體P10及P11；以及上拉驅動該節點nd10。因此，使該SRR信號SRR致能至高位準。
接著，該脈衝信號產生單元14接收該被致能至高位準之SRR信號及產生一在一預定時間期間被致能之SRR脈衝信號SRR_P。
隨後，該旗標信號產生單元16接收該SRR脈衝信號SRR_P及產生一SRR旗標信號SRR_FLAG。更具體而言，在一電力開啟期間中以一高位準電力開啟信號PWRUP初始化該NAND閘ND11之輸出信號成為高位準。在此狀態下，當輸入一高位準SRR脈衝信號SRR_P時，一設置信號/S具有低位準，以及產生該SRR旗標信號SRR_FLAG成為低位準。之後，當實施一SRR讀取操作時，輸入一讀取信號READP成為高位準，以及移位一重置信號/R至低位準。之後，移位該SRR旗標信號SRR_FLAG至高位準。
簡言之，在開始該SRR後，使該旗標信號產生電路1所產生之該SRR旗標信號SRR_FLAG從輸入該SRR脈衝信號SRR_P成為高位準之期間至輸入該讀取信號READP成為高位準之期間致能至低位準。在輸入該高位準讀取信號READP後，移位該SRR旗標信號SRR_FLAG至高位準。
於是，因為在實施該SRR讀取操作前，產生該SRR旗標信號SRR_FLAG成為低位準，所以該有效信號產生單元2使一內部有效指令INT_ACT失能至低位準，而無視於一外部有效指令EXT_ACT。亦即，在實施該SRR讀取操作前，忽略該用於組件有效之外部有效指令EXT_ACT。在實施該SRR讀取操作後，產生該SRR旗標信號SRR_FLAG成為高位準。因此，該有效信號產生單元2輸出該外部有效指令EXT_ACT做為該內部有效指令INT_ACT，以便實施一正常組件有效操作。
如上所述，在依據本發明之該具體例的該半導體記憶裝置中，在忽略在一SRR讀取操作之執行前所輸入之該外部有效指令EXT_ACT，以及當在該SRR讀取操作之執行後，輸入該外部有效指令EXT_ACT時，實施一正常有效操作。於是，不像在該JEDEC SPEC中，在依據本發明之該具體例的該半導體記憶裝置中，可實施該SRR讀取操作，而無視於該外部有效指令EXT_ACT之輸入。因為忽略該輸入外部有效指令EXT_ACT，所以該SRR讀取操作沒有與該JEDEC SPEC相矛盾。
雖然本發明描述關於該等特定實施例，但是熟習該項技藝者將明顯易知在不脫離所附申請專利範圍所界定之本發明的精神及範圍內可以實施各種變更及修正。
本揭露主張2008年10月2日所提出之韓國專利申請案第10-2008-0097385號之優先權，在此以參考方式倂入該韓國專利申請案之整個內容。
1．．．旗標信號產生電路
2．．．有效信號產生單元
10．．．閒置信號產生單元
12．．．狀態暫存器讀取(SRR)信號產生單元
14．．．脈衝信號產生單元
16．．．旗標信號產生單元
120．．．上拉單元
122．．．鎖存器
160．．．SR鎖存單元
EXT_ACT．．．外部有效指令
IDLE．．．閒置信號
INT_ACT．．．內部有效指令
IV10．．．反向器
IV11．．．反向器
IV12．．．反向器
IV13．．．反向器
IV14．．．反向器
IV15．．．反向器
IV20．．．反向器
N10．．．NMOS電晶體
ND10．．．NAND閘
ND11．．．NAND閘
ND20．．．NAND閘
NR10．．．NOR閘
nd10．．．節點
nd11．．．節點
P10．．．PMOS電晶體
P11．．．PMOS電晶體
PWRUP．．．電力開啟信號
READP．．．讀取信號
SRR．．．SRR信號
SRR_CMD．．．SRR指令
SRR_FLAG．．．SRR旗標信號
SRR_P．．．SRR脈衝信號
/R．．．重置信號
/S．．．設置信號
第1圖係描述JEDEC SPEC所規定之SRR操作的時序圖；
第2圖係描述依據本發明之一實施例的一半導體記憶裝置之配置的方塊圖；
第3圖係第2圖中所述之該半導體記憶裝置的一SRR信號產生單元的電路圖；
第4圖係第2圖中所述之該半導體記憶裝置的一旗標信號產生單元的電路圖；以及
第5圖係第2圖中所述之該半導體記憶裝置的一有效信號產生單元的電路圖。
1．．．旗標信號產生電路
2．．．有效信號產生單元
10．．．閒置信號產生單元
12．．．狀態暫存器讀取(SRR)信號產生單元
14．．．脈衝信號產生單元
16．．．旗標信號產生單元

Claims (19)

  1. 一種旗標信號產生電路，包括：一狀態暫存器讀取(SRR)信號產生單元，其接收一閒置信號及一SRR指令，以產生一SRR信號；一脈衝信號產生單元，其接收該SRR信號，以產生一脈衝信號；以及一旗標信號產生單元，其接收該脈衝信號及一SRR用讀取信號，以產生一旗標信號。
  2. 如申請專利範圍第1項之旗標信號產生電路，其中該SRR信號產生單元產生當在半導體記憶裝置之閒置狀態下輸入該SRR指令時被致能之該SRR信號。
  3. 如申請專利範圍第2項之旗標信號產生電路，其中該SRR信號產生單元包括：一上拉單元，其上拉驅動一第一節點，以響應該閒置信號及該SRR指令；一下拉單元，其下拉驅動該第一節點，以響應該閒置信號；以及一鎖存器，其鎖存在該第一節點及一第二節點上之信號。
  4. 如申請專利範圍第1項之旗標信號產生電路，其中該脈衝信號產生單元在使該SRR信號致能期間產生該脈衝信號。
  5. 如申請專利範圍第1項之旗標信號產生電路，其中該旗標信號產生單元產生在從輸入該脈衝信號之期間至輸入該讀取信號之期間被致能之該旗標信號。
  6. 如申請專利範圍第5項之旗標信號產生電路，其中該旗 標信號產生單元包括：一邏輯單元，其接收該讀取信號及一電力開啟信號，並產生一重置信號；以及一鎖存單元，其接收該脈衝信號之反向信號以做為一設置信號及接收該重置信號，藉此鎖存該設置信號及該重置信號以產生該旗標信號。
  7. 如申請專利範圍第6項之旗標信號產生電路，其中當實施一SRR讀取操作或使該電力開啟信號致能時，使該重置信號致能。
  8. 如申請專利範圍第7項之旗標信號產生電路，其中當使該設置信號致能時，使該旗標信號致能，以及當使該重置信號致能時，使該旗標信號失能。
  9. 一種半導體記憶裝置，包括：一旗標信號產生電路，其產生一旗標信號，該旗標信號被致能，直到在開始SRR後，輸入一SRR用讀取信號為止；以及一有效信號產生單元，其接收該旗標信號及一外部有效信號，以產生一內部有效信號。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中該旗標信號產生電路包括：一SRR信號產生單元，其接收一閒置信號及一SRR指令，以產生一SRR信號；一脈衝信號產生單元，其接收該SRR信號，以產生一脈衝信號；以及一旗標信號產生單元，其接收該脈衝信號及一SRR用 讀取信號，以產生一旗標信號。
  11. 如申請專利範圍第10項之半導體記憶裝置，其中該SRR信號產生單元產生當在該半導體記憶裝置之閒置狀態下輸入該SRR指令時被致能之該SRR信號。
  12. 如申請專利範圍第11項之半導體記憶裝置，其中該SRR信號產生單元包括：一上拉單元，其上拉驅動一第一節點，以響應該閒置信號及該SRR指令；一下拉裝置，其下拉驅動該第一節點，以響應該閒置信號；以及一鎖存器，其鎖存在該第一節點及一第二節點上之信號。
  13. 如申請專利範圍第10項之半導體記憶裝置，其中該脈衝信號產生單元在使該SRR信號致能期間產生該脈衝信號。
  14. 如申請專利範圍第10項之半導體記憶裝置，其中該旗標信號產生單元產生在從輸入該脈衝信號之期間至輸入該讀取信號之期間被致能之該旗標信號。
  15. 如申請專利範圍第14項之半導體記憶裝置，其中該旗標信號產生單元包括：一邏輯單元，其接收該讀取信號及一電力開啟信號，並產生一重置信號；以及一鎖存單元，其接收該脈衝信號之反向信號以做為一設置信號及接收該重置信號，藉此鎖存該設置信號及該重置信號以產生該旗標信號。
  16. 如申請專利範圍第15項之半導體記憶裝置，其中當實施一SRR讀取操作或使該電力開啟信號致能時，使該重置信號致能。
  17. 如申請專利範圍第16項之半導體記憶裝置，其中當使該設置信號致能時，使該旗標信號致能，以及當使該重置信號致能時，使該旗標信號失能。
  18. 如申請專利範圍第9項之半導體記憶裝置，其中當使該旗標信號失能時，該有效信號產生單元輸出該外部有效信號做為該內部有效信號。
  19. 如申請專利範圍第18項之半導體記憶裝置，其中該有效信號產生單元接收該旗標信號及該外部有效信號，以及實施關於該旗標信號及該外部有效信號之AND運算，藉此產生該內部有效信號。
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