KR100961207B1 - 커맨드 생성회로 및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 내부 MRS 커맨드 및 라스아이들 신호에 응답하여 출력노드를 구동하는 제1 구동부; 종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부; 및 파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부를 포함하는 커맨드 생성회로를 제공한다.
Figure R1020080097387
SRR, 뱅크 액티브 커맨드

Description

커맨드 생성회로 및 반도체 메모리 장치{COMMAND SIGNAL GNERATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 정상적으로 SRR이 수행될 수 있도록 한 커맨드 생성회로 및 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 상태 정보에는 제조사 구분 정보로서 고정 정보인 DI 정보(Device Identification)와, 리비전 수행 버전을 정의하는 정보로서 가변 정보인 RI 정보(Revision Identification)와, 리프레시 수행 타이밍 관련 정보로서 가변 정보인 RR 정보(Refresh Rate)와, 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보로서 가변 정보인 DW 정보(Device Width)와, 반도체 메모리 장치의 용량 관련 정보로서 고정 정보인 DT 정보(Device Type)와, 반도체 메모리 장치의 집적도 정보로서 고정정보인 DS 정보(Density)를 포함한다.
이와 같은 반도체 메모리 장치의 상태 정보는 레지스터(register)에 저장되 어 있고, 사용자는 SRR(Status Register Read)에 의해 레지스터에 저장된 반도체 메모리 장치의 상태 정보를 확인할 수 있다.
JEDEC SPEC은 SRR에 대해서 아래와 같이 규정하고 있다. i)SRR은 파워업 구간이 종료된 후 개시된다. ii)SRR을 위한 리드 커맨드는 MRS 인가 후 IDLE 상태에서 입력된다. iii) SRR 동작 중 BL은 2로 고정되고, iv)tSRR=2CLK, tSRC=CL+1로 설정된다. v)SRR은 뱅크 액티브 커맨드가 입력되는 경우 종료된다. 도 1을 참고하면 JEDEC SPEC에서 규정된 SRR의 동작 타이밍도를 확인할 수 있다.
이와 같이 규정된 JEDEC SPEC 중 ii), v) 조건을 보다 구체적으로 살펴보면 SRR을 위한 리드 커맨드 입력전에는 반도체 메모리 장치가 아이들(IDLE) 상태이어야 하므로, SRR 리드 커맨드 입력전에 뱅크 액티브 커맨드가 입력되는 경우 정상적인 SRR이 수행되지 않고, SRR이 종료된다.
그런데, 반도체 메모리 장치의 일반적인 리드 동작은 뱅크 액티브 후 리드 동작이 수행되기 때문에, 일반적인 리드 동작과 마찬가지로 뱅크 액티브를 위한 뱅크 액티브 커맨드가 입력된 후 SRR을 위한 리드 커맨드가 입력되더라도 종료되지 않고 정상적으로 수행될 수 있는 SRR에 대한 요청이 증가하고 있다. 그러나, JEDEC SPEC에 따른 반도체 메모리 장치의 경우 이와 같은 요청을 충족시킬 수 없는 문제가 있다.
본 발명은 SRR을 자동으로 종료할 수 있고, 뱅크 액티브를 위한 뱅크 액티브 커맨드가 입력된 후 SRR을 위한 리드 커맨드가 입력되더라도 종료되지 않고 정상적으로 SRR이 수행될 수 있도록 한 SRR 커맨드 생성회로 및 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 내부 MRS 커맨드 및 라스아이들 신호에 응답하여 출력노드를 구동하는 제1 구동부; 종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부; 및 파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부를 포함하는 커맨드 생성회로를 제공한다.
또한, 본 발명은 다수의 제어신호를 입력받아 SRR 커맨드를 생성하되, 상기 SRR 커맨드는 상기 다수의 제어신호에 의해 MRS 커맨드가 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태가 될 때 인에이블되고, 상기 SRR 커맨드는 리드 동작이 종료된 후 디스에이블되는 커맨드 생성회로; 및 상기 SRR 커맨드 입력받아 액티브 펄스를 생성하되, 상기 액티브 펄스는 상기 SRR 커맨드가 인에이블되는 경우 디스에이블되는 액티브 펄스를 생성하는 펄스생성부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수의 제어신호를 디코딩하여 MRS 커맨드 및 리드 커맨드를 생성하는 커맨드 디코더; 상기 MRS 커맨드를 버퍼링하여 상기 내부 MRS 커맨드를 생성하는 버퍼; 상기 리드 커맨드, 카스레이턴시 신호 및 버스트 랭쓰 신호를 입력받아 상기 종료신호를 생성하는 종료신호 생성부; 내부 MRS 커맨드 및 라스아 이들 신호에 응답하여 출력노드를 구동하는 제1 구동부; 종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부; 파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부; 상기 SRR 커맨드 입력받아 액티브 펄스를 생성하되, 상기 액티브 펄스는 상기 SRR 커맨드가 인에이블되는 경우 디스에이블되는 펄스생성부를 포함하는 펄스생성부; 및 상기 SRR 커맨드에 응답하여 레지스터에 저장된 SRR 정보를 멀티플렉싱하여 DQ 패드로 출력하는 멀티플렉서를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 커맨드 생성회로(1), 레지스터(2), 멀티플렉서(3), DQ 패드(4) 및 펄스생성부(5)로 구성된다. 커맨드 생성회로(1)는 커맨드 디코더(10), 버퍼(12), 종료신호 생성부(14) 및 SRR 생성부(16)로 구성된다.
커맨드 디코더(10)는 다수의 제어신호를 입력받아 MRS 커맨드(MRS) 및 리드커맨드(read)를 생성한다. 다수의 제어신호에는 로우어드레스 스트로브 신호의 반 전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB) 및 제1 및 제2 뱅크액세스신호(BA<0:1>)가 포함된다. MRS 커맨드(MRS) 및 리드커맨드(read)가 생성되는 조건은 JEDEC SPEC에서 규정되어 있다. 즉, 로우어드레스 스트로브 신호의 반전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB) 및 제1 및 제2 뱅크액세스신호(BA<0:1>)가 각각 '로우레벨, 로우레벨, 로우레벨, 로우레벨, 하이레벨'일 때 하이레벨로 인에이블된 MRS 커맨드(MRS)가 생성되고, 로우어드레스 스트로브 신호의 반전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB)가 각각 '하이레벨, 로우레벨, 하이레벨'일 때 하이레벨로 인에이블된 리드커맨드(read)가 생성된다. 이와 같은 커맨드 디코더(10)는 일반적인 커맨드 디코더 회로로 구현할 수 있다.
버퍼(12)는 MRS 커맨드(MRS)를 버퍼링하여 내부 MRS 커맨드(MRSi)를 생성한다. 버퍼(12)는 일반적인 버퍼 회로를 사용하여 구현할 수 있다.
종료신호 생성부(14)는 리드커맨드(read), 카스레이턴시 신호들(CL<2,3,4>) 및 버스트랭쓰 신호들(BL<4,8,16>)을 입력받아 리드 동작 구간 동안 로우레벨이고, 리드 동작이 종료되는 경우 하이레벨로 천이하는 종료신호(OFF)를 생성한다. 여기서, 리드커맨드(read)는 리드동작의 시작구간에 대한 정보를 포함하고, 카스레이턴시 신호들(CL<2,3,4>) 및 버스트랭쓰 신호들(BL<4,8,16>)은 리드 동작 구간을 결정하는 카스레이턴시(CAS Latency) 및 버스트랭쓰(Burst Length)에 관한 정보를 포함한다. 종료신호 생성부(14)는 리드커맨드(read)가 리드 동작의 시작 구간에 대한 정보를 포함하고, 카스레이턴시 신호들(CL<2,3,4>) 및 버스트랭쓰 신호들(BL<4,8,16>)이 리드 동작의 종료 구간에 대한 정보를 포함한다는 점을 이용하여 용이하게 구현할 수 있다.
도 3을 참고하면 SRR 생성부(16)는 제1 구동부(160), 제2 구동부(162) 및 래치부(167)로 구성된다.
제1 구동부(160)는 파워업신호(PWRUP)의 반전신호 및 라스아이들 신호(RASIDLE)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호 및 내부 MRS 커맨드(MRSi)의 반전신호에 응답하여 노드(nd10)를 풀업구동하는 PMOS 트랜지스터들(P10, P11)로 구성된 풀업부(161)와, 낸드게이트(ND10)의 출력신호에 응답하여 노드(nd10)를 풀다운구동하는 NMOS 트랜지스터(N10)로 구성된 풀다운소자인 NMOS 트랜지스터(N10)로 구성된다. 여기서, 파워업신호(PWRUP)는 파워업 구간 동안 하이레벨이고, 파워업 구간이 종료된 후 로우레벨로 천이하는 신호이고, 라스아이들 신호(RASIDLE)는 반도체 메모리 장치가 아이들(IDLE) 상태일 때 하이레벨로 천이하는 신호이다. 이와 같은 구성의 제1 구동부(160)는 내부 MRS 커맨드(MRSi)가 하이레벨로 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태일 때 노드(nd10)을 풀업구동한다.
제2 구동부(162)는 종료신호(OFF)의 반전신호와 SRR 커맨드(SRR)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND11)와, 낸드게이트(ND11)의 출력신호를 입력받아 풀다운신호(PD)를 생성하는 풀다운신호 생성부(163)와, 풀다운신호(PD)를 입력받아 노드(nd10)를 풀다운 구동하는 NMOS 트랜지스터(N11)로 구성된다. 이와 같은 구성의 제2 구동부(162)는 리드 동작이 종료되는 경우 하이레벨로 천이하는 종료신호(OFF)에 의해 하이레벨의 풀다운신호(PD)를 생성하여 NMOS 트랜지스터(N11)를 턴온시킴으로써, 노드(nd10)를 풀다운 구동시킨다.
래치부(167)는 파워업신호(PWRUP)의 반전신호에 응답하여 노드(nd10)의 신호를 반전시키는 인버터로 동작하는 낸드게이트(ND13)와, 노드(nd11)의 신호를 반전시켜 노드(nd10)으로 출력하는 인버터(IV110) 및 노드(nd11)의 신호를 반전시켜 SRR 커맨드(SRR)를 생성하는 인버터(IV111)로 구성된다. 래치부(167)는 파워업 구간이 종료된 후 로우레벨로 천이하는 파워업신호(PWRUP)를 입력받아 래치동작을 수행한다.
레지스터(2)에는 제조사 구분 정보로서 고정 정보인 DI 정보(Device Identification)와, 리비전 수행 버전을 정의하는 정보로서 가변 정보인 RI 정보(Revision Identification)와, 리프레시 수행 타이밍 관련 정보로서 가변 정보인 RR 정보(Refresh Rate)와, 어드레스 입력에 따라 출력되는 데이터 비트 수를 정의하는 정보로서 가변 정보인 DW 정보(Device Width)와, 반도체 메모리 장치의 용량 관련 정보로서 고정 정보인 DT 정보(Device Type)와, 반도체 메모리 장치의 집적도 정보로서 고정정보인 DS 정보(Density) 등으로 구성된 SRR 정보가 저장된다.
멀티플렉서(3)는 하이레벨로 인에이블된 SRR 커맨드(SRR)가 입력되는 경우 레지스터(2)에 저장된 SRR 정보를 DQ 패드(4)로 출력한다.
펄스생성부(5)는 디코더(50), 논리부(52)로 구성되어, 하이레벨의 SRR 커맨드(SRR)가 입력되는 경우 로우레벨로 디스에이블된 액티브펄스(ACTP)를 생성한다. 좀 더 구체적으로, 디코더(50)는 로우어드레스 스트로브 신호(RAS), 칩셀렉트 신호(CS), 컬럼어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE)를 입력받아 디코딩하여 제1 디코딩신호(S1) 및 제2 디코딩신호(S2)를 생성한다. 논리부(52)는 SRR 커맨드(SRR)의 반전신호, 제1 디코딩신호(S1) 및 내부클럭신호(CLKI)를 입력받아 논리곱 연산을 수행하여 액티브펄스(ACTP)를 생성하는 논리부(53)와, 제2 디코딩신호(S2) 및 내부클럭신호(CLKI)를 입력받아 논리곱 연산을 수행하여 프리차지펄스(PCGP)를 생성하는 논리부(54)로 구성된다.
이와 같이 구성된 본 실시예의 반도체 메모리 장치의 SRR 동작을 도 5를 참고하여 설명하면 다음과 같다.
우선, 도 5를 참고하면 로우어드레스 스트로브 신호의 반전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB) 및 제1 및 제2 뱅크액세스신호(BA<0:1>)가 각각 '로우레벨, 로우레벨, 로우레벨, 로우레벨, 하이레벨'일 때 커맨드 디코더(10)는 하이레벨로 인에이블된 펄스신호인 MRS 커맨드(MRS)를 생성한다. 버퍼(12)는 MRS 커맨드(MRS)를 버퍼링하여 내부 MRS 커맨드(MRSi)를 생성한다.
SRR 생성부(16)는 내부 MRS 커맨드(MRSi)를 입력받아 하이레벨로 인에이블된 SRR 커맨드(SRR)를 생성한다. 좀 더 구체적으로, 하이레벨로 인에이블된 펄스신호인 내부 MRS 커맨드(MRSi)가 입력되는 구간에서 반도체 메모리 장치가 아이들(IDLE) 상태인 경우 라스아이들 신호(RASIDLE)는 하이레벨이 되고, 파워업신호(PWRUP)는 파워업 구간이 종료된 후 로우레벨로 천이하므로 풀업부(161)의 PMOS 트랜지스터(P10, P11)는 모두 턴온되어 노드(nd10)을 하이레벨로 풀업구동한다. 따라서, 래치부(167)를 통해 출력되는 SRR 커맨드(SRR)는 하이레벨로 인에이블된다.
논리부(53)는 하이레벨의 SRR 커맨드(SRR)를 입력받아 액티브펄스(ACTP)를 로우레벨로 디스에이블시킨다. 즉, SRR 커맨드(SRR)가 하이레벨로 인에이블된 상태에서는 액티브펄스(ACTP)가 로우레벨로 디스에이블된 상태를 유지한다.
이후, 뱅크 액티브 커맨드(로우어드레스 스트로브 신호의 반전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB) 및 칩셀렉트신호(CS)가 각각 '로우레벨, 하이레벨, 하이레벨, 하이레벨'일 때)가 입력되더라도 액티브 펄스(ACTP)는 로우레벨로 디스에이블된 상태를 유지한다. 이는 본 실시예의 반도체 메모리 장치의 경우 SRR 커맨드(SRR)가 하이레벨로 인에이블된 상태에서는 펄스생성부(5)에 의해 액티브펄스(ACTP)가 로우레벨 상태를 유지하기 때문이다.
다음으로, 리드 커맨드(로우어드레스 스트로브 신호의 반전신호(RASB), 컬럼어드레스 스트로브 신호의 반전신호(CASB), 라이트 인에이블 신호의 반전신호(WEB)가 각각 '하이레벨, 로우레벨, 하이레벨'일 때)가 입력되면 커맨드 디코더(10)는 인에이블된 리드커맨드(read)를 생성한다.
종료신호 생성부(14)는 리드커맨드(read), 카스레이턴시 신호들(CL<2,3,4>) 및 버스트랭쓰 신호들(BL<4,8,16>)을 입력받아 리드 동작 구간 동안 로우레벨이고, 리드 동작이 종료되는 경우 하이레벨로 천이하는 종료신호(OFF)를 생성한다.
리드 동작 구간 동안 레지스터(2)에 저장된 SRR 정보는 하이레벨의 SRR 커맨 드(SRR)에 의해 멀티플렉싱 동작을 수행하는 멀티플렉서(3)를 거쳐 DQ 패드(4)로 출력된다.
리드 동작이 종료되면 종료신호(OFF)는 하이레벨로 천이하므로 도 3에 도시된 제2 구동부(162)는 노드(nd10)을 풀다운 구동시켜 SRR 커맨드(SRR)를 로우레벨로 디스에이블시킨다.
이상 설명한 본 실시예에 따른 반도체 메모리 장치는 일반적인 리드 동작과 마찬가지로 뱅크 액티브를 위한 뱅크 액티브 커맨드가 입력된 후 SRR을 위한 리드 커맨드가 입력되더라도 SRR이 종료되지 않고 정상적으로 수행된다. 즉, 뱅크 액티브 커맨드가 입력되더라도 SRR 커맨드(SRR)를 이용하여 액티브펄스(ACTP)가 인에이블되는 것을 방지함으로써 SRR이 종료되지 않도록 하고 있다. 또한, 뱅크 액티브 커맨드와 관계없이 내부적으로 생성되는 종료신호(OFF)에 의해 SRR이 자동으로 종료되는 기능도 제공된다.
도 1은 JEDEC SPEC에서 규정된 SRR의 동작 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 SRR 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 펄스생성부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 커맨드 생성회로 10: 커맨드 디코더
12: 버퍼 14: 종료신호 생성부
16: SRR 생성부 2: 레지스터
3: 멀티플렉서 4: DQ패드

Claims (25)

  1. 내부 MRS 커맨드 및 라스아이들 신호에 응답하여 출력노드를 구동하는 제1 구동부;
    종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부; 및
    파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부를 포함하는 커맨드 생성회로.
  2. 제 1 항에 있어서, 상기 제1 구동부는 내부 MRS 커맨드가 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태일 때 상기 출력노드를 풀업구동하는 커맨드 생성회로.
  3. 제 1 항에 있어서, 상기 제1 구동부는
    상기 파워업신호 및 상기 라스아이들 신호를 입력받아 논리연산을 수행하는 논리소자;
    상기 논리소자의 출력신호 및 상기 내부 MRS 커맨드에 응답하여 상기 출력노드를 풀업구동하는 풀업부; 및
    상기 논리소자의 출력신호에 응답하여 상기 출력노드를 풀다운구동하는 풀다 운소자를 포함하는 커맨드 생성회로.
  4. 제 1 항에 있어서, 상기 제2 구동부는 리드 동작이 종료된 후 상기 출력노드를 풀다운 구동하는 커맨드 생성회로.
  5. 제 1 항에 있어서, 상기 제2 구동부는
    상기 종료신호와 상기 SRR 커맨드를 입력받아 논리연산을 수행하는 논리소자;
    상기 논리소자의 출력신호를 소정구간 지연시키는 지연부;
    상기 논리소자 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운소자를 포함하는 커맨드 생성회로.
  6. 제 1 항에 있어서, 상기 래치부는 파워업 구간 종료 후 상기 출력노드의 신호를 래치하는 커맨드 생성회로.
  7. 제 1 항에 있어서,
    다수의 제어신호를 디코딩하여 MRS 커맨드 및 리드 커맨드를 생성하는 커맨드 디코더;
    상기 MRS 커맨드를 버퍼링하여 상기 내부 MRS 커맨드를 생성하는 버퍼; 및
    상기 리드 커맨드, 카스레이턴시 신호 및 버스트 랭쓰 신호를 입력받아 상기 종료신호를 생성하는 종료신호 생성부를 더 포함하는 커맨드 생성회로.
  8. 제 7 항에 있어서, 상기 종료신호 생성부는 리드 동작 구간이 종료된 후 인에이블되는 상기 종료신호를 생성하는 커맨드 생성회로.
  9. 다수의 제어신호를 입력받아 SRR 커맨드를 생성하되, 상기 SRR 커맨드는 상기 다수의 제어신호에 의해 MRS 커맨드가 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태가 될 때 인에이블되고, 상기 SRR 커맨드는 리드 동작이 종료된 후 디스에이블되는 커맨드 생성회로; 및
    상기 SRR 커맨드 입력받아 액티브 펄스를 생성하되, 상기 액티브 펄스는 상기 SRR 커맨드가 인에이블되는 경우 디스에이블되는 액티브 펄스를 생성하는 펄스생성부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 커맨드 생성회로는
    내부 MRS 커맨드 및 라스아이들 신호에 응답하여 출력노드를 구동하는 제1 구동부;
    종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부; 및
    파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 제1 구동부는 내부 MRS 커맨드가 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태일 때 상기 출력노드를 풀업구동하는 반도체 메모리 장치.
  12. 제 10 항에 있어서, 상기 제1 구동부는
    상기 파워업신호 및 상기 라스아이들 신호를 입력받아 논리연산을 수행하는 논리소자;
    상기 논리소자의 출력신호 및 상기 내부 MRS 커맨드에 응답하여 상기 출력노드를 풀업구동하는 풀업부; 및
    상기 논리소자의 출력신호에 응답하여 상기 출력노드를 풀다운구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 제2 구동부는 리드 동작이 종료된 후 상기 출력노드를 풀다운 구동하는 반도체 메모리 장치.
  14. 제 10 항에 있어서, 상기 제2 구동부는
    상기 종료신호와 상기 SRR 커맨드를 입력받아 논리연산을 수행하는 논리소자;
    상기 논리소자의 출력신호를 소정구간 지연시키는 지연부;
    상기 논리소자 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  15. 제 10 항에 있어서, 상기 래치부는 파워업 구간 종료 후 상기 출력노드의 신호를 래치하는 반도체 메모리 장치.
  16. 제 10 항에 있어서, 상기 커맨드 생성회로는
    다수의 제어신호를 디코딩하여 MRS 커맨드 및 리드 커맨드를 생성하는 커맨드 디코더;
    상기 MRS 커맨드를 버퍼링하여 상기 내부 MRS 커맨드를 생성하는 버퍼; 및
    상기 리드 커맨드, 카스레이턴시 신호 및 버스트 랭쓰 신호를 입력받아 상기 종료신호를 생성하는 종료신호 생성부를 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 종료신호 생성부는 리드 동작 구간이 종료된 후 인에이블되는 상기 종료신호를 생성하는 반도체 메모리 장치.
  18. 제 9 항에 있어서, 상기 펄스생성부는
    상기 다수의 제어신호를 디코딩하여 디코딩신호를 생성하는 디코더; 및
    상기 디코더의 출력신호, SRR 커맨드 및 내부클럭을 입력받아 상기 액티브 펄스를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 논리부는 상기 디코더의 출력신호가 인에이블되고, 상기 SRR 커맨드가 디스에이블되는 경우 상기 내부클럭을 상기 액티브 펄스로 전달하는 반도체 메모리 장치.
  20. 제 9 항에 있어서,
    상기 SRR 커맨드에 응답하여 레지스터에 저장된 SRR 정보를 멀티플렉싱하여 DQ 패드로 출력하는 멀티플렉서를 더 포함하는 반도체 메모리 장치.
  21. 다수의 제어신호를 디코딩하여 MRS 커맨드 및 리드 커맨드를 생성하는 커맨드 디코더;
    상기 MRS 커맨드를 버퍼링하여 내부 MRS 커맨드를 생성하는 버퍼;
    상기 리드 커맨드, 카스레이턴시 신호 및 버스트 랭쓰 신호를 입력받아 종료신호를 생성하는 종료신호 생성부;
    상기 내부 MRS 커맨드 및 라스아이들 신호에 응답하여 출력노드를 구동하는 제1 구동부;
    상기 종료신호에 응답하여 상기 출력노드를 구동하는 제2 구동부;
    파워업신호에 응답하여 상기 출력노드의 신호를 래치하여 SRR 커맨드를 생성하는 래치부;
    상기 SRR 커맨드 입력받아 액티브 펄스를 생성하되, 상기 액티브 펄스는 상기 SRR 커맨드가 인에이블되는 경우 디스에이블되는 펄스생성부를 포함하는 펄스생성부; 및
    상기 SRR 커맨드에 응답하여 레지스터에 저장된 SRR 정보를 멀티플렉싱하여 DQ 패드로 출력하는 멀티플렉서를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 종료신호 생성부는 리드 동작 구간이 종료된 후 인에이블되는 상기 종료신호를 생성하는 반도체 메모리 장치.
  23. 제 21 항에 있어서, 상기 제1 구동부는 내부 MRS 커맨드가 인에이블된 후 반도체 메모리 장치가 아이들(IDLE) 상태일 때 상기 출력노드를 풀업구동하는 반도체 메모리 장치.
  24. 제 21 항에 있어서, 상기 제2 구동부는 리드 동작이 종료된 후 상기 출력노드를 풀다운 구동하는 반도체 메모리 장치.
  25. 제 21 항에 있어서, 상기 펄스생성부는
    상기 다수의 제어신호를 디코딩하여 디코딩신호를 생성하는 디코더; 및
    상기 디코더의 출력신호, SRR 커맨드 및 내부클럭을 입력받아 상기 액티브 펄스를 생성하는 논리부를 포함하는 반도체 메모리 장치.
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