KR20070036604A - 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치 - Google Patents

데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치 Download PDF

Info

Publication number
KR20070036604A
KR20070036604A KR1020060030512A KR20060030512A KR20070036604A KR 20070036604 A KR20070036604 A KR 20070036604A KR 1020060030512 A KR1020060030512 A KR 1020060030512A KR 20060030512 A KR20060030512 A KR 20060030512A KR 20070036604 A KR20070036604 A KR 20070036604A
Authority
KR
South Korea
Prior art keywords
output
control signal
signal
address
mode
Prior art date
Application number
KR1020060030512A
Other languages
English (en)
Other versions
KR100772713B1 (ko
Inventor
이상희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Publication of KR20070036604A publication Critical patent/KR20070036604A/ko
Application granted granted Critical
Publication of KR100772713B1 publication Critical patent/KR100772713B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, ×16 모드시 스위칭 전류를 감소시켜 동작 전류를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 액티브 동작시 활성화되는 뱅크 액티브 신호와 리드 동작시 활성화되는 뱅크 리드 신호에 따라 제 1제어신호 및 제 2제어신호를 출력하되, ×16 모드에서 제 1제어신호 및 제 2제어신호를 비활성화 상태로 유지시키는 인에이블 제어부; 및 ×4,×8 모드시 제 1제어신호 및 제 2제어신호가 활성화될 경우 로오 어드레스 및 컬럼 어드레스를 코딩하여 출력신호를 출력하는 어드레스 코딩부를 포함한다.
데이터, 출력, ×16, 멀티플렉서, 뱅크

Description

데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리 장치{Device for controlling data output and semiconductor memory device with the same}
도 1은 종래의 데이터 출력 제어 장치에 관한 회로도.
도 2는 본 발명에 따른 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치의 리드 경로를 나타낸 구성도.
도 3은 본 발명에 따른 출력 제어 장치의 회로도.
본 발명은 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히, ×16 모드시 스위칭 전류를 감소시켜 동작 전류를 줄일 수 있도록 하는 기술이다.
일반적인 반도체 메모리 장치는 각종 명령신호(/CS,/RAS,/CAS,/WE)를 입력받아 디코딩하여 현재상태의 명령어 신호를 출력하는 명령어 디코더와, 명령어 디코더에서 출력되는 리드 명령 신호에 대응하여 리드명령어 실행신호와 데이터 출력 제어신호를 출력하는 명령어 실행 제어부와, 다수의 단위셀을 구비하여 입력되는 어드레스에 대응하는 데이터를 리드명령어 실행 신호에 응답하여 출력하는 메모리 셀 블럭을 포함하여 이루어진다.
그리고, 메모리 셀블럭에서 출력되는 데이터 신호를 데이터 출력 제어신호에 응답하여 버퍼링하고 증폭하는 데이터 래치부와, 어드레스 신호를 소정시간 지연시켜 출력하는 어드레스 지연부와, 데이터 래치부에서 출력되는 데이터를 입력받아, ×4,×8,×16 모드에 대응하는 개수의 데이터를 지연된 어드레스 신호에 의해 선택하여 출력하는 데이터 선택부를 포함한다.
또한, 데이터 선택부에서 출력되는 데이터를 DLL 클럭에 동기시켜 출력하는 파이프 레지스터부와, 파이프 레지스터부에서 출력되는 데이터를 메모리 장치의 외부로 출력하는 데이터 출력 드라이버를 구비한다.
도 1은 종래의 데이터 출력 제어 장치에 관한 회로도이다.
종래의 데이터 출력 제어 장치는, 인에이블 제어부(10)와, 어드레스 코딩부(20)를 구비한다. 여기서, 인에이블 제어부(10)는 액티브 제어부(11)와, 제어신호 발생부(12)를 구비한다. 그리고, 어드레스 코딩부(20)는 어드레스 제어부(21)와, 제어신호 출력부(22)를 구비한다.
액티브 제어부(11)는 뱅크 액티브 신호 APB<0:3>를 지연하여 제어신호 E<0:3>를 출력한다. 제어신호 발생부(12)는 뱅크 리드 신호 RPB<0:3>에 따라 제어신호 F<0:3>를 출력한다.
그리고, 어드레스 제어부(21)는 제어신호 E<0:3>와, 제어신호 F<0:3>에 따라 로오 어드레스 X_add<13>를 선택적으로 출력하고, ×4,×8 모드에 따라 어드레스 xa13를 출력한다. 또한, 어드레스 제어부(21)는 제어신호 F<0:3>에 따라 컬럼 어드레스 Y_add<11>를 선택적으로 출력하고, ×4 모드에 따라 어드레스 ya11를 출력한다. 제어신호 출력부(22)는 어드레스 xa13와 어드레스 ya11를 논리조합하여 출력신호 A~D를 출력한다.
이러한 구성을 갖는 종래의 데이터 출력 제어 장치에 관한 동작 과정을 설명하면 다음과 같다.
예를 들어, ×4 모드인 경우 제어신호 E<0:3>에 따라 로오 어드레스 X_add<13>를 1차적으로 래치하기 위해 전송게이트 T1~T4가 턴온된다. 이러한 제어신호 E<0:3>는 액티브 명령시 인에이블 되는 펄스신호인 뱅크 액티브 신호 APB<0:3>를 지연하여 생성된 신호이다.
또한, 제어신호 F<0:3>는 로오 어드레스 X_add<13>와, 컬럼 어드레스 Y_add<11>를 코딩하기 위해 최종적인 전송게이트 T5~T8를 턴온시키기 위한 신호이다. 이러한 제어신호 F<0:3>는 리드 명령시 인에이블 되는 펄스신호인 뱅크 리드 신호 RPB<0:3>를 지연하여 생성된 신호이다.
이러한 제어신호 F<0:3>에 의해 로오 어드레스 X_add<13>와, 컬럼 어드레스 Y_add<11>의 코딩 시점이 결정된다. 따라서, 데이터 출력 멀티플렉서 단에서 데이터와의 타이밍 마진을 맞추기 위해 제어신호 F<0:3>를 지연하기 위한 지연단이 많이 필요하게 된다. 이에 따라, 연속적인 리드 동작시 스위칭 전류를 많이 소모하게 되는 문제점이 있다.
또한, 이러한 종래의 데이터 출력 제어 장치의 어드레스 제어부(21)는 ×16 모드에서는 사용되지 않는다. 즉, 어드레스 xa13와 어드레스 ya11가 로우 레벨로 고정된다. 하지만, 종래의 데이터 출력 제어 장치는 ×16 모드시에도 어드레스 제어부(21)의 스위칭 동작이 수행되어 어드레스 xa13와 어드레스 ya11의 토글 동작이 불필요하게 수행된다. 이에 따라, 스위칭 동작에 따른 많은 전류 소모가 발생하여 동작 전류가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, ×16 모드시 출력 데이터 멀티플렉서의 어드레스 코딩을 위해 필요한 전송게이트 인에이블 신호를 로우 레벨로 제어하여 출력스위칭 전류를 감소시킴으로써 동작 전류를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 데이터 출력 제어 장치는, 액티브 동작시 활성화되는 뱅크 액티브 신호와 리드 동작시 활성화되는 뱅크 리드 신호에 따라 제 1제어신호 및 제 2제어신호를 출력하되, ×16 모드에서 제 1제어신호 및 제 2제어신호를 비활성화 상태로 유지시키는 인에이블 제어부; 및 ×4,×8 모드시 제 1제어신호 및 제 2제어신호가 활성화될 경우 로오 어드레스 및 컬럼 어드레스를 코딩하여 출력신호를 출력하는 어드레스 코딩부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치는, 액티브 동작시 활성화되는 뱅크 액티브 신호와 리드 동작시 활성화되는 뱅크 리드 신호에 따라 제 1제어신호 및 제 2제어신호를 출력하되, ×16 모드에서 제 1제어신호 및 제 2제어신호를 비활성화 상태로 유지시키는 인에이블 제어부; ×4,×8 모드시 제 1제어신호 및 제 2제어신호가 활성화될 경우 로오 어드레스 및 컬럼 어드레스를 코딩하여 복수개의 출력신호를 출력하는 어드레스 코딩부; 및 복수개의 출력신호에 따라 모드신호에 대응하는 개수의 데이터를 선택하여 출력하는 출력 데이터 멀티플렉서를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치의 리드 경로를 나타낸 구성도이다.
본 발명은 비트라인 센스앰프(100)와, LIO(Local Input/Output) 스트로브 신호 제어부(200)와, LIO 프리차지부(300)와, 입출력 센스앰프(IOSA)(400)와, 멀티플렉서 선택부(500)와, 출력 데이터 멀티플렉서(600)와, 파이프 레지스터(700)와, 출력 데이터 프리-드라이버(800) 및 출력 데이터 드라이버(900)를 구비한다.
여기서, 비트라인 센스앰프(100)는 비트라인을 통해 메모리 셀블럭(미도시)에서 출력되는 데이터를 센싱 및 증폭한다. LIO(Local Input/Output) 스트로브 신호 제어부(200)는 LIO 라인을 제어하기 위한 스트로브 신호를 출력한다. LIO 프리차지부(300)는 LIO 스트로브 신호 제어부(200)로부터 인가되는 스트로브 신호에 따 라 LIO 라인을 프리차지시킨다.
또한, 입출력 센스앰프(400)는 LIO 라인으로부터 인가되는 데이터를 증폭하여 글로벌 입출력 라인 GIO에 출력한다. 멀티플렉서 선택부(500)는 데이터 출력 개수를 선택하기 위한 ×4,×8,×16 모드 제어신호를 출력한다. 출력 데이터 멀티플렉서(600)는 멀티플렉서 선택부(500)로부터 인가되는 ×4,×8,×16 모드 제어신호에 따라 ×4,×8,×16 모드에 대응하는 개수의 데이터를 지연된 어드레스 신호에 의해 선택하여 출력한다.
또한, 파이프 레지스터(700)는 출력 데이터 멀티플렉서(600)에서 출력되는 데이터를 DLL 클럭에 동기시켜 출력한다. 출력 데이터 프리-드라이버(800)와 출력 데이터 드라이버(900)는 파이프 레지스터(700)에서 출력되는 데이터를 메모리 장치의 외부 DQ로 출력한다.
도 3은 도 2의 멀티플렉서 선택부(500)에 관한 상세 회로도이다.
본 발명은 인에이블 제어부(510)와, 어드레스 코딩부(520)를 구비한다. 여기서, 인에이블 제어부(510)는 액티브 제어부(511)와, 제어신호 발생부(512)를 구비한다. 그리고, 어드레스 코딩부(520)는 어드레스 제어부(521)와, 제어신호 출력부(522)를 구비한다.
액티브 제어부(511)는 뱅크 액티브 신호 APB<0:3>와 ×4,×8 모드신호에 따라 제어신호 E<0:3>를 출력한다. 제어신호 발생부(512)는 뱅크 리드 신호 RPB<0:3>와 ×4,×8 모드신호에 따라 제어신호 F<0:3>를 출력한다.
그리고, 어드레스 제어부(521)는 제어신호 E<0:3>와, 제어신호 F<0:3>에 따 라 로오 어드레스 X_add<13>를 선택적으로 출력하고, ×4,×8 모드신호에 따라 어드레스 xa13를 출력한다. 또한, 어드레스 제어부(521)는 제어신호 F<0:3>에 따라 컬럼 어드레스 Y_add<11>를 선택적으로 출력하고, ×4 모드신호에 따라 어드레스 ya11를 출력한다. 제어신호 출력부(522)는 어드레스 xa13와 어드레스 ya11를 논리조합하여 출력신호 A~D를 출력한다.
이러한 멀티플렉서 선택부(500)에 관한 구성을 더욱 상세하게 설명하면 다음과 같다.
먼저, 액티브 제어부(511)는 복수개의 노아게이트 NOR1~NOR4와, 복수개의 인버터 IV1~IV16 및 복수개의 낸드게이트 ND1~ND4를 구비한다.
여기서, 노아게이트 NOR1는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND1는 인버터 IV1에 의해 반전된 노아게이트 NOR1의 출력과 뱅크 액티브 신호 APB<0>를 낸드연산한다. 인버터 IV2~IV4는 낸드게이트 ND1의 출력을 지연하여 제어신호 E<0>를 출력한다.
그리고, 노아게이트 NOR2는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND2는 인버터 IV5에 의해 반전된 노아게이트 NOR2의 출력과 뱅크 액티브 신호 APB<1>를 낸드연산한다. 인버터 IV6~IV8는 낸드게이트 ND2의 출력을 지연하여 제어신호 E<1>를 출력한다.
또한, 노아게이트 NOR3는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND3는 인버터 IV9에 의해 반전된 노아게이트 NOR3의 출력과 뱅크 액티브 신호 APB<2>를 낸드연산한다. 인버터 IV10~IV12는 낸드게이트 ND3의 출력을 지연하여 제어신호 E<2>를 출력한다.
노아게이트 NOR4는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND4는 인버터 IV13에 의해 반전된 노아게이트 NOR4의 출력과 뱅크 액티브 신호 APB<3>를 낸드연산한다. 인버터 IV14~IV16는 낸드게이트 ND4의 출력을 지연하여 제어신호 E<3>를 출력한다.
또한, 제어신호 발생부(512)는 복수개의 노아게이트 NOR5~NOR8와, 복수개의 낸드게이트 ND5~ND8와, 복수개의 인버터 IV17~IV80 및 복수개의 PMOS/NMOS 커패시터를 포함한다.
여기서, 노아게이트 NOR5는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND5는 인버터 IV17에 의해 반전된 노아게이트 NOR5의 출력과 뱅크 리드 신호 RPB<0>를 낸드연산한다. 인버터 IV18~IV32는 낸드게이트 ND5의 출력을 지연하여 제어신호 F<0>를 출력한다.
그리고, 노아게이트 NOR6는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND6는 인버터 IV33에 의해 반전된 노아게이트 NOR6의 출력과 뱅크 리드 신호 RPB<1>를 낸드연산한다. 인버터 IV34~IV48는 낸드게이트 ND6의 출력을 지연하여 제어신호 F<1>를 출력한다.
또한, 노아게이트 NOR7는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND7는 인버터 IV49에 의해 반전된 노아게이트 NOR7의 출력과 뱅크 리드 신호 RPB<2>를 낸드연산한다. 인버터 IV50~IV64는 낸드게이트 ND7의 출력을 지연하여 제어신호 F<2>를 출력한다.
노아게이트 NOR8는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND8는 인버터 IV65에 의해 반전된 노아게이트 NOR8의 출력과 뱅크 리드 신호 RPB<3>를 낸드연산한다. 인버터 IV66~IV80는 낸드게이트 ND8의 출력을 지연하여 제어신호 F<3>를 출력한다.
또한, 어드레스 제어부(521)는 복수개의 전송게이트 T9~T20와, 복수개의 래치 L1~L6, 복수개의 인버터 IV81~IV89, 노아게이트 NOR9 및 낸드게이트 ND9,ND10를 구비한다.
여기서, 복수개의 전송게이트 T9~T12는 제어신호 E<0:3>의 활성화 상태에 따라 로오 어드레스 X_add<13>를 선택적으로 출력한다. 래치 L1~L4는 전송게이트 T9~T12를 통해 출력된 로오 어드레스 X_add<13>를 일정시간 래치한다. 인버터 IV81~IV84는 래치 L1~L4의 출력을 반전한다.
그리고, 복수개의 전송게이트 T13~T16는 제어신호 F<0:3>의 활성화 상태에 따라 인버터 IV81~IV84의 출력을 선택적으로 출력한다. 래치 L5는 전송게이트 T13~T16를 통해 출력된 신호를 일정시간 래치한다. 노아게이트 NOR9는 ×4,×8 모드신호를 노아연산한다. 낸드게이트 ND9는 인버터 IV86에 의해 반전된 래치 L5의 출력과 인버터 IV85에 의해 반전된 노아게이트 NOR9의 출력을 낸드연산한다. 인버터 IV87는 낸드게이트 ND9의 출력을 반전하여 어드레스 xa13를 출력한다.
복수개의 전송게이트 T17~T20는 제어신호 F<0:3>의 활성화 상태에 따라 컬럼 어드레스 Y_add<11>를 선택적으로 출력한다. 래치 L6는 전송게이트 T17~T20를 통해 출력된 컬럼 어드레스 Y_add<11>를 일정시간 래치한다. 낸드게이트 ND10는 인 버터 IV88에 의해 반전된 래치 L6의 출력과 ×4 모드신호를 낸드연산한다. 인버터 IV89는 낸드게이트 ND10의 출력을 반전하여 어드레스 ya11를 출력한다.
한편, 제어신호 출력부(522)는 복수개의 인버터 IV89~IV96와, 복수개의 낸드게이트 ND11~ND14를 구비한다.
여기서, 낸드게이트 ND11는 인버터 IV89에 의해 반전된 어드레스 xa13와, 인버터 IV90에 의해 반전된 어드레스 ya11를 낸드연산한다. 인버터 IV91는 낸드게이트 ND11의 출력을 반전하여 출력신호 A를 출력한다.
그리고, 낸드게이트 ND12는 어드레스 xa13와, 인버터 IV92에 의해 반전된 어드레스 ya11를 낸드연산한다. 인버터 IV93는 낸드게이트 ND12의 출력을 반전하여 출력신호 B를 출력한다.
또한, 낸드게이트 ND13는 인버터 IV94에 의해 반전된 어드레스 xa13와, 어드레스 ya11를 낸드연산한다. 인버터 IV95는 낸드게이트 ND13의 출력을 반전하여 출력신호 C를 출력한다.
낸드게이트 ND14는 어드레스 xa13와, 어드레스 ya11를 낸드연산한다. 인버터 IV96는 낸드게이트 ND14의 출력을 반전하여 출력신호 D를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 멀티플렉서 선택부(500)는 ×4, ×8 모드에서 로오 어드레스 X_add<13>와 컬럼 어드레스 Y_add<11> 코딩을 입력받아 제어신호 E<0:3> 및 제어신호 F<0:3>에 따라 이를 선택하여 출력 데이터 멀티플렉서(600)에 데이터를 출력하게 된다.
즉, 512M 밀도(Density)의 DDR2 제품의 경우 ×8 모드에서 리드 동작 모드시 로오 어드레스 X_add<13> 코딩을 입력받아 이를 선택하여 데이터를 출력하고, ×4 모드에서 로오 어드레스 X_add<13> 및 컬럼 어드레스 Y_add<11>의 코딩을 입력받아 데이터를 출력하게 된다. 이를 위해, 출력 데이터 멀티플렉서(600)를 제어하기 위한 멀티플렉서 선택부(500)가 필요하게 된다.
이에 따라, 로오 어드레스 X_add<13>를 1차적으로 래치하기 위해 전송게이트 T9~T12의 턴온/턴오프를 제어하기 위한 제어신호 E<0:3>의 경우 액티브 동작시 활성화되는 펄스 신호인 뱅크 액티브 신호 APB<0:3>에 따라 발생하게 된다. 그리고, 어드레스의 코딩 시점을 제어하기 위한 제어신호 F<0:3>의 경우 리드 동작시 활성화되는 펄스 신호인 뱅크 리드 신호 RPB<0:3>에 따라 발생하게 된다.
이러한 제어신호 E<0:3>, 제어신호 F<0:3>에 의해 코딩 시점이 결정되기 때문에 출력 데이터 멀티플렉서(600) 단에서 데이터와의 마진을 맞추기 위해 지연소자를 통한 딜레이 양이 많이 필요하게 된다.
여기서, 제어신호 E<0:3>, 제어신호 F<0:3>의 생성에 사용되는 인버터 딜레이 스위칭 전류의 경우 ×4, ×8 모드에서는 어드레스 코딩을 위해 사용해야 한다. 하지만, ×16 모드에서는 멀티플렉서 선택부(500)의 동작이 불필요하다.
이에 따라, 본 발명은 ×4, ×8 모드 신호를 노아연산하기 위한 노아게이트 NOR1~NOR8과, 복수개의 인버터 및 낸드게이트 ND1~ND8를 포함하는 오아 및 낸드 로직을 액티브 제어부(511)와, 제어신호 발생부(512)의 입력단에 구비하여 ×16 모드에서 출력 데이터 멀티플렉서(600)의 어드레스 코딩을 위해 필요한 제어신호 E<0:3>, 제어신호 F<0:3>를 로우 레벨로 유지하도록 한다. 따라서, 제어신호 E<0:3>, 제어신호 F<0:3>를 활성화시키기 위한 인버터 딜레이 스위칭 동작 전류를 줄일 수 있도록 한다.
또한, 이러한 경우 ×16 모드에서 제어신호 E<0:3>, 제어신호 F<0:3>가 로우 레벨을 유지하게 되어 전송게이트 T9~T20가 턴오프 상태를 유지하기 때문에 로오 어드레스 X_add<13>와 컬럼 어드레스 Y_add<11>의 토글 동작에 따른 전류를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 ×16 모드시 출력 데이터 멀티플렉서의 어드레스 코딩을 위해 필요한 전송게이트 인에이블 신호를 로우 레벨로 제어하여 출력스위칭 전류를 감소시킴으로써 동작 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 액티브 동작시 활성화되는 뱅크 액티브 신호와 리드 동작시 활성화되는 뱅크 리드 신호에 따라 제 1제어신호 및 제 2제어신호를 출력하되, ×16 모드에서 상기 제 1제어신호 및 상기 제 2제어신호를 비활성화 상태로 유지시키는 인에이블 제어부; 및
    ×4,×8 모드시 상기 제 1제어신호 및 상기 제 2제어신호가 활성화될 경우 로오 어드레스 및 컬럼 어드레스를 코딩하여 출력신호를 출력하는 어드레스 코딩부를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  2. 제 1항에 있어서, 상기 인에이블 제어부는
    상기 뱅크 액티브 신호와 상기 ×4,×8 모드시 각각 활성화되는 ×4,×8 모드신호를 논리조합하여 상기 제 1제어신호를 출력하는 액티브 제어부; 및
    상기 뱅크 리드 신호와 상기 ×4,×8 모드신호를 논리조합하여 상기 제 2제어신호를 출력하는 제어신호 발생부를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  3. 제 2항에 있어서, 상기 액티브 제어부는
    상기 ×4,×8 모드신호를 오아연산하는 제 1논리연산부; 및
    상기 뱅크 액티브 신호와 상기 제 1논리연산부의 출력을 논리조합하는 제 1논리소자; 및
    상기 제 1논리소자의 출력을 일정시간 지연하여 상기 제 1제어신호를 출력하는 지연수단을 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  4. 제 3항에 있어서, 상기 제 1논리연산부는
    상기 ×4,×8 모드신호 노아연산하는 제 1노아게이트; 및
    상기 제 1노아게이트의 출력을 반전하는 제 1인버터를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  5. 제 3항에 있어서, 상기 제 1논리소자는 제 1낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  6. 제 2항에 있어서, 상기 제어신호 발생부는
    상기 ×4,×8 모드신호를 오아연산하는 제 2논리연산부; 및
    상기 뱅크 리드 신호와 상기 제 2논리연산부의 출력을 논리조합하는 제 2논 리소자; 및
    상기 제 2논리소자의 출력을 일정시간 지연하여 상기 제 2제어신호를 출력하는 지연수단을 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  7. 제 6항에 있어서, 상기 제 2논리연산부는
    상기 ×4,×8 모드신호 노아연산하는 제 2노아게이트; 및
    상기 제 2노아게이트의 출력을 반전하는 제 2인버터를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  8. 제 6항에 있어서, 상기 제 2논리소자는 제 2낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  9. 제 1항에 있어서, 상기 어드레스 코딩부는
    상기 제 1제어신호와 상기 제 2제어신호의 활성화시 ×8 모드에서 상기 로오 어드레스를 선택하여 출력하고, ×4 모드에서 상기 로오 어드레스 및 상기 컬럼 어드레스를 선택하여 출력하는 어드레스 제어부; 및
    상기 어드레스 제어부의 출력 어드레스를 코딩하여 복수개의 출력신호를 출 력하는 제어신호 출력부를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치.
  10. 액티브 동작시 활성화되는 뱅크 액티브 신호와 리드 동작시 활성화되는 뱅크 리드 신호에 따라 제 1제어신호 및 제 2제어신호를 출력하되, ×16 모드에서 상기 제 1제어신호 및 상기 제 2제어신호를 비활성화 상태로 유지시키는 인에이블 제어부;
    ×4,×8 모드시 상기 제 1제어신호 및 상기 제 2제어신호가 활성화될 경우 로오 어드레스 및 컬럼 어드레스를 코딩하여 복수개의 출력신호를 출력하는 어드레스 코딩부; 및
    상기 복수개의 출력신호에 따라 모드신호에 대응하는 개수의 데이터를 선택하여 출력하는 출력 데이터 멀티플렉서를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 인에이블 제어부는
    상기 뱅크 액티브 신호와 상기 ×4,×8 모드시 각각 활성화되는 ×4,×8 모드신호를 논리조합하여 상기 제 1제어신호를 출력하는 액티브 제어부; 및
    상기 뱅크 리드 신호와 상기 ×4,×8 모드신호를 논리조합하여 상기 제 2제어신호를 출력하는 제어신호 발생부를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 액티브 제어부는
    상기 ×4,×8 모드신호를 오아연산하는 제 1논리연산부; 및
    상기 뱅크 액티브 신호와 상기 제 1논리연산부의 출력을 논리조합하는 제 1논리소자; 및
    상기 제 1논리소자의 출력을 일정시간 지연하여 상기 제 1제어신호를 출력하는 지연수단을 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 제 1논리연산부는
    상기 ×4,×8 모드신호 노아연산하는 제 1노아게이트; 및
    상기 제 1노아게이트의 출력을 반전하는 제 1인버터를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  14. 제 12항에 있어서, 상기 제 1논리소자는 제 1낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  15. 제 11항에 있어서, 상기 제어신호 발생부는
    상기 ×4,×8 모드신호를 오아연산하는 제 2논리연산부; 및
    상기 뱅크 리드 신호와 상기 제 2논리연산부의 출력을 논리조합하는 제 2논리소자; 및
    상기 제 2논리소자의 출력을 일정시간 지연하여 상기 제 2제어신호를 출력하는 지연수단을 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 제 2논리연산부는
    상기 ×4,×8 모드신호 노아연산하는 제 2노아게이트; 및
    상기 제 2노아게이트의 출력을 반전하는 제 2인버터를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  17. 제 15항에 있어서, 상기 제 2논리소자는 제 2낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
  18. 제 10항에 있어서, 상기 어드레스 코딩부는
    상기 제 1제어신호와 상기 제 2제어신호의 활성화시 ×8 모드에서 상기 로오 어드레스를 선택하여 출력하고, ×4 모드에서 상기 로오 어드레스 및 상기 컬럼 어드레스를 선택하여 출력하는 어드레스 제어부; 및
    상기 어드레스 제어부의 출력 어드레스를 코딩하여 복수개의 출력신호를 출력하는 제어신호 출력부를 포함하는 것을 특징으로 하는 데이터 출력 제어 장치를 포함하는 반도체 메모리 장치.
KR1020060030512A 2005-09-29 2006-04-04 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치 KR100772713B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050091662 2005-09-29
KR20050091662 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036604A true KR20070036604A (ko) 2007-04-03
KR100772713B1 KR100772713B1 (ko) 2007-11-02

Family

ID=38158742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060030512A KR100772713B1 (ko) 2005-09-29 2006-04-04 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR100772713B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942979B1 (ko) * 2008-06-27 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR100972866B1 (ko) * 2008-06-27 2010-07-28 주식회사 하이닉스반도체 데이터 출력 제어 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100543210B1 (ko) 2002-12-30 2006-01-20 주식회사 하이닉스반도체 에러 명령어 입력시 오동작을 방지하기 위한 반도체메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942979B1 (ko) * 2008-06-27 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR100972866B1 (ko) * 2008-06-27 2010-07-28 주식회사 하이닉스반도체 데이터 출력 제어 장치
US8036045B2 (en) 2008-06-27 2011-10-11 Hynix Semiconductor Inc. Data output control circuit

Also Published As

Publication number Publication date
KR100772713B1 (ko) 2007-11-02

Similar Documents

Publication Publication Date Title
KR100543915B1 (ko) 메모리소자의 데이터 입력장치
US8472263B2 (en) Mode-register reading controller and semiconductor memory device
KR100533965B1 (ko) Ｄｑｓ 신호의 리플현상으로 인하여 오동작을 방지할 수있는 동기식 메모리 장치
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
US8050118B2 (en) Semiconductor memory device
US8437209B2 (en) Integrated circuit
US6249483B1 (en) Semiconductor memory device having a circuit for latching data from a data line of a data output path and a related data latching method
US8588013B2 (en) Address decoding method and semiconductor memory device using the same
KR100521048B1 (ko) 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법
US8817556B2 (en) Command generation circuit and semiconductor memory device
US6636443B2 (en) Semiconductor memory device having row buffers
KR100851991B1 (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
US7835204B2 (en) Semiconductor memory device for generating column address
US7706196B2 (en) Semiconductor memory device
US7154316B2 (en) Circuit for controlling pulse width
KR100772713B1 (ko) 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치
US20070070709A1 (en) Write circuit of memory device
KR100780636B1 (ko) 반도체 메모리 장치
KR100646204B1 (ko) 입력 어드레스 제어 회로
US7715270B2 (en) Address synchronous circuit capable of reducing current consumption in DRAM
US8009497B2 (en) Auto-refresh control circuit and a semiconductor memory device using the same
KR100818102B1 (ko) 컬럼 어드레스 선택 신호 발생 회로
KR100892342B1 (ko) 안정적 데이터 액세스를 위한 반도체 메모리 장치
KR100738967B1 (ko) 반도체 메모리의 상태 데이터 출력장치
KR100744688B1 (ko) 글로벌 신호 구동 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee