KR100942979B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 로컬 신호라인을 공유하고, 각각의 세그먼트 신호라인을 통하여 상기 로컬 신호라인과 데이터를 인터페이스하는 뱅크들과 컬럼 어드레스로써 상기 뱅크들의 컬럼 액세스 정보를 갖는 컬럼 액세스 정보 신호를 생성하는 컬럼 정보부와 상기 뱅크들의 액티브를 제어하는 뱅크 액티브 신호를 수신하고, 상기 컬럼 액세스 정보 신호의 컬럼 액세스 정보에 따라 상기 각 뱅크에 대응하여 서로 다른 인에이블 시점을 갖는 제어신호를 생성하는 스위치 제어부 및 상기 제어신호에 응답하여 상기 로컬 신호라인과 상기 각 뱅크의 세그먼트 신호라인과의 연결을 제어하는 스위치부를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 로컬 신호라인을 공유하는 뱅크들을 제어하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 다수개의 메모리 뱅크들로 구성되고, 각 뱅크들은 행과 열로 구성된 매트릭스 상에 배치되는 복수의 메모리 셀들을 포함한다.
메모리 셀은 라이트 모드에서는 입력되는 데이터를 저장하며, 리드 모드에서는 저장된 데이터를 인출한다. 그리고, 메모리 셀은 뱅크 프리차지 동작 모드에서는 다음 단계의 액티브 동작 모드를 위해 뱅크를 소정의 프리차지 전압 레벨로 변환한다. 특히, 리드 모드시 데이터는 메모리 셀, 비트라인, 로컬 신호라인, 글로벌 신호라인 등의 경로를 거쳐 외부로 출력된다.
한편, 대부분의 반도체 메모리 장치에서 뱅크들은 스택뱅크구조로 형성된다. 여기서, '스택뱅크구조'란 둘 이상의 뱅크들이 글로벌 신호라인의 진행방향으로 적층되어 로컬 신호라인을 공유하는 구조를 말한다.
종래의 스택뱅크구조를 갖는 반도체 메모리 장치는 도 1에 도시된 바와 같 이, 동일한 로컬 신호라인을 공유하는 복수의 뱅크(BANK0,BANK1)와, 각 뱅크(BANK0,BANK1)의 데이터 입출력을 제어하기 위한 뱅크 액티브 신호 생성부(15,16) 및 컬럼 정보부(17)를 포함한다.
이러한 종래의 스택뱅크구조를 갖는 반도체 메모리 장치의 동작을 설명하자면, 뱅크 0(BANK0)의 리드 모드시 스위치부(10,11)는 턴온상태가 되고, 세그먼트 신호라인 SIO0 상의 데이터는 로컬 신호라인 LIO/LIOB으로 전달된다.
이때, 뱅크 액티브 신호 생성부(16)로부터 뱅크 1(BANK1)을 액티브시키기 위한 뱅크 액티브 신호 BACT1가 스위치부(12,13)로 전달되면, 스위치부(12,13)가 턴 온되어 세그먼트 신호라인 SIO0 상의 프리차지 전압이 로컬 신호라인 LIO/LIOB 상에 인가된다.
따라서, 로컬 신호라인 LIO/LIOB 상에서 뱅크 0(BANK 0)의 데이터와 세그먼트 신호라인 SIO1 상의 프리차지 전압이 충돌하는 문제가 발생한다.
뱅크 0(BANK 0)과 뱅크 1(BANK 1)의 동작 타이밍도로서 도 2를 참조하면, 뱅크 0(BANK 0)의 액티브 모드 구간에서 뱅크 1(BANK 1)을 액티브시키기 위한 액티브 신호 BACT1가 발생하는 경우, 세그먼트 신호라인 SIO1 상의 프리차지 전압이 로컬 신호라인 LIO/LIOB으로 전달됨에 따라 로컬 신호라인 LIO/LIOB의 전위가 달라지고, 이로 인하여 데이터 페일(fail)이 발생함을 알 수 있다.
이와 같이, 종래의 스택뱅크구조의 반도체 메모리 장치는 하나의 뱅크가 액티브되어 데이터를 리드 또는 라이트할 때 다른 뱅크가 액티브되는 경우, 상기 뱅크들에 공유되는 로컬 신호라인이 다른 뱅크의 세그먼트 신호라인과 전기적으로 연 결됨에 따라 로컬 신호라인을 통해 입출력되는 데이터의 전위가 달라져 데이터 페일이 발생할 수 있는 문제점이 있다.
본 발명은 뱅크들 간에 공유되는 로컬 신호라인과 각 뱅크에 대응되는 세그먼트 입출력 라인 간의 연결을 상기 뱅크들의 동작 모드에 따라 제어함으로써, 데이터의 안정적인 전달을 보장하는 반도체 메모리 장치를 제공한다.
본 발명의 일 측면에 따르면, 로컬 신호라인을 공유하고, 각각의 세그먼트 신호라인을 통하여 상기 로컬 신호라인과 데이터를 인터페이스하는 제1 및 제2 뱅크; 컬럼 어드레스에 응답하여 상기 제1 및 제2 뱅크의 컬럼 액세스 정보를 갖는 컬럼 액세스 정보 신호를 생성하기 위한 컬럼 정보부; 상기 제1 및 제2 뱅크에 대응하는 각각의 뱅크 액티브 신호 및 상기 컬럼 액세스 정보 신호에 응답하여 해당 뱅크의 액티브 동작과 관련된 제어신호를 생성하는 제1 및 제2 스위치 제어부; 및 해당 제어신호에 응답하여 상기 로컬 신호라인과 해당 뱅크의 세그먼트 신호라인을 선택적으로 연결하기 위한 다수의 스위치부를 구비하는 반도체 메모리 장치가 제공된다.
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본 발명에 의하면, 뱅크들간 공유된 로컬 신호라인 상에 각각의 뱅크에 접속된 상기 로컬 신호라인을 제어하는 스위치를 구비함으로써, 각 뱅크들의 데이터를 안정적으로 입출력시킬 수 있다.
본 발명은 이웃하는 뱅크들이 로컬 신호 라인을 공유하는 뱅크 구조에 있어서, 특정 뱅크의 리드 또는 라이트 동작 중에 상기 특정 뱅크와 이웃하는 다른 뱅크가 액티브 모드로 진입하는 경우, 상기 다른 뱅크의 액티브 동작 모드 시점을 상기 특정 뱅크의 프리차지 진입 이후로 지연시킴으로써, 상기 로컬 신호라인을 통해 데이터를 안정적으로 전달할 수 있는 반도체 메모리 장치를 개시한다.
특히, 본 발명은 상기 이웃하는 뱅크들이 스택구조로 형성된 반도체 메모리 장치에 대하여 실시됨이 바람직하다.
구체적으로, 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 복수의 뱅크(BANK1,BANK2), 컬럼 정보부(350), 제 1 뱅크 액티브 신호 생성부(360), 제 1 스 위치 제어부(370), 제 2 뱅크 액티브 신호 발생부(380), 제 2 스위치 제어부(390)를 포함한다.
뱅크(BANK1)는 복수의 셀 블럭(CELL), 복수의 비트라인 센스앰프(BLSA), 제 1 스위치부(310,320)를 포함하여 구성될 수 있다.
비트라인 센스앰프(BLSA)는 워드라인(WL1)이 활성화될 때, 워드라인(WL1)에 연결되는 메모리 셀들 중 컬럼 선택 신호 YI에 의해 선택되는 데이터를 증폭하여 세그먼트 신호라인 SIO으로 전달한다.
제 1 스위치부(310,320)는 제 1 스위치 제어부(370)에서 발생하는 제어신호 CTRL1에 응답하여 세그먼트 신호라인 SIO1에 실린 데이터를 로컬 신호라인 LIO/LIOB으로 전달한다.
컬럼 정보부(350)는 컬럼 어드레스 정보에 대응되는 컬럼 신호 COLUMN에 응답하여 컬럼 선택 신호 YI를 출력하고, 제 1 뱅크(BANK1)의 컬럼 액세스 정보를 갖는 컬럼 액세스 정보 신호 MD_L1 및 제 2 뱅크(BANK2)의 컬럼 액세스 정보를 갖는 컬럼 액세스 정보 신호 MD_L2를 출력한다.
제 1 뱅크 액티브 신호 생성부(360)는 로우 어드레스 정보에 대응되는 로우 신호 ROW에 응답하여 뱅크 액티브 신호 BANK1을 발생한다. 뱅크 액티브 신호 BANK1는 제 1 뱅크(BANK1)를 액티브시키기 위한 신호이다.
제 1 스위치 제어부(370)는 뱅크 액티브 신호 BANK1와 컬럼 액세스 정보 신호 MD_L2에 응답하여 제 1 스위치부(310,320)의 스위칭을 제어하기 위한 제어신호 CTRL1을 출력한다.
제 2 뱅크 액티브 신호 생성부(380)는 로우 어드레스 정보에 대응되는 로우 신호 ROW에 응답하여 뱅크 액티브 신호 BANK2를 발생한다. 뱅크 액티브 신호 BANK2는 제 2 뱅크(BANK2)를 액티브시키기 위한 신호이다.
제 2 스위치 제어부(390)는 뱅크 액티브 신호 BANK2와 컬럼 액세스 정보 신호 MD_L1에 응답하여 제 2 스위치부(330,340)의 스위칭을 제어하기 위한 제어신호 CTRL2를 출력한다.
제 1 스위치부(310,320)와 제 2 스위치부(330,340)는 제어신호들 CTRL1, CTRL2에 각각 응답하여 제 1 로컬 신호라인(LI01/LIOB1)과 제 2 로컬 신호라인(LIO2/LIOB2)을 세그먼트 신호라인들(SIO1,SIO2)에 각각 연결 또는 분리시킴으로써, 제 1 로컬 신호라인(LIO1/LI0B1) 및 제 2 로컬 신호라인(L102/LIOB2) 상의 데이터의 활성화를 제어하는 역할을 한다.
이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작에 관하여 상세히 설명하기로 한다.
예를 들어, 제 1 뱅크(BANK1)의 리드 동작시 제 1 세그먼트 신호라인 SIO1을 통하여 데이터가 전달되는 시점에서 제 2 뱅크(BANK2)가 액티브 모드로 진입한다고 가정하자.
제 2 스위치 제어부(390)는 제 2 뱅크 액티브 신호 BACT2를 컬럼 정보부(350)로부터 전달된 제 1 뱅크(BANK1)의 컬럼 액세스 정보를 가진 컬럼 액세스 정보 신호 MD_L1와 조합하여 제어신호 CTRL2를 생성하고, 제어신호 CTRL2를 제 2 스위치부(330,340)로 전달한다.
여기서, 컬럼 액세스 정보 신호 MD_L1에 의해 제 1 뱅크(BANK1)가 리드 또는 라이트 동작 중이라는 정보가 전달되면, 제 2 스위치 제어부(390)는 디스에이블 상태의 제어신호 CTRL2를 제 2 스위치부(330,340)로 전달하여 이를 턴오프시킨다.
그리고, 제 2 스위치 제어부(390)는 제 1 뱅크(BANK1)가 프리차지 모드로 변환될 때까지 제어신호 CTRL2를 디스에이블시킴으로써, 제 1 뱅크(BANK1)가 리드 또는 라이트 동작이 끝날 때까지 제 2 세그먼트 신호라인 SIO2와 로컬 신호라인 LIO/LIOB 간의 연결을 지연시킨다.
이후, 제 1 뱅크(BANK1)가 프리차지 모드가 되면, 제어신호 CTRL2가 인에이블되어 제 2 세그먼트 신호라인 SIO2이 로컬 신호라인 LIO/LIOB에 연결된다.
이와 같이, 본 발명에 따른 반도체 메모리 장치는 제 1 세그먼트 신호라인 SIO1이 로컬 신호라인 LIO/LIOB에 연결되어 제 1 뱅크(BANK1)의 데이터가 로컬 신호라인 LIO/LIOB으로 전달될 때, 제 2 뱅크(BANK2)의 액티브 모드 진입에 의한 제 2 세그먼트 신호라인 SIO2가 로컬 신호라인 LIO/LIOB에 연결되는 것을 방지함으로써, 제 2 세그먼트 신호라인 SIO2의 프리차지 전압이 로컬 신호라인 LIO/LIOB으로 전달되는 것을 방지할 수 있다.
마찬가지로, 제 2 뱅크(BANK2)가 리드 동작하에 있을 때, 제 1 뱅크(BANK1)와 관련된 구성 요소 및 동작은 상기 언급한 경우와 동일하다.
다음으로, 도 4 및 도 5를 참조하여 제 1 및 제 2 스위치 제어부(370,390)의 구조와 동작에 관해 설명하기로 한다.
제 1 스위치 제어부(370)는 제 1 뱅크 액티브 신호 BACT1 및 제 2 로컬 신호 라인(LIO2/LIOB2)의 동작정보 MD_L2를 입력으로 하는 구동부(372)와, 구동부(372)의 출력을 래치하여 제어신호 CTRL1을 출력하는 출력부(374)로 구성된다.
구동부(372)는 제 1 뱅크 액티브 신호 BACT1를 입력으로 하는 CMOS 트랜지스터(CM1)와 컬럼 정보부(350)로부터 제 2 뱅크(BANK2)의 컬럼 액세스 정보를 가진 컬럼 액세스 정보 신호 MD_L2를 입력받는 NMOS 트랜지스터(NM1)로 구성된다.
CMOS 트랜지스터(CM1)와 NMOS 트랜지스터(NM1)는 전원전압 VDD 라인과 접지전압 VSS 라인 사이에 직렬 연결된다.
출력부(374)는 구동부(372)로부터 전달된 신호를 래치하여 스위치부(310, 320)를 제어하는 제어신호 CTRL1를 출력하는 래치 구조의 두 인버터(IV1,IV2)로 구성된다.
동작을 설명하기 위해 제 1 뱅크(BANK1)는 활성화상태이고, 제 2 뱅크(BANK2)는 비활성화 상태일 경우를 가정하자.
BACT1 -> 'H', BACT2 -> 'L', MD_L2 -> 'H', CTRL1 -> 'L', CTRL2 -> 'H'로 논리적 신호가 인가되고, 제 1 스위치부(310,320)는 턴온되며, 제 2 스위치부(330,340)는 턴오프된다.
이 경우는 제 1 세그먼트 신호라인 SIO1이 로컬 신호라인 LIO/LIOB에 연결되어 제 1 뱅크(BANK1)의 데이터가 로컬 신호라인 LIO/LIOB으로 전달될 때, 제 2 뱅크(BANK2)가 비활성화 상태이기 때문에 세그먼트 신호라인 SIO2이 로컬 신호라인 LIO/LIOB에 연결될 염려가 없는 상태이다.
다음, 제 1 뱅크(BANK1)가 활성화된 상태에서 제 2 뱅크(BANK2)가 활성화될 경우를 가정하면, BACT1 ->'H', BACT2 ->'H', MD_L1 ->'L', MD_L2 ->'L'로 논리적 신호가 인가되고, 래치(LAT1)에 의해 CTRL1은 논리적 로우 'L'상태를 유지하고, 래치(LAT2)에 의해 제어신호 CTRL2는 논리적 하이 'H'상태를 유지한다.
이 경우는 제 1 세그먼트 신호라인 SIO1이 로컬 신호라인 LIO/LIOB에 연결되어 제 1 뱅크(BANK1)의 데이터가 로컬 신호라인 LIO/LIOB으로 전달될 때, 제 2 뱅크(BANK2)를 활성화시키는 제어신호 CTRL2를 디스에이블시킴으로써, 세그먼트 신호라인 SIO2이 로컬 신호라인 LIO/LIOB에 연결되는 것을 방지한다.
따라서, 세그먼트 신호라인 SIO2의 프리차지 전압이 로컬 신호라인 LIO/LIOB으로 전달되는 것을 방지하여, 제 1 뱅크(BANK1)가 안정적으로 데이터를 전달할 수 있다.
그리고, 제 1 뱅크(BANK1)의 활성화 상태가 끝날 때, BACT1 ->'L', BACT2 ->'H', MD_L1 ->'H', MD_L2 ->'L', CTRL1 ->'H', CTRL2 ->'L'로 논리적 신호가 인가되고, 제 1 스위치부(310,320)는 턴오프되고, 제 2 스위치부(330,340)는 턴온된다.
이 경우는 제 1 뱅크(BANK1)가 활성화 상태에서 프리차지 모드로 전환하는 시점으로서, 상기 전단계에서 언급했던 제 1 뱅크(BANK1)의 안정적인 데이터 전달을 위해 제 1 뱅크(BANK1)가 프리차지 모드로 전환될 때까지 디스에이블시켰던 제어신호 CTRL2를 인에이블시킴으로써, 세그먼트 신호라인 SIO2을 인에이블시키고 제 2 뱅크(BANK2)의 데이터가 로컬 신호라인 LIO/LIOB으로 전달되도록 한다.
도 5를 참조하면, 본 발명의 반도체 메모리 장치는 이웃하는 제 1 및 제 2 뱅크들이 로컬 신호라인을 공유하는 뱅크 구조에 있어서, 제 1 뱅크(BANK1)의 액티브 동작 중에 제 1 뱅크(BANK1)와 이웃하는 제 2 뱅크(BANK2)가 액티브 모드로 진입하는 경우, 제 2 뱅크(BANK2)에 전달되는 제어신호 CTRL2를 제 1 뱅크(BANK1)가 프리차지 모드로 진입할 때까지 지연시킴으로써, 제 2 세그먼트 신호라인 SIO2의 프리차지 전압이 로컬 신호라인 LIO/LIOB로 전달되는 것을 방지할 수 있다.
도 1은 종래 기술의 반도체 메모리 장치를 도시한 도면.
도 2는 종래 기술에 따른 반도체 메모리 장치의 파형도.
도 3은 본 발명의 반도체 메모리 장치를 도시한 도면.
도 4는 본 발명의 상세 회로도.
도 5는 본 발명의 상세 회로도.
도 6은 본 발명에 따른 반도체 메모리 장치의 파형도.

Claims (14)

  1. 로컬 신호라인을 공유하고, 각각의 세그먼트 신호라인을 통하여 상기 로컬 신호라인과 데이터를 인터페이스하는 제1 및 제2 뱅크;
    컬럼 어드레스에 응답하여 상기 제1 및 제2 뱅크의 컬럼 액세스 정보를 갖는 컬럼 액세스 정보 신호를 생성하기 위한 컬럼 정보부;
    상기 제1 및 제2 뱅크에 대응하는 각각의 뱅크 액티브 신호 및 상기 컬럼 액세스 정보 신호에 응답하여 해당 뱅크의 액티브 동작과 관련된 제어신호를 생성하는 제1 및 제2 스위치 제어부; 및
    해당 제어신호에 응답하여 상기 로컬 신호라인과 해당 뱅크의 세그먼트 신호라인을 선택적으로 연결하기 위한 다수의 스위치부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 스위치 제어부는 각각,
    해당 뱅크에 대응하는 뱅크 액티브 신호 및 상기 컬럼 액세스 정보 신호에 응답하여 이웃 뱅크에 대한 컬럼 액세스의 종료 시점으로 해당 제어신호의 인에이블 시점을 동기시키는 반도체 메모리 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 및 제2 스위치 제어부는 각각,
    상기 컬럼 액세스 정보 신호에 따라 해당 뱅크에 대응하는 뱅크 액티브 신호를 구동하는 구동부; 및
    상기 구동부의 출력신호를 래치하여 해당 제어신호로서 출력하기 위한 출력부를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 구동부는,
    해당 뱅크에 대응하는 뱅크 액티브 신호에 제어 받는 풀업 PMOS 트랜지스터;
    해당 뱅크에 대응하는 뱅크 액티브 신호에 제어 받는 제1 풀다운 NMOS 트랜지스터; 및
    상기 컬럼 액세스 정보 신호에 제어 받는 제2 풀다운 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 출력부는 상기 구동부의 출력신호를 입력으로 하는 인버터 래치를 구비하는 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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