KR20000020300A - 동기식 반도체 메모리 장치 - Google Patents

동기식 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 두 개 이상의 뱅크를 가지고 있는 SDRAM에서 동시에 두 개 이상의 뱅크에 독립적으로 쓰기동작을 수행하고 동시에 읽기동작을 수행함으로써 여러 가지 패턴에 대하여 셀에서 발생할 수 있는 불량요인을 빠른 시간내에 감지하도록 하여 테스트 시간을 감소시킬 수 있도록 한 동기식 반도체 메모리 장치에 관한 것으로, 다수개의 뱅크를 갖는 동기식 반도체 메모리 장치에 있어서, 각각의 뱅크영역에 구성되어 정상동작시 외부에서 입력되는 뱅크 선택신호에 의해 독립적으로 동작하고 특정 테스트 모드에서는 외부에서 입력되는 뱅크 선택신호에 무관하게 모든 뱅크에서 동작하도록 하는 로우 인에이블 수단과, 각각의 뱅크 영역에 구성되어 테스트 모드에서 입력되는 뱅크 선택신호에 의해 선택되는 뱅크에서만 동작이 이루어지도록 하는 칼럼 인에이블 수단을 포함하여 이루어진 것을 특징으로 하여 테스트 모드 수행시 테스트 시간을 감소시킬 수 있다는 이점이 있다.

Description

동기식 반도체 메모리 장치
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 두 개 이상의 뱅크를 가지고 있는 SDRAM에서 동시에 두 개 이상의 뱅크에 독립적으로 쓰기동작을 수행하고 동시에 읽기동작을 수행함으로써 여러 가지 패턴에 대하여 셀에서 발생할 수 있는 불량요인을 빠른 시간내에 감지하도록 하여 테스트 시간을 감소시킬 수 있도록 한 동기식 반도체 메모리 장치에 관한 것이다.
메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이타나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로써 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이타 저장방식의 전기적 특성 등에 따라 구분되는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash Memory, ROM(Read Only Memory) 등의 여러 종류가 있는데 이중 DRAM이 차지하는 비중이 가장 크다.
상기 DRAM은 저장전위가 시간에 따라 변화하기 때문에 주기적으로 저장전위를 원래의 상태로 회복하기 위해 주기적인 리프레쉬 동작이 필요하며, 캐패시터에 저장된 전하량이 데이타 판정기준이 되므로 읽기 동작에서 이 전하량의 차이에 따른 전압 차이를 유기하고 이 전압차이를 감지 증폭하여 데이타를 출력하기 때문에 파괴된 저장 데이타를 다시 복구하여 셀에 저장시켜야 하는 동적인 특성을 갖고 있다.
SDRAM(Synchronous Dynamic Random Access Memory)은 열어드레스의 취득, 데이터의 읽기, 출력 포트의 출력을 3단 파이프 라인으로 분담해 각각 클럭에 동기해서 처리할 수 있는 특징으로 갖는 DRAM이다.
일반적인 DRAM은 열어드레스를 받은 후 출력이 종료될 때까지 처리할 수 있는 데이터는 한 개뿐이였으나 SDRAM은 3단 파이프 라인으로 분담해 각각 클럭에 동기되어 처리되기 때문에 최초의 데이터 출력까지는 3클럭이 걸리지만 이후부터는 1클럭마다 출력이 가능하기 때문에 고속 액세스가 가능하다는 특징이 있다.
동기식 반도체 메모리 장치의 경우는 하나의 메모리칩이 데이터 버스를 공유하면서 독립적으로 로우(ROW) 억세스가 가능한 두 개 이상의 뱅크로 구성되어 있다.
도1은 종래의 두 개의 뱅크로 구성된 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
여기에 도시된 바와 같이 2개의 뱅크로 구성된 SDRAM의 경우는 독립적으로 제1뱅크(BANK0)와 제2뱅크(BANK1)라고 할 경우 제1뱅크(BANK0)의 로우(ROW) 인에이블에 의해 제1뱅크 제어부(10)에서 제1스위치(SW1)를 턴온시켜 제1뱅크(BANK0)의 로우(ROW) 인에이블에 의한 데이터를 출력시킨 다음에 독립적으로 제1뱅크(BANK0)의 로우 인에이블에 의해 제2뱅크 제어부(20)에서 제2스위치(SW2)를 턴온시켜 제2뱅크(BANK1)의 로우 인에이블에 의한 데이터를 글로벌 데이터버스라인을 통해 출력버퍼(30)로 출력되도록 작동한다.
따라서, 테스트 과정에서 한 칩을 구성하는 각각의 메모리 셀의 진위 여부를 판단하기 위해서는 모든 셀을 억세스하여야만 한다. 그런데 이럴 경우 모든 셀을 테스트하는데는 제1뱅크(BANK0)의 모든 셀을 테스트한 후 제2뱅크(BANK1)의 모든 셀을 테스트해야만 하기 때문에 다수개의 뱅크로 이루어진 경우 모든 셀을 테스트하기 위해서는 많은 시간이 소모된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 동기식 반도체 메모리 장치의 각 셀에 데이터를 억세스하는 것과 무관하게 단순하게 셀에 스트레스를 인가하는 경우의 테스트일 경우 액티브 동작을 모든 뱅크에서 동시에 수행하도록 하고 읽기과 쓰기동작은 각 뱅크를 선택하여 선택된 뱅크에서만 수행하도록 하는 동기식 반도체 메모리 장치를 제공함에 있다.
또한, 액티브 동작은 동시에 발생하고 쓰기 동작은 선택된 뱅크에서만 동작하게하고 읽기 동작시는 동시에 동작하며 그 비교 결과를 출력되도록 하는 동기식 반도체 메모리 장치를 제공함에 있다.
도1은 종래의 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
도2는 본 발명에 의한 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
도3은 본 발명에 의한 다른 실시예로서 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 제1뱅크 제어부 20 : 제2뱅크 제어부
30 : 출력버퍼 40 : 비교장치
상기와 같은 목적을 실현하기 위한 본 발명은 다수개의 뱅크를 갖는 동기식 반도체 메모리 장치에 있어서, 각각의 뱅크영역에 구성되어 정상동작시 외부에서 입력되는 뱅크 선택신호에 의해 독립적으로 동작하고 특정 테스트 모드에서는 외부에서 입력되는 뱅크 선택신호에 무관하게 모든 뱅크에서 동작하도록 하는 로우 인에이블 수단과, 각각의 뱅크 영역에 구성되어 테스트 모드에서 입력되는 뱅크 선택신호에 의해 선택되는 뱅크에서만 동작이 이루어지도록 하는 칼럼 인에이블 수단을 포함하여 이루어진 것을 특징으로 한다.
또한, 칼럼 인에이블 수단은 정상동작시는 외부에서 입력되는 뱅크 선택신호에 의해 선택된 뱅크에서만 동작이 이루어지도록 하고 테스트 모드 동작시는 각 뱅크에서 출력된 데이터신호의 비교 데이터가 출력되도록 할 수도 있다.
한편, 다수개의 뱅크를 갖는 동기식 반도체 메모리 장치에 있어서, 각 뱅크의 출력라인과 출력부간에 매개되어 각 뱅크의 읽기동작시 턴온되는 다수개의 스위치와, 각 뱅크의 출력값을 비교하여 특정동작시 출력부로 출력하는 비교장치를 포함하여 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.
정상동작시에는 외부에서 입력되는 뱅크 선택신호에 의하여 선택된 뱅크에서 로우 인에이블 동작이 수행되고, 읽기/쓰기 동작시에도 외부에서 입력되는 뱅크 인에이블 신호에 의하여 선택된 뱅크에서만 읽기/쓰기 동작이 수행된다.
반면에, 특정 테스트 모드에서는 각각의 뱅크에 연결된 로우 인에이블 수단에 의해 뱅크 선택 신호에 무관하게 모든 뱅크에서 인에이블 동작이 수행되고, 칼럼 인에이블에 의해 입력되는 뱅크 선택 신호에 의해 선택된 뱅크가 동작하도록 한다.
또한, 데이터를 출력할 때는 칼럼 패스 제어수단에 의해 읽기 동작시 입력되는 뱅크 선택 신호에 의하여 선택된 뱅크에서만 읽기 동작이 수행되도록 한다.
한편, 데이터를 출력할 때 동작하는 모든 뱅크에서 읽기 동작을 수행하고 이들의 출력값을 비교장치에서 비교하여 결과는 출력하도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2는 본 발명에 의한 실시예로 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
여기에 도시된 바와 같이 동기식 반도체 메모리 장치는 제1뱅크(BANK0)와 제2뱅크(BANK1)로 이루어진다.
제1뱅크(BANK0) 및 제2뱅크(BANK1) 영역에 구성되어 정상동작시 외부에서 입력되는 뱅크 선택신호(BANK_SEL)에 의해 독립적으로 동작하고 특정 테스트 모드에서는 외부에서 입력되는 뱅크 선택신호(BANK_SEL)에 무관하게 모든 뱅크에서 동작하도록 하는 제1뱅크 로우 제어부(12) 및 제2뱅크 로우 제어부(22)와, 제1뱅크(BANK0) 및 제2뱅크(BANK1) 영역에 구성되어 테스트 모드에서 입력되는 뱅크 선택신호(BANK_SEL)에 의해 선택되는 뱅크에서만 동작이 이루어지도록 하는 제1뱅크 칼럼 제어부(14) 및 제2뱅크 칼럼 제어부(24)와 제1뱅크(BANK0)와 제2뱅크(BANK1)의 출력값을 출력하는 출력버퍼(30)로 이루어진다.
정상동작시에는 외부에서 입력되는 뱅크 선택신호(BANK_SEL)에 의하여 선택된 뱅크에서 로우 인에이블 동작이 수행되고, 읽기/쓰기 동작시에도 외부에서 입력되는 뱅크 선택신호(BANK_SEL)에 의하여 선택된 뱅크에서만 읽기/쓰기 동작이 수행된다.
반면에, 테스트 모드 인에이블 신호(TESTMODE_EN)가 입력되면 제1뱅크 로우 제어부(12) 및 제2뱅크 로우 제어부(22)에 의해 뱅크 선택신호(BANK_SEL)와 무관하게 제1뱅크(BANK0)와 제2뱅크(BANK1)에서 인에이블 동작이 수행되고, 제1뱅크 칼럼 제어부(14) 및 제2뱅크 칼럼 제어부(24)에 의해 입력되는 뱅크 선택신호(BANK_SEL)에 의해 선택된 뱅크가 동작되도록 한다.
또한, 제1뱅크 칼럼 제어부(14) 및 제2뱅크 칼럼 제어부(24)를 정상동작시는 외부에서 입력되는 뱅크 선택신호(BANK_SEL)에 의해 선택된 뱅크에서만 동작이 이루어지도록 하고 테스트 모드 동작시는 각 뱅크에서 출력된 데이터신호의 비교 데이터가 출력되도록 할 수도 있다.
도3은 본 발명에 의한 다른 실시예로서 동기식 반도체 메모리 장치를 개략적으로 나타낸 블록구성도이다.
여기에 도시된 바와 같이 제1뱅크(BANK0)의 출력라인과 출력버퍼(30)간에 제1뱅크 제어부(10)에 의해 신호의 전달을 단속하는 제1스위치(SW1)가 설치되며, 제2뱅크(BANK1)의 출력라인과 출력버퍼(30)간에 제2뱅크 제어부(20)에 의해 신호의 전달을 단속하는 제2스위치(SW2)가 설치된다.
또한, 제1뱅크(BANK0)와 제2뱅크(BANK1)의 출력라인에 연결되어 출력값을 비교하여 출력하는 비교장치(40)와, 비교장치(40)의 값이 출력버퍼(30)로 전달되는 것을 테스트 모드신호(TESTMODE_EN)에 의해 단속되도록 하는 제3스위치(SW3)가 설치된다.
제1스위치(SW1)는 제1뱅크(BANK0)의 읽기동작시 턴온되고, 제2스위치(SW2)는 제2뱅크(BANK1)의 읽기동작시 턴온된다. 그리고 제3스위치(SW3)는 테스트 모드신호(TESTMODE_EN)일 때 턴온되어 비교장치의 값을 출력한다.
위와 같은 동기식 반도체 메모리 장치는 테스트 모드에서 데이터를 출력할 때 동작하는 모든 뱅크에서 읽기 동작을 수행하고 이들의 출력값을 비교장치(40)에서 비교하여 비교결과를 출력한다.
상기한 바와 같이 본 발명은 하나의 입력신호를 가지고 모든 뱅크가 동작하도록 함으로써 뱅크를 인에이블시키는 시간이 감소하여 테스트시 모든 뱅크를 인에이블 시켜 수행하는 테스트의 시간을 감소시킬 수 있다는 이점이 있다.

Claims (3)

  1. 다수개의 뱅크를 갖는 동기식 반도체 메모리 장치에 있어서,
    각각의 뱅크영역에 구성되어 정상동작시 외부에서 입력되는 뱅크 선택신호에 의해 독립적으로 동작하고 특정 테스트 모드에서는 외부에서 입력되는 뱅크 선택신호에 무관하게 모든 뱅크에서 동작하도록 하는 로우 인에이블 수단과,
    각각의 뱅크 영역에 구성되어 테스트 모드에서 입력되는 뱅크 선택신호에 의해 선택되는 뱅크에서만 동작이 이루어지도록 하는 칼럼 인에이블 수단
    을 포함하여 이루어진 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 칼럼 인에이블 수단은
    정상동작시는 외부에서 입력되는 뱅크 선택신호에 의해 선택된 뱅크에서만 동작이 이루어지도록 하고 테스트 모드 동작시는 각 뱅크에서 출력된 데이터신호의 비교 데이터가 출력되도록 하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 다수개의 뱅크를 갖는 동기식 반도체 메모리 장치에 있어서,
    각 뱅크의 출력라인과 출력부간에 매개되어 각 뱅크의 읽기동작시 턴온되는 다수개의 스위치와,
    각 뱅크의 출력값을 비교하여 특정동작시 출력부로 출력하는 비교장치
    를 포함하여 이루어진 것을 특징으로 동기식 반도체 메모리 장치.
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KR100942979B1 (ko) * 2008-06-27 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치

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KR100403955B1 (ko) * 2001-06-01 2003-11-03 주식회사 하이닉스반도체 반도체장치의 테스트모드 제어를 위한 회로 및 방법
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