KR100403955B1 - 반도체장치의 테스트모드 제어를 위한 회로 및 방법 - Google Patents

반도체장치의 테스트모드 제어를 위한 회로 및 방법 Download PDF

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KR100403955B1 KR10-2001-0030888A KR20010030888A KR100403955B1 KR 100403955 B1 KR100403955 B1 KR 100403955B1 KR 20010030888 A KR20010030888 A KR 20010030888A KR 100403955 B1 KR100403955 B1 KR 100403955B1
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Abstract

본 발명은 메모리소자와 같은 반도체장치의 복수개의 테스트모드 중 특정 테스트모드만을 선택적으로 비활성화시킬 수 있어, 테스트 모드의 활용도가 높은 테스트모드 제어회로를 제공하고자 하는 것으로, 이를 위한 본 발명은 복수개의 테스트 모드중 특정 테스트 모드를 선택하기 위한 복수개의 선택신호중 하나를 활성화시켜 출력하는 선택수단; 테스트모드 인에이블신호 및 테스트모드 디스에이블 신호를 상기 복수개의 테스트모드 수만큼 출력하되, 테스트활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 인에이블 신호를 활성화시키고, 테스트비활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 디스에이블 신호를 활성화시켜 출력하는 제어수단; 및 상기 복수개의 테스트모드 수에 대응하여 구비되며, 상기 제어수단에서 출력되는 테스트모드 인에이블신호 및 테스트모드 디스에이블신호를 래치 및 버퍼링하여, 대응하는 특정의 테스트모드로 진입되거나 탈출되도록 출력신호를 활성화시키거나 비활성화시키는 다수의 출력수단을 포함하는 반도체장치의 테스트 모드 제어회로를 제공한다.

Description

반도체장치의 테스트모드 제어를 위한 회로 및 방법{method and circuit for test mode in semiconductor device}
본 발명은 반도체 장치에에 관한 것으로, 특히 메모리소자와 같은 반도체 장치의 테스트모드의 활성화 및 비활성화를 제어하기 위한 회로에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 소자는 메모리 소자의 고유 기능을 수행하는 회로 부분 이외에 테스트를 위한 별도의 회로들을 구비하고 있으며, 그 중 하나로써 다수의 테스트 모드중 특정 모드로 진입하거나 진입된 테스트 모드를 비활성화 시키기 위하여 테스트 모드 제어 회로를 구비하고 있다.
즉, 반도체장치의 테스트 모드에는 전압 조절을 위한 모드와, 데이터를 압축하는 모드 등 여러 테스트 모드가 존재하는 바, 이들 테스트 모드 중 특정 모드로 진입하기 위해서는 그 모드를 지정해줄 필요가 있다. 또한, 테스트가 완료된 다음에는 진입된 테스트 모드를 비활성화 시켜야 한다.
도 1은 종래기술에 따른 테스트 모드 제어 회로를 보여주는 것으로, 이를 참조하여 종래기술에 따른 테스트 모드 제어 회로 구성을 살펴본다.
테스트 모드를 제어하기 위해서는 어드레스신호(address<0:n>)와, 테스트활성화신호(enable_test) 및 테스트비활성화신호(disable_test)가 필요하다. 테스트활성화신호(enable_test) 및 테스트비활성화신호(disable_test)는 명령조합신호(command<0:n>)에 의해 만들어진다.
도 1은 테스트 모드가 4개인 경우를 나타낸 것으로, address<0:1>만으로 4개의 테스트 모드를 선택할 수 있지만 테스트 모드가 더 많은 경우는 필요한 어드레스의 갯수도 증가 한다.
도 1을 참조하면, 테스트 모드 제어 회로는 어드레스신호에 따라 제1 내지 제4 테스트 모드(testmode<0>, testmode(1>, testmode<2>, testmode<3>)중 특정 모드를 선택하는 선택부(100)와, 상기 선택부(100)로부터 제공되는 출력신호와 테스트활성화신호(enable_test)에 응답하여 선택된 테스트모드 경로의 활성화 및 비활성화를 제어하는 제어부(200)와, 상기 제어부(200)의 출력을 래치한 후 출력하며 테스트비활성화신호(disable_test)에 응답하여 다수의 테스트 모드를 일괄적으로 동시에 비활성화시키는 출력부(300)로 구성되게 된다.
여기서, 선택부(100)는 어드레스신호 address<0> 및 address<1>에 의해 생성된 어드레스신호 atb<0>, atb<1>, atd<0> 및 atd<1>중 어느 두 신호를 입력받는 제1낸드게이트부(110a, 110b, 110c, 110d)와, 상기 제1낸드게이트부의 출력신호와 어드레스신호 adress<10>를 입력으로하는 제2낸드게이트부(120a, 120b, 120c, 120d)로 구성된다. 어드레스신호 adress<10>는 모든 테스트를 비활성화시키기 위한 특정의 어드레스 조합이다.
제어부(200)는 제2낸드게이트부(120a, 120b, 120c, 120d)의 출력신호와 테스트활성화신호(enable_test)를 입력받는 제3낸드게이트부(210a, 210b, 210c, 210d)로 구성된다.
출력부(300)는 상기 제3낸드게이트부의 출력신호를 세트신호(/S)로 입력받고 테스트비활성화신호(disable_test)를 리셋신호(/R)로 입력받으며 두 개의 낸드게이트가 교차결합(cross couple)된 S-R래치부(310a, 310b, 310c, 310d)와, 상기 S-R래치부의 출력을 버퍼링하여 출력하며 두 개의 인버터가 직렬연결된 버퍼링부(320a, 320b, 320c, 320d)로 구성된다.
도 2는 도 1의 동작의 일예를 보여주는 타이밍도이다.
도 1 및 도 2를 함께 참조하여 종래기술에 따른 테스트 모드 제어 회로에 대한 동작의 일예를 설명하기로 한다. 명령조합신호(command<0:n>)와, 어드레스신호(address<0:1>) 등은 클럭(Clock)에 동기되어 발생되고 있다.
먼저, 처음에 모든 테스트모드들을 초기화 시켜주어야 한다. 초기화시에는 어드레스 address<10>가 논리 '하이'로 입력되어 제2낸드게이트부(120a, 120b, 120c, 120d)의 출력신호들이 모두 논리 '하이'가 된다. 그리고, 테스트활성화신호(enable_test)가 논리 '로우'로 입력되어 제3낸드게이트부(210a, 210b, 210c, 210d)의 출력신호가 모두 논리 '로우'가 된다. 그리고, 테스트비활성화신호(disable_test)가 논리 '하이'로 입력되어 S-R래치부(310a, 310b, 310c, 310d)의 출력신호는 논리 '로우'가 되어 버퍼링부(320a, 320b, 320c, 320d)를 통해서 제1 내지 제4 테스트 모드 (testmode<0>, testmode(1>, testmode<2>, testmode<3>)는 논리 '로우'를 가지게 되어 비활성화 된다.
이어서, 어드레스신호 address<0>과 address<1>의 조합에 의하여 발생된 어드레스신호 atb<0>, atb<1>, atd<0> 및 atd<1>에 의하여 특정한 테스트 모드가 선택된다. 어드레스신호 address<0>과 address<1>가 각각 논리 '로우(Low)'인 경우 제1테스트모드 testmode<0>가 선택(논리 '하이')된다. 이어서, 어드레스신호 address<0>가 논리 '로우'이고, 어드레스 address<1>가 논리 '하이'인 경우 제2테스트모드 testmode<1>가 선택(논리 '하이') 된다. 물론 이때, 테스트활성화신호(enable_test)는 논리 '하이'이고 비활성화테스트신호는 논리 '로우' 상태이다.
한편, 앞서 기술한 바와 같이 제1테스트모드와 제2테스트모드가 차례로 활성화된 상태에서 데스트 모드를 비활성화하는 경우, 종래에는 어느 특정 모드만을 선택적으로 비활성화시킬 수 없다.
즉, 활성화된 테스트 모드를 비활성화 시키시 위해서 논리 '하이'인 테스트비활성화신호(disable_test)가 인가되면 S-R래치의 리셋신호(/R)가 논리 '로우'가 되므로 모든 테스트 모드가 비활성화 된다.
상술한 바와 같이 종래의 테스트 모드 제어회로는, 복수개의 테스트 모드가 있을 때 특정한 테스트 모드만을 비활성화 시킬 수 없고 모든 테스트 모드를 비활성화 시켜야 하기 때문에 테스트 모드의 활용도가 낮은 단점이 있다.
본 발명은 복수개의 테스트모드 중 특정 테스트모드만을 선택적으로 비활성화시킬 수 있어, 테스트 모드의 활용도가 높은 테스트모드 제어를 위한 회로 및 방법을 제공함을 그 목적으로 한다.
도 1은 종래기술에 따른 테스트 모드 제어 회로도.
도 2는 도 1의 동작의 일예를 보여주는 타이밍도.
도 3은 본 발명의 일실시예에 따른 테스트 모드 제어 회로도.
도 4는 도 3의 동작의 일예를 보여주는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
500 : 선택부 600 : 제어부
700 : 출력부
상기 목적을 달성하기 본 발명은 복수개의 테스트 모드중 특정 테스트 모드를 선택하기 위한 복수개의 선택신호중 하나를 활성화시켜 출력하는 선택수단; 테스트모드 인에이블신호 및 테스트모드 디스에이블 신호를 상기 복수개의 테스트모드 수만큼 출력하되, 테스트활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 인에이블 신호를 활성화시키고, 테스트비활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 디스에이블 신호를 활성화시켜 출력하는 제어수단; 및 상기 복수개의 테스트모드 수에 대응하여 구비되며, 상기 제어수단에서 출력되는 테스트모드 인에이블신호 및 테스트모드 디스에이블신호를 래치 및 버퍼링하여, 대응하는 특정의 테스트모드로 진입되거나 탈출되도록 출력신호를 활성화시키거나 비활성화시키는 다수의 출력수단을 포함하는 반도체장치의 테스트 모드 제어회로를 제공한다.
이와 같이 본 발명은 종래기술과 다르게 제어수단이 테스트비활성화신호에 응답하여 구동되며, 출력부는 단순히 래치 및 버퍼링 동작을 수행함에 주목하여야 한다. 이에 의해 복수개의 테스트모드 중 모든 테스트모드를 한꺼번에 비활성화시킬수 있을 뿐만 아니라, 복수개의 테스트모드중 특정 테스트모드만이 선택적으로 비활성될 수 있다.
또한 본 발명의 반도체장치의 테스트모드 제어방법은 복수개의 테스트모드를 전부 비활성화시켜 초기화 하는 단계; 상기 복수개의 테스트모드 중 하나인 제1 테스트 모드를 활성화시키는 단계;상기 복수개의 테스트모드 중 하나인 제2 테스트 모드를 활성화시키는 단계; 및 상기 제1 테스트 모드와 상기 제2 테스트 모드를 선택적으로 비활성화시키는 단계를 포함하는 반도체장치의 테스트모드 제어방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 테스트 모드 제어 회로의 일예를 보여주는 회로도이다. 이를 참조하여 본 실시예에 따른 테스트 모드 제어 회로 구성을 살펴본다.
테스트 모드를 제어하기 위해서는 어드레스신호(address<0:n>)와, 테스트활성화신호(enable_test) 및 테스트비활성화신호(disable_test)가 필요하다. 테스트활성화신호(enable_test) 및 테스트비활성화신호(disable_test)는명령조합신호(command<0:n>)에 의해 만들어진다. 그리고, 각 어드레스 및 명령조합신호는 클럭(Clock)에 동기되어 발생된다.
도 3은 테스트 모드가 4개인 경우를 나타낸 것으로, 본 실시예에서 처럼 address<0:1>만으로 4개의 테스트 모드를 선택할 수 있지만, 테스트 모드가 더 많은 경우는 필요한 어드레스의 갯수도 증가 한다.
도 3을 참조하면, 본 실시예에 따른 테스트 모드 제어 회로는 어드레스신호에 따라 제1 내지 제4 테스트 모드(testmode<0>, testmode(1>, testmode<2>, testmode<3>)중 특정 모드의 경로를 선택하는 선택부(500)와, 상기 선택부(500)로부터 제공되는 출력신호와 테스트활성화신호(enable_test) 및 테스트비활성화신호(disable_test)에 응답하여 선택된 테스트모드 경로의 활성화 및 비활성화를 제어하는 제어부(600)와, 상기 제어부(600)의 출력을 래치 및 버퍼링 한 후 출력하는 출력부(700)로 구성되게 된다. 여기서 본 발명은 종래기술과 다르게 제어부(600)가 테스트비활성화신호(disable_test)에 응답하여 구동되며, 출력부는 단순히 래치 및 버퍼링 동작을 수행함에 주목하여야 한다. 이에 의해 복수개의 테스트모드 중 모든 테스트모드를 한꺼번에 비활성화시킬수 있을 뿐만 아니라, 복수개의 테스트모드중 특정 테스트모드만이 선택적으로 비활성될 수 있다.
구체적으로, 선택부(500)는 어드레스신호 address<0> 및 address<1>에 의해 생성된 어드레스신호 atb<0>, atb<1>, atd<0> 및 atd<1>중 어느 두 신호를 입력받는 제1낸드게이트부(510a, 510b, 510c, 510d)와, 상기 제1낸드게이트부의 출력신호와 어드레스신호 adress<10>를 입력으로하는 제2낸드게이트부(520a, 520b, 520c,520d)로 구성된다. 어드레스신호 adress<10>는 모든 테스트를 비활성화시키기 위한 특정의 어드레스 조합이다.
제어부(600)는 제2낸드게이트부(620a, 620b, 620c, 620d)의 출력신호와 테스트활성화신호(enable_test)를 입력받는 제3낸드게이트부(610a, 610b, 610c, 610d)와, 제2낸드게이트부(620a, 620b, 620c, 620d)의 출력신호와 테스트비활성화신호(disable_test)를 입력받는 제4낸드게이트부(620a, 620b, 620c, 620d)로 구성되어 있다.
출력부(700)는 상기 제3낸드게이트부의 출력신호를 세트신호(/S)로 입력받고 제4낸드게이트부의 출력신호를 리셋신호(/R)로 입력받으며, 두 개의 낸드게이트가 교차결합(cross couple)된 S-R래치부(710a, 710b, 710c, 710d)와, 상기 S-R래치부의 출력을 버퍼링하여 출력하며 두 개의 인버터가 직렬연결된 버퍼링부(720a, 720b, 720c, 720d)로 구성된다.
도 4은 도 3의 동작의 일예를 보여주는 타이밍도이다.
도 3 및 도 4를 함께 참조하여 본 실시예에 따른 테스트 모드 제어 회로에 대한 동작의 일예를 설명하기로 한다. 명령조합신호(command<0:n>)와, 어드레스신호(address<0:1>) 등은 클럭(Clock)에 동기되어 발생되고 있다.
먼저, 모든 테스트모드들을 초기화 시켜주어야 하는 경우, 어드레스 address<10>가 논리 '하이'로 입력되어 제2낸드게이트부(520a, 520b, 520c, 520d)의 출력신호들이 모두 논리 '하이'가 된다. 그리고, 테스트활성화신호(enable_test)가 논리 '로우'로 입력되어 제3낸드게이트부(610a,610b, 610c, 610d)의 출력신호가 모두 논리 '하이'가 된다. 그리고, 테스트비활성화신호(disable_test)가 논리 '하이'로 입력되어 제4낸드게이트부(620a, 620b, 620c, 620d)의 출력신호는 모두 논리 '로우'가 된다. 따라서, S-R래치부(710a, 710b, 710c, 710d)의 모든 출력신호는 논리 '로우'가 되어 버퍼링부(720a, 720b, 720c, 720d)를 통해서 제1 내지 제4 테스트 모드 (testmode<0>, testmode(1>, testmode<2>, testmode<3>)는 논리 '로우'를 가지게 되어 비활성화 된다.
이어서, 어드레스신호 address<0>과 address<1>의 조합에 의하여 발생된 어드레스신호 atb<0>, atb<1>, atd<0> 및 atd<1>에 의하여 특정한 테스트 모드가 선택된다. 예컨대 어드레스신호 address<0>과 address<1>가 각각 논리 '로우(Low)'인 경우 제1테스트모드 testmode<0>가 선택(논리 '하이') 된다. 이어서, 어드레스신호 address<0>가 논리 '로우'이고, 어드레스 address<1>가 논리 '하이'인 경우 제2테스트모드 testmode<1>가 선택(논리 '하이') 된다. 물론 이때, 테스트활성화신호(enable_test)는 논리 '하이'이고 비활성화테스트신호(disable_test)는 논리 '로우' 상태이다. 구체적으로, 어드레스 address<0>를 논리 '로우', 어드레스 address<1>을 논리' 로우'로 각기 인가하면 제2낸드게이트(520a) 만이 '로우'를 출력하고, 테스트활성화신호(enable_test)를 '하이', 비활성화테스트신호(disable_test)를 논리 '로우'로 각기 인가하면 제3낸드게이트(610a)는 '로우'를 출력하고 제4낸드게이트(620a)는 '하이'를 출력하여 S-R 래치(710a)는 '하이'를 출력하게 된다. 따라서, 제1테스트모드 testmode<0>가 활성화된다.
한편, 앞서 기술한 바와 같이 제1테스트모드와 제2테스트모드가 차례로 활성화된 상태에서 데스트 모드를 비활성화하는 경우, 종래에는 어느 특정 모드만을 선택적으로 비활성화시킬 수 없다. 그러나, 본 발명에서는 제4낸드게이트부(620a, 620b, 620c, 620d)에 의해 특정 테스트모드만을 선택적으로 비활성화 시킬 수 있다. 즉, 도 4에서와 같이 어드레스 address<0>를 논리 '로우', 어드레스 address<1>을 논리' 로우'로 각기 인가하면 제2낸드게이트(520a) 만이 '로우'를 출력하고, 테스트활성화신호(enable_test)를 '로우', 비활성화테스트신호(disable_test)를 논리 '하이'로 각기 인가하면 제3낸드게이트(610a)는 '하이'를 출력하고 제4낸드게이트(620a)는 '로우'를 출력하여 S-R 래치(710a)는 '로우'를 출력하므로서, 테스트모드 제1testmode<0>만이 선택적으로 비활성화 된다. 그리고 동시에 모든 테스트모드를 비활성화하고자 할 경우, 종래와 동일하게 어드레스신호 address<10>을 '로우'로 입력하고, 테스트활성화신호(enable_test)를 '로우', 비활성화테스트신호(disable_test)를 논리 '하이'로 각기 인가하면 된다.
상술한 바와 같이 본 실시예에 따른 테스트 모드 제어회로는, 복수개의 테스트 모드가 활성화 되어 있을 때, 모든 테스트 모드를 동시에 비활성화시킬 수 있을 뿐 만아니라 특정한 테스트 모드만을 선택적으로 비활성화 시킬 수 있어 테스트 모드의 활용도를 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 반도체장치의 테스트 모드에는 전압 조절을 위한 모드와, 데이터를 압축하는 모드 등 여러 테스트 모드가 존재할 때, 이들 테스트 모드 중 특정 모드의 선택적 비활성화가 가능하여 반도체장치의 테스트모드 활용도를 높일 수 있다.

Claims (5)

  1. 반도체장치의 테스트 모드 제어회로에 있어서,
    복수개의 테스트 모드중 특정 테스트 모드를 선택하기 위한 복수개의 선택신호중 하나를 활성화시켜 출력하는 선택수단;
    테스트모드 인에이블신호 및 테스트모드 디스에이블 신호를 상기 복수개의 테스트모드 수만큼 출력하되, 테스트활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 인에이블 신호를 활성화시키고, 테스트비활성화신호가 액티브되어 있는 경우에는 상기 활성화된 선택신호에 대응하는 테스트모드 디스에이블 신호를 활성화시켜 출력하는 제어수단; 및
    상기 복수개의 테스트모드 수에 대응하여 구비되며, 상기 제어수단에서 출력되는 테스트모드 인에이블신호 및 테스트모드 디스에이블신호를 래치 및 버퍼링하여, 대응하는 특정의 테스트모드로 진입되거나 탈출되도록 출력신호를 활성화시키거나 비활성화시키는 다수의 출력수단
    을 포함하는 반도체장치의 테스트 모드 제어회로.
  2. 제1항에 있어서,
    상기 제어수단은,
    일측으로 상기 선택수단에서 출력되는 다수의 선택신호를 각각 입력받고,
    타측으로는 상기 테스트활성화신호를 공통으로 입력받는 다수의 낸드게이트를 구비하는 제1 낸드게이트부; 및
    일측으로 상기 선택수단에서 출력되는 다수의 선택신호를 각각 입력받고,
    타측으로는 상기 테스트비활성화신호를 공통으로 입력받는 다수의 낸드게이트를 구비하는 제2 낸드게이트부
    를 포함하는 것을 특징으로 하는 테스트 모드 제어회로.
  3. 제 2 항에 있어서,
    상기 출력수단은,
    상기 제1 낸드게이트부의 출력신호중 특정 테스트모드에 대응하는 하나의 출력신호를 세트신호(/S)로 입력받고 상기 제2 낸드게이트부의 출력신호중 상기 특정 테스트모드에 대응하는 하나의 출력신호를 리셋신호(/R)로 입력받으며, 두 개의 낸드게이트가 교차결합된 S-R 래치부; 및
    상기 S-R 래치부의 출력을 버퍼링하여 출력하며 두 개의 인버터가 직렬연결된 버퍼링부
    를 포함하는 것을 특징으로 하는 테스트 모드 제어회로.
  4. 제 3 항에 있어서,
    상기 선택수단은,
    제1 및 제2 어드레스신호 및 그 반전된 두신호중 서로다른 2개의 신호를 선택하여 입력받는 다수의 낸드게이트를 구비하는 제3 낸드게이트부; 및
    상기 제3 낸드게이트부에서 출력되는 다수의 출력신호를 각각 일측으로 입력받으며, 타측으로는 상기 선택수단을 인에이블시키기 위한 제3 어드레스신호를 공통으로 입력받는 다수의 낸드게이트를 구비하는 제4 낸드게이트부
    를 포함하는 것을 특징으로 하는 테스트 모드 제어회로.
  5. 반도체장치의 테스트모드 제어방법에 있어서,
    복수개의 테스트모드를 전부 비활성화시켜 초기화 하는 단계;
    상기 복수개의 테스트모드 중 하나인 제1 테스트 모드를 활성화시키는 단계;
    상기 복수개의 테스트모드 중 하나인 제2 테스트 모드를 활성화시키는 단계; 및
    상기 제1 테스트 모드와 상기 제2 테스트 모드를 선택적으로 비활성화시키는 단계
    를 포함하는 반도체장치의 테스트모드 제어방법.
KR10-2001-0030888A 2001-06-01 2001-06-01 반도체장치의 테스트모드 제어를 위한 회로 및 방법 KR100403955B1 (ko)

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