KR100195273B1

KR100195273B1 - 멀티 비트 테스트 회로 및 그 테스트 방법

Info

Publication number: KR100195273B1
Application number: KR1019950059525A
Authority: KR
Inventors: 김홍; 박호진; 김종현; 황보전
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1999-06-15
Also published as: KR970051435A

Abstract

멀티 비트 테스트 회로 및 그 테스트 방법을 개시한다. 멀티 비트 메모리 장치의 통합된 멀티 비트 테스트 회로에 있어서, 입력되는 통합된 비트에 대해 내부적으로 동일한 데이터 패턴만을 셀 블록들에 입출력이 가능하도록하는 제1 데이터 입력회로들; 및 입력되는 통합된 비트에 대해 내부적으로 동일한 데이터 패턴과 서로 다른 데이터 패턴을 선택적으로 셀 블록들에 입출력이 가능하도록하는 제2 데이터 입력회로들을 포함하는 것을 특징으로하는 통합된 멀티 비트 테스트 회로를 제공한다.

따라서, 본 발명에 의하면 인접한 통합돈 비트들이 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 선택적으로 셀 블록에 입출력이 가능하도록하여 테스트에서의 불량율 발견을 극대화하고, 테스트 시간 및 비용 절감을 얻을 수 있다.

Description

멀티 비트 테스트 회로 및 그 테스트 방법

제1도는 종래기술에 의한 멀티 비트 테스트 회로를 나타내는 블록도이다.

제2도는 제1도의 데이터 입력회로를 나타내는 회로도이다.

제3도는 제1도의 출력회로를 나타내는 회로도이다.

제4도는 본 발명의 멀티 비트 테스트 회로를 나타내는 블록도이다.

제5도는 제4도의 제2 데이터 입력회로(144, 118)를 나타내는 회로도이다.

제6도는 제4도의 출력회로(130)를 나타내는 회로도이다.

제7도는 제4도의 제어회로(132)를 나타내는 회로도이다.

제8도는 본 발명의 멀티 비트 테스트 회로를 이용한 멀티 비트 테스트 방법을 나타내는 흐름도이다.

제9도는 제4도의 제3 데이터 입력회로(116)를 나타내는 회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 통합된 멀티비트 데이터 입력단으로부터 데이터를 받아 테스트할 인접된 셀 블록들의 테스트 데이터의 비트 패턴을 서로 동일하게 하거나, 서로 다르게 하는 것이 선택적으로 가능한 멀티 비트 테스트 회로 및 그 테스트 방법에 관한 것이다.

최근에 반도체 메모리 장치는 입출력 방식이 4비트, 8비트, 16비트 및 32비트등으로 멀티 비트화 되어지고 있으며, 멀티 비트 반도체 메모리 장치의 테스트 시간 및 비용의 부담을 줄이기 위하여 여려개 비트를 통합하여 테스트하는 방식이 사용되고 있다.

기존의 멀티 비트 테스트 방식에서는 통합된 입출력 비트로서 셀블록들을 테스트할 경우 인접 셀 블록들간에 동일한 데이터 패턴으로만 테스트가 가능하므로 각 셀 블록에 입력되는 통합된 입출력 비트간에 서로 다른 데이터 패턴을 사용할 때 검출할 수 있는 불량을 전혀 발견하지 못하여 실질적으로 테스트 적용시에 불량 검출에 어느정도의 한계가 있었다.

제1도는 종래 기술에 의한 멀티 비트 메모리 장치에서 통합된 멀티비트 데이터에 의해 각 셀 블록을 동일 데이터 패턴으로 테스트하기 위한 테스트 구조를 나타낸 통합된 멀티 비트 데이터의 테스트 구현블록도이다.

그 구성을 살펴보면, 종래 기술의 테스트 구현 블록도는 셀블록들을 테스트하기 위하여 모두 같은 회로로서 I 셀 블록, J 셀 블록, L 셀블록 및 K 셀 블록 데이터 입력회로(12,14,16,18)로 구성하여 통합된 멀티 비트 데이터 입력단으로 데이터를 받는 I 셀 블록 데이터 입력회로(12)를 제외한 나머지 J, L 및 K 데이터 입력회로(14,16,18)는 상기 I 셀 블록 데이터 입력회로에 의해 통합된 하나의 비트를 입력받아 동일한 테스트 데이터를 각각의 셀 블록에 입력하도록 구성되는 입력구조(12,14,16,18)와, 사기 입력 구조에 의해 입력되는 데이터 DINI, DINJ, DINL 및 DINK에 의해 테스트 되는 I, J, L 및 K셀블록들(22,24,26,28)과, 상기 셀 블록들을 거쳐 나온 데이터 RDOI, RDOJ, RDOL 및 RDOK를 비교 판정하는 출력회로(30) 및 불량 판단시에 상기 출력회로 신호로 통합된 하나의 비트의 데이터 RDOI가 출력되는 것을 차단시키는 통합된 멀티비트 데이터 출력단(32)으로 구성된다.

구체적으로, 참조도면은 기존의 통합된 멀티 비트 모드 구성회로로서 MDQEN=HIGH에 의해 상기 I 셀 블록 데이터 입력회로(12)를 제외한 나머지 J, L 및 K 데이터 입력회로(14,16,18)의 개별 멀티 비트 모드시의 입력 WIOj, WIO1 및 WIOk가 차단되고 통합된 입력 WIOi가 상기 I 셀 블록 데이터 입력회로(12)에 의해 통합된 하나의 비트 DINM로 되어 나머지 J, L 및 K 데이터 입력회로(14,16,18)에 의해 테스트 데이터 DINJ, DINK, DINL로 셀 블록들에 입력되어 테스트하도록 되어 있다.

제2도는 종래 기술에 의한 멀티 비트 메모리 장치에서 통합된 비트들에 대해 동일 데이터 패턴으로 입력하기 위해 동일한 회로를 사용한 I 셀 블록, J 셀 블록, L 셀 블록 및 K 셀 블록 데이터 입력회로의 회로도이다.

그 구성을 살펴보면, 개별 멀티 비트 모드시의 입력 WIOi와 데이터 입력회로에 의해 하나로 통합된 입력 DINM중 어느하나를 MDQEN 신호에 의해 선택하는 선택수단(40)과, 상기 선택된 데이터를 래치하는 래치수단(50) 및 상기 래치된 데이터를 버퍼링하는 버퍼수단(60)으로 구성된다.

상기 선택수단(40)은 개별 멀티 비트 모드시의 입력 WIOi을 전송하는 제1 전송게이트(42); 상기 제1 전송게이트의 NMOS측을 출력으로 게이팅하기 위해 신호 MDQEN과 PICD를 입력으로하는 NOR 게이트(44); 상기 제1 전송게이트(42)의 PMOS측을 출력으로 게이팅하기 위해 상기 NOR게이트(44)의 출력에 입력이 연결된 제1 인버터(46); 통합된 하나의 입력비트로 되어진 DINM의 전송을 개폐하기 위해 상기 MDQEN 신호로 전송게이트의 NMOS측이 게이팅되는 제2 전송게이트(48); 상기 MDQEN 신호를 입력으로 상기 제2 전송게이트(48)의 PMOS측을 출력으로 게이팅하는 제2 인버터(49)로 구성된다.

상기 래치 수단(50)은 상기 제1 전송게이트(42)와 제2 전송게이트(48)의 전송 데이터를 선택적으로 입력으로하는 제3인버터(52) 상기 제3 인버터(52)의 출력을 입력으로하여 피드백 기능을 하는 제4 인버터(54); 및 상기 제4 인버터(54) 출력의 전송을 개폐하여 래치기능을 수행하기 위하여 전송게이트의 PMOS측은 상기 NOR 게이트(44) 출력으로 게이팅되고 NMOS측은 상기 제1 인버터(46)의 출력으로 게이팅되는 제3 전송게이트(56)로 구성된다.

상기 버퍼 수단(60)은 상기 래치 수단(50)에 의해 래치된 데이터를 입력으로 하는 제5 인버터(62); 상기 제5 인버터의 출력을 입력으로하는 제6 인버터(64); 및 제6 인버터의 출력을 입력으로하여 데스트 데이터를 출력하는 제7 인버터(66)로 구성된다.

제3도는 종래기술의 멀티 비트 메모리 장치에서 통합된 비트들의 데이터를 출력할 때, 데이터를 비교 판정하는 출력 회로를 나타낸다.

구체적으로, 참조도면은 동일한 테스트 데이터 패턴을 사용하는 종래 기술의 통합된 멀티 비트 모드의 출력 데이터 비교 회로이다. 그 기능은 출력시 통합되어진 비트들 RDOI, RDOK, RDOJ 및 RDOL의 데이터를 가지고 내부적으로 동일한 데이터인지 다른 데이터가 있는지를 비교하여 모두 동일한 경우 PIDIFF=로우(LOW)의 신호로 통합된 하나의 비트의 데이터를 정상적으로 출력시키고, 다른 데이터가 있는 경우 PIDIFF=하이(HIGH)의 신호로 출력단(32)의 통합된 하나의 비트의 데이터, 예컨대 RDOI가 출력되는 것을 차단시켜 불량을 판단한다.

그 구성을 살펴보면, 신호 MDQEN를 입력으로하는 제1 인버터(70); 상기 제1 인버터의 출력과 신호 PIDSFOD를 입력으로하는 제1 NOR게이트(71); RDOI 신호와 RDOL 신호를 입력으로하는 제2 NOR게이트(72); 상기 제2 NOR게이트(72)의 출력을 입력으로하는 제2 인버터(73); 상기 RDOI 신호와 RDOL 신호를 입력으로하는 제1 NAND게이트(74); 상기 제1 NOR게이트(71)이 출력과 상기 제2 인버터(73)의 출력 및 상기 제1 NAND게이트(74)의 출력을 입력으로하는 제2 NAND게이트(75); RDOJ 신호와 RDOK 신호를 입력으로하는 제3 NOR게이트(76); 상기 제3 NOR게이트의 출력을 입력으로하는 제3 인버터(77); 상기 RDOJ 신호와 RDOK 신호를 입력으로하는 제3 NAND게이트(78); 상기 제1 NOR게이트(71)이 출력과 상기 제3 인버터(77)의 출력 및 상기 제3 NAND게이트(78)의 출력을 입력으로하는 제4 NAND게이트(79); 및 상기 제2 NAND게이트(75) 출력과 상기 제4 NAND게이트(79) 출력을 입력으로하고 신호 PIDIFF를 출력하는 제4 NOR게이트(80)로 구성된다.

상술한 바와 같이 종래 기술에서는, DINM에 의해 통합된 입출력 비트들 즉, DINI, DINJ, DINL, DINK 사이에 데이터 패턴이 동일하게만 구성되어짐으로 인해 비트간 접속에 의한 불량을 검출하는데 문제가 있고 비트 마스크 정보 사용에 제한이 되므로 이들에 대한 문제해결을 위해서는 통합된 입출력 비트들 사이의 데이터 패턴을 서로 다르게 조정 가능한 회로가 필요하게 된다. 통합된 입출력 비트들 사이에 동일 또는 서로 다른 데이터 패턴을 선택적으로 사용가능하도록 하기 위해서는 우선적으로 데이터 입력 회로에서 조정이 가능하여야 하고 입력회로에서의 조정에 맞게 출력회로에서 비교가 되도록 하여야 한다.

따라서, 본 발명의 목적은 종래기술의 문제점을 극복하여 통합된 멀티 비트 데이터 테스트 방식에서 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 셀 블록에 입출력이 가능하도록하여 테스트에서의 불량율 발견을 극대화한 멀티 비트 테스트 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 멀티 비트 테스트 회로에 적합한 테스트 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 멀티 비트 테스트 회로는 복수개의 메모리 셀로 구성되는 I, J, L 및 K 셀 블락을 가지는 반도체 메모리 장치에 있어서,

테스트 모드 동작시에 입력되는 멀티 비트 테스트 데이터에 대해 동일한 데이터 패턴의 제1 출력과 제2 출력을 가지며, 상기 제1 출력은 상기 I 셀 블락에 공급되는 제1 데이터 입력회로;

멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로의 제2 출력의 데이터 패턴에 대해, 소정이 패턴 선택 신호에 응답하여 동일한 데이터 패턴과 서로 다른 데이터 패턴 중 선택된 어느 하나를 상기 J 셀 블락과 L 셀 블락에 각각 공급하는 복수 개의 제2 데이터 입력회로들;

멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로의 제2출력의 데이터 패턴에 대해, 동일한 데이터 패턴을 상기 L 셀 블락에 공급하는 제3 데이터 입력회로;

소정의 특징 모드 정보 신호에 의하여 인에이블되고 소정의 조정 신호에 응답하여 상기 패턴 선택 신호를 발생하는 제어회로;

멀티 테스트 동작시에 인에이블되며 상기 패턴 선택 신호에 응답하여 상기 셀 블록들을 테스트한 출력의 데이터를 비교 판정하는 출력회로; 및

상기 출력 회로로부터 출력되는 신호로 통합된 하나의 데이터와 상기 I셀 블락을 테스트한 출력 신호를 비교하여 불량으로 판정될 때는 그 출력을 차단하는 비교기를 구비한다.

상기 제1 데이터 입력회로는 개별 멀티 비트 모드시의 입력 WIOi과 통합된 하나의 입력 비트로 되어진 입력 DINM중 어느하나를 MDQEN 신호에 의해 선택하는 선택수단과, 상기 선택된 데이터를 래치하는 리치 수단 및 상기 래치된 데이터를 버퍼링하는 버퍼수단으로 구성된다.

상기 제2 데이터 입력회로는 개별 멀티 비트 모드시의 입력과 상기 제1 데이터 입력회로에 의해 통합된 하나의 입력 비트로 되어진 입력중 어느하나를 선택하는 선택수단과, 상기 선택된 데이터를 래치하며 특히 상기 통합된 하나의 입력 비트를 래치할 때는 상기 제어회로의 신호에 의해 동일 데이터 패턴 및 다른 데이터 패턴으로 래치하도록 하는 전송수단을 포함하는 래치 수단 및 상기 래치된 데이터를 버퍼링하는 버퍼수단으로 구성된다.

상기 선택수단은 개별 멀티 비트 모드시의 입력 WIOi을 전송하는 제1 전송게이트; 상기 제1 전송게이트의 NMOS측을 출력으로 게이팅하기 위해 신호 MDQEN과 PICD를 입력으로하는 NOR 게이트; 상기 제1 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 NOR 게이트의 출력에 입력이 연결된 제1 인버터; 통합된 하나의 입력 비트로 되어진 DINM의 전송을 개폐하기 위해 상기 MDQEN 신호로 전송게이트의 NMOS측이 게이팅되는 제2 전송게이트; 상기 MDQEN 신호를 입력으로 상기 제2 전송게이트의 PMOS측을 출력으로 게이팅하는 제2 인버터로 구성된다.

상기 전송 수단을 포함하는 래치 수단은,

상기 제1 전송게이트와 제2 전송게이트의 전송 데이터를 선택적으로 입력으로하는 제3 인버터; 상기 제3 인버터의 출력을 입력으로하여 피드백 기능을 하는 제4 인버터; 및 상기 제4 인버터 출력의 전송을 개폐하여 래치기능을 수행하기 위하여 전송게이트의 PMOS측은 상기 NOR 게이트 출력으로 게이팅되고 NMOS측은 상기 제1 인버터의 출력으로 게이팅되는 제3 전송게이트로 구성된 래치 수단에,

상기 제1 데이터 입력회로에 의해 통합된 하나의 입력 비트로 되어진 입력을 상기 제3 인버터의 입력에 전송하는 제4 전송게이트;

상기 제1 데이터 입력회로에 의해 통합된 하나의 입력 비트로 되어진 입력을 상기 제3 인버터의 출력에 전송하는 제5 전송게이트; 및

상기 제4 전송게이트이 PMOS측과 제5 전송게이트의 NMOS측은 상기 제어회로의 출력신호로 게이팅하고 상기 제4 전송게이트의 NMOS측과 제5 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로의 출력신호에 입력이 연결된 제5 인버터로 구성된 전송 수단을 포함한다.

상기 버퍼 수단은 상기 래치 수단에 의해 래치된 데이터를 입력으로하는 제6 인버터; 상기 제6 인버터의 출력을 입력으로하는 제7 인버터; 및 제7 인버터의 출력을 입력으로하여 데스트 데이터를 출력하는 제8 인버터로 구성된다.

상기 출력회로는 신호 MDQEN를 입력으로하는 제1 인버터; 상기 제1 인버터의 출력과 신호 PIDSFOD를 입력으로하는 제1 NOR게이트;

RDOi 신호와 RDOj 신호를 입력으로하는 제2 NOR게이트; RDOl 신호와 RDOk 신호를 입력으로하는 제3 NOR게이트; 상기 제2 NOR게이트 출력과 상기 제3 NOR게이트 출력을 입력으로하는 제1 NAN게이트; 상기 RDOi 신호와 RDOj 신호를 입력으로하는 제2 NAND게이트; 상기 제2 NAND게이트 출력을 입력으로하는 제2 인버터; 상기 RDOl 신호와 RDOk 신호를 입력으로하는 제3 NAND게이트; 상기 제3 NAND게이트 출력을 입력으로하는 제3 인버터; 상기 제2 인버터의 출력과 상기 제3 인버터의 출력을 입력으로하는 제4 NAND게이트; 상기 제1 NOR게이트 출력과 상기 제1 NAND게이트 출력과 상기 제4 NAND게이트 출력을 입력으로하는 제5 NAND게이트;

상기 RDOj 신호를 입력으로하는 제4 인버터; 상기 제4 인버터의 출력과 상기 RDOi 신호를 입력으로하는 제4 NOR게이트; 상기 RDOk 신호를 입력으로하는 제5 인버터; 상기 제5 인버터의 출력과 상기 RDOl 신호를 입력으로하는 제5 NOR게이트; 상기 제4 NOR게이트 출력과 상기 제5 NOR게이트 출력을 입력으로하는 제6 NAND게이트; 상기 RDOi 신호를 입력으로하는 제6 인버터; 상기 제6 인버터의 출력과 상기 RDOj 신호를 입력으로하는 제6 NOR게이트; 상기 RDOl 신호를 입력으로하는 제7 인버터; 상기 제7 인버터의 출력과 상기 RDOk 신호를 입력으로하는 제7 NOR게이트; 상기 제6 NOR게이트 출력과 상기 제7 NOR게이트 출력을 입력으로하는 제7 NAND게이트; 상기 제1 NOR게이트 출력과 상기 제6 NAND게이트 출력과 상기 제7 NAND게이트 출력을 입력으로하는 제8 NAND게이트;

상기 제5 NAND게이트 출력을 전송하는 제1 전송게이트; 상기 제8 NAND게이트 출력을 전송하는 제2 전송게이트; 상기 제1 전송게이트의 PMOS측과 상기 제2 전송게이트의 NMOS측은 상기 제어회로의 신호 MDQCK에 의해 게이팅되고 상기 제1 전송게이트의 NMOS측과 상기 제2 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로의 신호 MDQCK에 입력이 연결된 제8 인버터; 상기 제1 전송게이트와 제2 전송게이트의 전송 데이터를 선택적으로 입력으로하여 신호 PIDIFF를 출력하는 제9 인버터로 구성된다.

상기 제어 회로는 PIDSFl 신호와 PIRFHl 신호를 입력으로하는 제1 NOR 게이트;상기 제1 NOR 게이트 출력을 전송하는 제1 전송게이트; 상기 제1 전송게이트의 전송 데이터를 입력으로하는 제1 인버터; 상기 제1 인버터의 출력을 입력으로하여 래치기능을 수행하기 위하여 상기 제1 인버터의 입력에 출력이 연결된 제2 인버터; 상기 제1 인버터의 출력을 입력으로하고 출력으로 상기 제1 전송게이트의 PMOS측을 게이팅하며 신호 MDQCK를 출력하는 제3 인버터; 상기 제3 인버터의 출력을 입력으로하고 상기 제1 전송게이트의 NMOS측을 게이팅하는 제4 인버터; 상기 PIRFH1 신호를 입력으로하는 제5 인버터; 상기 PIDSFl 신호와 상기 제5 인버터 출력과 상기 제3 인버터의 출력을 입력으로하는 제1 NAND게이트; 상기 제1 NAND게이트 출력을 입력으로하는 제6 인버터; 상기 제6 인버터의 출력이 게이트단자에 접속되고 소오스 단자는 접지되고 드레인 단자는 상기 제2 인버터 출력에 접속된 제1 NMOS 트랜지스터; 및

게이트 단자는 신호 PIRST가 인가되고 소오스 단자는 접지되고 드레인 단자는 제3 인버터의 출력에 접속된 제2 NMOS 트랜지스터로 구성된다.

상기 다른 목적을 달성하기 위하여 본 발명은,

상기 멀티 비트 테스트 회로를 리셋하는 단계;

통합된 멀티 비트 테스트 모드를 셋트하는 단계;

통합된 멀티 비트들에 동일 데이터 및 다른 데이터중 어느 데이터를 쓰고 읽을 것인가를 결정하는 단계;

멀티 비트 테스트 셋트 후 첫 사이클인가를 판별하는 단계;

상기 판별하는 단계의 결과로서 통합된 멀티 비트들에 동일데이터나 다른 데이터 모드를 셋트하는 단계; 및

데이터 패턴을 셀에 쓰고 읽어서 출력비트를 비교 판정하는 단계로 이루어진 것을 특징으로하는 상기 멀티 비트 테스트 회로에 적합한 테스트 방법을 제공한다.

따라서, 본 발명에 의하면 인접한 통합된 비트들이 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 선택적으로 셀 블록에 입출력이 가능하도록하여 테스트에서의 불량율 발견을 극대화하고, 테스트 시간 및 비용 절감을 얻을 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제4도는 본 발명의멀티 비트 테스트 회로를 타나내는 블록도이다. 이를 참조하면, 본 발명의 멀티 비트 테스트 회로는 제1 데이터 입력회로(112), 제2 데이터 입력 회로들(114,118), 제3 데이터 입력 회로(116)와 제어회로(132), 출력회로(130) 및 비교기 (134)를 구비한다.

상기 제1 데이터 입력회로(112)는 소정의 테스트 회로 구동 신호인 PICD가 액티브되어 테스트 모드가 동작할 때, 입력되는 멀티 비트 테스트 데이터에 대해 동일한 데이터 패턴의 제1 출력 DINI과 제2 출력 DINM을 가진다. 그리고 상기 제1 출력 DINI은 상기 I셀 블락(122)에 공급된다.

그리고 상기 제2 데이터 입력회로(114)는 멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로(112)의 제2 출력 DIMN의 데이터패턴에 대해, 소정의 패턴 선택 신호 MDQCK에 응답하여 동일한 데이터 패턴과 서로 다른 데이터 패턴 중 선택된 어느 하나를 J셀 블락(124)에 공급한다.

그리고 상기 제3 데이터 입력회로(116)는 멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로(112)의 제2 출력 DINM의 데이터 패턴에 대해, 동일한 데이터 패턴을 L셀 블락(126)에 공급한다. 테스트 모드 선택 신호 MDQEN가 하이로 액티브될 때 멀티 테스트 동작이 발생한다.

그리고 상기 제2 데이터 입력회로(118)는 멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로(112)의 제2 출력 DINM의 데이터 패턴에 대해, 소정의 패턴 선택 신호 MDQCK에 응답하여 동일한 데이터 패턴과 서로 다른 데이터 패턴 중 선택된 어느 하나를 K셀 블락(124)에 공급한다.

그리고 상기 제어회로(132)는 소정의 특정 모드 정보 신호 PIRFHl에 의하여 인에이블되고, 소정의 조정 신호 PIDSFl에 응답하여 상기 패턴 선택 신호 MDQCK를 출력한다.

그리고 상기 출력회로(130)는 멀티 테스트 동작시에 인에이블되며 상기 패턴 선택 신호 MDQCK에 응답하여 상기 셀 블룩들(122,124,126,128)을 테스트한 출력의 데이터를 비교 판정한다.

그리고 비교기(134)는 상기 출력회로(130)의 출력 신호 PIDIFF로 통합된 하나의 데이터와 상기 I셀 블락(122)을 테스트한 출력 신호 RDOi를 비교하여 불량으로 판정될 때는 그 출력을 차단하게 한다.

구체적으로, 본 발명의 통합된 멀티 비트 테스트 회로는 MDQEN=HIGH에 의해 상기 제1 데이터 입력회로(112)를 제외한 나머지 데이터 입력회로(114,116,118)의 개별 멀티 비트 모드시의 입력 WIOj, WIOl 및 WIOk가 차단되고 통합된 입력 WIOi가 상기 I 셀 블록 테스트 제1데이터 입력회로(112)에 의해 통합된 하나의 비트 DINM로 되어 나머지 J, L 및 K 데이터 입력회로(114,116,118)에 의해 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 테스트하기 위한 테스트 데이터 DINJ, DINK, DINL로 셀 블록들에 입력되어 테스트하도록 되어 있다.

제 4도에 도시된 본 발명의 멀티 비트 테스트 회로는 인접한 비트간에 서로 다른 위상의 데이터를 써줌으로써 불량 검출력을 높일 수 있다. 예를 들면, 홀수 입력단에는 제1 데이터 입력회로의 구조를 사용하고, 짝수 입력단에는 제2 데이터 입력회로도의 구조를 사용하면 홀수, 짝수 입력별 데이터 패턴을 달리 가져가는 결과를 얻는다.

따라서, 이와같은 멀티 비트 테스트 회로를 구성하면 입출력 비트 배열에 맞게 통합되어지는 복수개의 비트들에 대해 내부적으로 인접 입출력 비트들의 데이터 패턴이 서로 다르게 배열되어 테스트할 수 있다. 결국, 이렇게 구성함으로써 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 셀 블록에 입출력이 가능하도록 하여 테스트에서의 불량율 발견을 극대화하고, 테스트 시간 및 비용 절감을 기할 수 있다.

제5도는 제4도의 제2 데이터 입력회로(114,118)를 나타내는 회로도이다. 제2 데이터 입력회로(114,118)는 본 발명에 의한 멀티 비트 테스트 회로에서 입력되는 통합된 비트에 대해 내부적으로 동일한 데이터 패턴과 서로 다른 데이터 패턴을 선택적으로 셀 블록들에 입출력이 가능하다. 본 실시예에서의 제2 데이터 입력회로들(114,118)은 동일한 회로이다. 다만, 입력신호와 출력신호의 연결관계에 차이점이 있을 뿐이다. 따라서, 설명의 편의상, 본 명세서에서는 제2 테스트 입력회로(114)에 대해서만 기술한다.

구체적으로, 제2 데이터 입력회로(114)는 데이터 패턴을 선택적으로 입력 가능하도록 고안된 회로로서 통합된 멀티 비트 모드에서는 테스트회로 구동신호 MDQEN이 하이(HIGH)에 의해 개별 멀티 비트 모드시의 입력 WIOj가 차단되고 제1 데이터 입력회로(112)에 의해 통합된 하나의 비트 DINM이 입력된다. 이때, 상기 제어회로(132)의 출력 신호 MDQCK가 하이(HIGH)인 경우는 상기 입력되는 데이터 DINM와 내부적으로 쓰여지는 데이터 DINJ가 반대위상을 가지게 되고 상기 MDQCK신호가 로우(LOW)인 경우는 같은 위상을 가지게 된다.

그 구성을 살펴보면, 상기 제2 데이터 입력회로(114)는 개별 멀티비트 모드시의 입력 WIOj와 상기 제1 데이터 입력회로(112)에 의해 통합된 하나의 입력 비트로 되어진 입력 DINM중 어느 하나를 선택하는 선택수단(140)과, 상기 선택된 데이터를 래치하며 특히 상기 통합된 하나의 입력 비트를 래치할 때는 상기 제어회로(132)의 신호에 의해 동일 데이터 패턴 및 다른 데이터 패턴으로 래치하도록 하는 전송수단(155)을 포함하는 래치 수단(150) 및 상기 래치된 데이터를 버퍼링하는 버퍼수단(160)으로 구성된다.

상기 선택수단(140)은 개별 멀티 비트 모드시의 입력 WIOj을 전송하는 제1 전송게이트(142); 상기 제1 전송게이트(142)의 NMOS측을 출력으로 게이팅하기 위해 신호 MDQEN과 PICD를 입력으로하는 NOR게이트(144); 상기 제1 전송게이트(142)의 PMOS측을 출력으로 게이팅하기 위해 상기 NOR 게이트(144)의 출력에 입력이 연결된 제1 인버터(146); 통합된 하나의 입력 비트로 되어진 DINM의 전송을 개폐하기 위해 상기 MDQEN 신호로 전송게이트의 NMOS측이 게이팅되는 제2 전송게이트(148); 상기 MDQEN 신호를 입력으로 상기 제2 저송게이트의 PMOS측을 출력으로 게이팅하는 제2 인버터(149)로 구성된다.

상기 전송 수단(155)을 포함하는 래치 수단(150)은, 상기 제1 전송게이트(142)와 제2 전송게이트(148)의 전송 데이터를 선택적으로 입력으로하는 제3 인버터(152); 상기 제3 인버터(152)의 출력을 입력으로하여 래치 기능을 하는 제4 인버터(154); 및 상기 제4인버터(154) 출력의 전송을 개폐하여 래치기능을 수행하기 위하여 전송게이트의 PMOS측은 상기 NOR 게이트(144) 출력으로 게이팅되고 NMOS측은 상기 제1 인버터(146)의 출력으로 게이팅되는 제3 전송게이트(156)로 구성된 종래기술의 래치 수단에,

상기 제1 데이터 입력회로(112)에 의해 통합된 하나의 입력 비트 DINM로 되어진 입력을 상기 제3 인버터(152)의 입력에 전송하는 제4 전송게이트(157); 상기 제1 데이터 입력회로(112)에 의해 통합된 하나의 입력 비트 DINM로 되어진 입력을 상기 제3 인버터(152)의 출력에 전송하는 제5 전송게이트(158): 상기 제4 전송게이트(157)의 PMOS측과 제5 전송게이트(158)의 NMOS측은 상기 제어회로(132)의 출력신호 MDQCK로 게이팅하고 상기 제4 전송게이트(157)의 NMOS측과 제5 전송게이트(158)의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로(132)의 출력신호 MDQCK에 입력이 연결된 제5 인버터(159)로 구성된 전송 수단(155)을 포함한다.

상기 버퍼 수단은 상기 래치 수단에 의해 래치된 데이터를 입력으로하는 제6 인버터(162); 상기 제6 인버터(162)의 출력을 입력으로하는 제7 인버터(164); 및 제7 인버터(164)의 출력을 입력으로하여 테스트 데이터 DINJ를 출력하는 제8 인버터(166)로 구성된다.

제9도는 제4도의 제3 데이터 입력회로(116)를 나타내는 회로도이다. 제3 데이터 입력회로(116)는 멀티 테스트 동작시에 입력되는 제1 데이터 입력회로(112)의 제2 출력 DINM의 데이터 패턴에 대해, 동일한 데이터 패턴을 L 셀 블록(126)에 공급한다. 그리고 테스트 모드 선택 신호(MDQEN)가 액티브될 때, 멀티 비트 테스트 동작을 수행한다.

제9도를 참조하면, 제3 데이터 입력회로(116)는 선택수단(501), 래치수단(503), 버퍼수단(505)를 구비한다.

선택수단(501)은 정상 모드시의 입력 데이터 WIO3와 멀티 테스트 동작시으 제1 데이터 입력회로(112)의 제2 출력 DINM중 어느 하나를 선택한다. 상기 MDQEN이 하이로 인에이블되면, 정상 모드시의 입력 데이터 WIO3의 입력 패스를 차단하고, 제1 데이터 입력회로(112)의 제2 출력 DIMN를 입력한다. 그리고 래치 수단(503)은 멀티 테스트 동작시에 선택수단(501)에 의하여 선택된 데이터를 래치한다. 버퍼수단(505)은 상기 래치 수단(503)에 의하여 래치된 데이터를 버퍼링하여 L 셀블락(126)에 출력 신호 DIN3를 공급한다.

선택수단(501)은 논리합 반전 수단(507), 제1 전송 게이트(509) 및 제2 전송 게이트(511)을 구비한다. 논리합 반전 수단(507)은 테스트 모드 동작시에 인에이블되며 멀티 테스트 동작시에 응답한다. 그리고 제1 전송게이트(509)는 논리합 반전 수단(507)의 출력(N508) 신호에 응답하여 정상 모드시의 입력 데이터 WIO3를 전송한다. 그리고 제2 전송 게이트(511)는 멀티 테스트 동작시에 제1 데이터 입력회로(112)의 제2 출력 DINM을 전송한다.

래치 수단(503)은 제1 반전 수단(511), 제2 반전 수단(513), 및 제2 전송 게이트(515)를 구비한다. 제1 반전 수단(511)은 정송 수단(501)에 의하여 전송된 데이터를 반전시켜, 래치 수단(503)의 출력(N504) 신호를 발생한다. 반전 수단(513)은 제1 반전 수단(511)의 출력(N504)을 반전시킨다. 제2 전송 게이트(515)는 멀티 테스트 동작시에 제2 반전수단(513)의 출력(N514)을 제1 반전 수단(511)의 입력단(N502)에 전송한다. 버퍼 수단(505)은 래치 수단(503)의 출력(N504) 신호를 반전시켜 L 셀 블락(126)에 공급되는 제3 데이터 입력회로(116)의 출력신호 DIN3를 발새한다.

제6도는 제4도의 출력회로(130)를 나타내는 회로도로서, 통합된 비트들의 데이터를 출력할 때, 동일 또는 서로 다른 데이터로 입력된 경우의 모두에 대해서 비교 판정한다. 구체적으로, 통합된 멀티 비트 모드의 출력 데이터 비교 회로로서 출력시 통합되어진 비트들 RDOI, RDOK, RDOJ 및 RDOL의 데이터를 내부적으로 동일한 데이터 인지 다른 데이터가 있는지를 비교하여 모두 동일한 경우 PIDIFF=로우(LOW)의 신호로 통합된 하나의 비트의 데이터를 정상적으로 출력시키고, 다른 데이터가 있는 경우 PIDIFF=하이(HIGH)의 신호로 통합된 하나의 비트의 데이터 RDOI가 출력되는 것을 차단시켜 불량을 판단한다. 이때, 제어회로의 MDQCK 조정 신호를 사용하지 않는 제1 데이터 입력회로(112,116)에 의한 출력 비트 RDOI, RDOL와 제어회로의 MDQCK 조정 신호를 사용하는 제2 데이터 입력회로(114,118)에 의한 동일 또는 다른 데이터 사용 출력 비트 RDOJ, RDOK를 서로 분리하여 각각에 대해 출력을 비교하도록 구성함으로써 입력회로에서 통합된 비트들에 동일 데이터 사용 또는 데이터 사용의 경우에 대해 모두 사용이 가능하도록 하였다.

종래 기술의 통합된 멀티 비트 모드의 출력 데이터 비교 회로 제3도는 다음과 같은 이유로 사용할 수 없다.

기존의 제3도는 비교되는 RDO쌍인 RDOI-RDOL쌍과 RDOJ-RDOK쌍인 2개쌍이 동시에 페일(FAIL)된 경우에 대해 페일인식을 할 수 없는 문제가 있다. 예를 들면, 제3도에서 DINI과 DINL는 '1'로 라이트하고 DINJ과 DINK는 '0'으로 라이트하면, RDOI과 RDOL는 '1'로 리드하고 RDOJ과 RDOK는 '0'으로 리드시에만 출력신호 PIDIFF를 로우(LOW)로 만들어야 하지만 RDOI과 RDOL를 '0'으로 리드하고 RDOJ과 RDOK을 '0'으로 리드시 또는 RDOI과 RDOL를 '1'로 리드하고 RDOJ과 RDOK를 '1'으로 리드시에도 출력신호 PIDIFF를 SOW로 만들게 되는 문제점이 있다.

본 발명에 의한 출력회로의 구성은 구동 신호 MDQEN를 입력으로하는 제1 인버터(170); 상기 제1 인버터(170)의 출력과 신호 PIDSFOD를 입력으로하는 제1 NOR 게이트(171);

RDOi 신호와 RDOj 신호를 입력으로하는 제2 NOR게이트(173); RDOl 신호와 RDOk 신호를 입력으로하는 제3 NOR게이트(174); 상기 제2 NOR게이트(173) 출력과 상기 제3 NOR게이트(174) 출력을 입력으로하는 제1 NAND게이트(175); 상기 RDOi 신호와 RDOj 신호를 입력으로하는 제2 NAND게이트(176); 상기 제2 NANC게이트 출력을 입력으로하는 제2 인버터(177); 상기 RDOl 신호와 RDOk 신호를 입력으로하는 제3 NAND게이트(178); 상기 제3 NAND게이트(178) 출력을 입력으로하는 제3 인버터(179); 상기 제2 인버터(177)의 출력과 상기 제3 인버터(179)의 출력을 입력으로하는 제4 NAND게이트(180); 상기 제1 NOR게이트(171) 출력과 상기 제1 NAND게이트(175) 출력과 상기 제4 NAND게이트(180) 출력을 입력으로하는 제5 NAND게이트(181);

상기 RDOj 신호를 입력으로하는 제4 인버터(182); 상기 제4 인버터(182)의 출력과 상기 RDOi 신호를 입력으로하는 제4 NOR게이트(183); 상기 RDOk 신호를 입력으로하는 제5 인버터(184); 상기 제5 인버터(184)의 출력과 상기 RDOl 신호를 입력으로하는 제5 NOR게이트(185); 상기 제4 NOR게이트(183) 출력과 상기 제5 NOR게이트(185) 출력을 입력으로하는 제6 NAND게이트(186); 상기 RDOi 신호를 입력으로하는 제6 인버터(187); 상기 제6 인버터(187)의 출력과 상기 RDOj 신호를 입력으로하는 제6 NOR게이트(188); 상기 RDOl 신호를 입력으로하는 제7 인버터(189); 상기 제7 인버터(189)의 출력과 상기 RDOk 신호를 입력으로하는 제7 NOR게이트(190); 상기 제6 NOR게이트(188) 출력과 상기 제7 NOR게이트(190) 출력을 입력으로하는 제7 NAND게이트(191); 상기 제1 NOR게이트(171) 출력과 상기 제6 NAND게이트(186) 출력과 상기 제7 NAND게이트(191) 출력을 입력으로하는 제8 NAND게이트(192);

상기 제5 NAND게이트(181) 출력을 전송하는 제1 전송게이트(193);

상기 제8 NAND게이트(192) 출력을 전송하는 제2 전송게이트(194);

상기 제1 전송게이트(193)의 PMOS측과 상기 제2 전송게이트(194)의 NMOS측은 상기 제어회로의 신호 MDQCK에 의해 게이팅되고 상기 제1 전송게이트(193)의 NMOS측과 상기 제2 저송게이트(194)의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로의 신호 MDQCK에 입력이 연결된 제8 인버터(195); 및 상기 제1 전송게이트(193)와 제2 전송게이트(194)의 전송 데이터를 선택적으로 입력으로하여 신호 PIDIFF를 출력하는 제9 인버터(196)로 구성된다.

본 발명에 의한 제6도의 출력회로는 제3도에서와 같은 문제를 개선한다. 예를들면, 제어신호 MDQCK가 하이(HIGH)로 되어 통합된 멀티 비트간에 서로 다른 데이터 선택 사용할 때 아랫쪽의 3 입력 NAND게이트(192)를 사용하여 RDOi≠RDOj 및 RDOk≠RDOL을 판정하여 정상이면 출력신호 PIDIFF를 로우(LOW)로 출력한다.

한편, 제어신호 MDQCK가 로우(LOW)로 되어 통합된 멀티비트간에 서로 동일 데이터 선택 사용할 때 윗쪽의 3 입력 NAND게이트(181)를 사용하여 RDOi=RDOj, RDOk=RDOL을 판정하여 정상이면 출력신호 PIDIFF를 (LOW)로 출력한다.

만일, 통합된 4개의 비트 데이터가 라이트한 DINi, DINj, DINl, DINk와 리드한 RDOi, RDOj, RDOl, RDOk가 모두 반대로 되어 페일(FAIL)된 경우는 출력신호 PIDIFF가 로우(LOW)로 정상 출력되어도 통합 출력단 RDOi의 데이터 자체가 기채 데이터와 다르게 테스트 되므로 페일(FAIL)이 판정되어지므로 문제 없다.

제7도는 본 발명에 의한 멀티 비트 메모리 장치에서 통합된 입력 비트들에 데이터를 동일 또는 서로 다른 데이터로 입력하는 것을 선택하기 위한 모드 결정용 사이클기능을 구비한 제어 회로를 나타낸다. 구체적으로, 참조도면은 통합된 멀티 비트 모드에서 통합된 비트들의 입력회로에서 동일 또는 다른 데이터를 선택적으로 사용이 가능하도록하기 위한 조정 신호 MDQCK를 발생시키는 회로도이다. 좀더 자세히 설명하면, 참조도면은 상기 제2 데이터 입력회로들(114,118)에서 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 입력하는 것을 선택하고 상기 출력회로(130)에서 동일한 데이터 패턴과 서로 다른 데이터 패턴을 사용할 때를 각각 다르게 비교 판정하기 위한 모드 결정용 사이클 기능을 구비한 제어회로이다.

상기 MDQCK 신호는 제5도 및 제6도에서 사용하게 된다. 도면에서 입력신호 PIRFHl은 MDQCK 신호의 레벨을 선택하기 위한 조정 신호이며, PIRST는 초기에는 통합된 비트들이 기본적으로 동일 데이터가 사용되도록 MDQCK신호를 로우(LOW)로 만들기 위해 사용되었다. 그리고 조정신호 MDQCK 자신의 신호를 피드백 받아 조정신호 MDQCK 자신의 신호가 지속적으로 랫치될 수 있도록하여 한 번의 MDQCK 신호 선택을 위한 모드 결정용 사이클후 다음의 모드 결정용 사이클로 새로운 정보가 입력될 때까지 정보를 지속할 수 있도록 구성하였다. 도면에 표시된 I/O CKDB와 I/O SOLID는 각각 입력핀의 입력 데이터의 비트패턴을 교대로 다르게하거나 모두 같게 한 것을 나타낸다. 이때의 PIDSFl 신호와 PIRFHl 신호값으로 조정신호 MDQCK가 제어된다.

상기 제어 회로의 구성은 PIDSFl 신호와 PIRFHl 신호를 입력으로하는 제1 NOR 게이트(202); 상기 제1 NOR 게이트(202) 출력을 전송하는 제1 전송게이트(204); 상기 제1 전송게이트(204)의 전송 데이터를 입력으로하는 제1 인버터(206); 상기 제1 인버터(206)의 출력을 입력으로하여 래치기능을 수행하기 위하여 상기 제1 인버터(206)의 입력에 출력이 연결된 제2 인버터(208); 상기 제1 인버터(206)의 출력을 입력으로하고 출력으로 상기 제1 전송게이트(204)이 PMOS측을 게이팅하며 신호 MDQCK를 출력하는 제3 인버터(210); 상기 제3 인버터(210)의 출력을 입력으로하고 상기 제1 전송게이트(204)의 NMOS측을 게이팅하는 제4 인버터(212); 상기 PIRFHl 신호를 입력으로하는 제5 인버터(214); 상기 PIDSFl 신호와 상기 제5 인버터(214) 출력과 상기 제3 인버터(210)의 출력을 입력으로하는 제1 NAND 게이트(216); 상기 제1 NAND게이트(216) 출력을 입력으로하는 제6 인버터(218); 상기 제6 인버터(218)의 출력이 게이트단자에 접속되고 소오스 단자는 접지되고 드레인 단자는 상기 제2 인버터(208) 출력에 접속된 제1 MNOS 트랜지스터(220); 및

게이트 단자는 신호 PIRST가 인가되고 소오스 단자는 접지되고 드레인 단자는 제3 인버터(210)의 출력에 접속된 제2 NMOS 트랜지스터(222)로 구성된다.

제8도는 본 발명에 의한 멀티 비트 테스트 회로에서 통합된 입출력 비트 사용할 때 통합된 비트들에 대해 필요에 따라 선택적으로 데이터 패턴을 사용하는 것을 설명하는 흐름도를 나타낸다. 구체적으로, 통합된 멀티 비트 테스트에서 통합되어진 비트들에 대해 다른 데이터 패턴 및 동일 데이터 패턴을 선택적으로 사용하기 위한 모드결정 사이클의 사용례를 보여 준다. 제8도에 나타낸 흐름도는 멀티 비트 테스트 회로에 적합한 테스트 방법으로 다음의 주요 단계로 이루져 있음을 알 수 있다.

먼저, 멀티 비트 테스트 회로를 리셋하는 단계와 통합된 멀티 비트테스트 모드를 셋트 하는 단계, 이어서 통합된 멀티 비트들에 동일데이터 및 다른 데이터중 어느 데이터를 쓰고 읽을 것인가를 결정하는 단계, 멀티 비트 테스트 셋트 후 첫 사이클인가를 판별하는 단계, 전 단계의 결과로서 통합된 멀티 비트들에 동일 데이터나 다른 데이터 모드를 셋트하는 단계 및 데이터 패턴을 셀에 쓰고 읽어서 출력비트를 비교 판정하는 단계로 이루어진다.

따라서, 본 발명에 의하면 인접한 통합된 비트들이 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 선택적으로 셀 블록에 입출력이 가능하도록하여 데스트에서의 불량율 발견을 극대화하고, 테스트 시간 및 비용 절감을 얻을 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야세 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims

복수개의 메모리 셀로 구성되는 I, J, L 및 K 셀 블락을 가지는 반도체 메모리 장치에 있어서, 테스트 모드 동작시에 입력되는 멀티 비트 테스트 데이터에 대해 동일한 데이터 패턴의 제1 출력과 제2 출력을 가지며, 상기 제1 출력은 상기 I 셀 블락에 공급되는 제1 데이터 입력회로(112); 멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로이 제2 출력의 데이터 패턴에 대해, 소정의 패턴 선택 신호에 응답하여 동일한 데이터 패턴과 서로 다른 데이터 패턴 중 선택된 어느 하나를 상기 J 셀 블락과 K 셀 블락에 각각 공급하는 복수 개의 제2 데이터 입력회로들; 멀티 테스트 동작시에 입력되는 상기 제1 데이터 입력회로의 제2 출력의 데이터 패턴에 대해, 동일한 데이터 패턴을 상기 L 셀 블락에 공급하는 제3 데이터 입력회로; 소정의 특정 모드 정보 신호에 의하여 인에이블되고 소정의 조정신호에 응답하여 상기 패턴 선택 신호를 발생하는 제어회로; 멀티 테스트 동작시에 인에이블되며 상기 패턴 선택 신호에 응답하여 상기 셀 블록들을 테스트한 출력의 데이터를 비교 판정하는 출력회로; 및 상기 출력 회로로부터 출력되는 신호로 통합된 하나의 데이터와 상기 I셀 블락을 테스트한 출력 신호를 비교하여 불량으로 판정될 때는 그 출력을 차단하는 비교기를 구비하는 것을 특징으로 하는 통합된 멀티비트 테스트 회로.
제1항에 있어서, 상기 제1 데이터 입력회로는 개별 멀티 비트 모드시의 입력과 통합된 하나의 입력 비트로 되어진 입력중 어느하나를 테스트 회로 구동 신호에 의해 선택하는 선택수단과, 상기 선택된 데이터를 래치하는 래치 수단 및 상기 래치된 데이터를 버퍼링하는 버퍼수단으로 구성된 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
제1항에 있어서, 상기 제2 데이터 입력회로는 개별 멀티 비트 모드시의 입력과 상기 제1 데이터 입력회로에 의해 통합된 하나의 입력비트로 되어진 입력중 어느하나를 선택하는 선택수단과, 상기 선택된 데이터를 래치하며 특히 상기 통합된 하나의 입력 비트를 래치할 때는 상기 제어회로의 신호에 의해 동일 데이터 패턴 및 다른 데이터 패턴으로 래치하도록 하는 전송수단을 포함하는 래치 수단 및 상기 리채된 데이터를 버퍼링하는 버퍼수단으로 구성된 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
제3항에 있어서, 상기 선택수단은 개별 멀티 비트 모드시의입력 WIOi을 전송하는 제1 전송게이트; 상기 제1 전송게이트의 NMOS측을 출력으로 게이팅하기 위해 신호 MDQEN과 PICD를 입력으로하는 NOR 게이트; 상기 제1 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 NOR 게이트의 출력에 입력이 연결된 제1 인버터; 통합된 하나의 입력 비트로 되어진 DINM의 전송을 개폐하기 위해 상기 MDQEN 신호로 전송게이트의 NMOS측이 게이팅되는 제2 전송게이트; 및 상기 MDQEN 신호를 입력으로 상기 제2 전송게이트의 PMOS측을 출력으로 게이팅하는 제2 인버터로 구성된 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
제4항에 있어서, 상기 래치 수단은 상기 제1 전송게이트와 상기 제2 전송게이트의 전송 데이터를 선택적으로 입력으로하는 제3인버터; 상기 제3 인버터의 출력을 입력으로하여 피드백 기능을 하는 제4 인버터; 및 상기 제4 인버터 출력의 전송을 개폐하여 래치기능을 수해하기 위하여 전송게이트의 PMOS측은 상기 NOR 게이트 출력으로 게이팅되고 NMOS측은 상기 제4항의 제1 인버터의 출력으로 게이팅되는 제3 전송게이트로 구성된 래치 수단에, 상기 제1 데이터 입력회로에 의해 통합된 하나의 입력 비트로 되어진 입력을 상기 제3 인버터의 입력에 전송하는 제4 전송게이트; 상기 제1 데이터 입력회로에 의해 통합된 하나의 입력 비트로 되어진 입력을 상기 제3 인버터의 출력에 전송하는 제5 전송게이트; 및 상기 제4 전송게이트의 PMOS측과 제5 전송게이트의 NMOS측은 상기 제어회로의 출력신호로 게이팅하고 상기 제4 전송게이트의 NMOS측과 제5 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로의 출력신호에 입력이 연결된 제5 인버터로 구성된 전송 수단을 더 포함하는 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
제3항에 있어서, 상기 버퍼 수단은 사이 래치 수단에 의해 래치된 데이터를 입력으로하는 제6 인버터; 상기 제6 인버터의 출력을 입력으로하는 제7 인버터; 및 제7 인버터의 출력을 입력으로하여 데스트 데이터를 출력하는 제8 인버터로 구성된 것을 특징으로하는 통합된 멀티비트 테스트 회로.
제1항에 있어서, 상기 출력회로는 신호 MDQEN를 입력으로하는 제1 인버터; 상기 제1 인버터의 출력과 신호 PIDSFOD를 입력으로하는 제1 NOR게이트; RDOi 신호와 RDOj 신호를 입력으로하는 제2 NOR게이트; RDOl 신호와 RDOk 신호를 입력으로하는 제3 NOR게이트; 상기 제2 NOR게이트 출력과 상기 제3 NOR게이트 출력을 입력으로하는 제1 NAND게이트; 상기 RDOi 신호와 RDOj 신호를 입력으로하는 제2 NAND게이트; 상기 제 NAND게이트 출력을 입력으로하는 제2 인버터; 상기 RDOl 신호와 RDOk 신호를 입력으로하는 제3 NAND게이트; 상기 제3 NAND게이트 출력을 입력으로하는 제3 인버터; 상기 제2 인버터의 출력과 상기 제3 인버터의 출력을 입력으로하는 제4 NAND게이트; 상기 제1 NOR게이트 출력과 상기 제1 NAND게이트 출력과 상기 제4 NAND게이트 출력을 입력으로하는 제5 NAND게이트; 상기 RDOj 신호를 입력으로하는 제4 인버터; 상기 제4 인버터의 출력과 상기 RDOi 신호를 입력으로하는 제4 NOR게이트; 상기 RDOk 신호를 입력으로하는 제5 인버터; 상기 제5 인버터의 출력과 상기 RDOl 신호를 입력으로하는 제5 NOR게이트; 상기 제4 NOR게이트 출력과 상기 제5 NOR게이트 출력을 입력으로하는 제6 NAND게이트; 상기 RDOi 신호를 입력으로하는 제6 인버터; 상기 제6 인버터의 출력과 상기 RDOj 신호를 입력으로하는 제6 NOR게이트; 상기 RDOl 신호를 입력으로하는 제7인버터; 상기 제7 인버터의 출력과 상기 RDOk 신호를 입력으로하는 제7 NOR게이트; 상기 제6 NOR게이트 출력과 상기 제7 NOR게이트 출력을 입력으로하는 제7 NAND게이트; 상기 제1 NOR게이트 출력과 상기 제6 NAND게이트 출력과 상기 제7 NAND게이트 출력을 입력으로하는 제8 NAND게이트; 상기 제5 NAND게이트 출력을 전송하는 제1 전송게이트; 상기 제8 NAND게이트 출력을 전송하는 제2 전송게이트; 상기 제1 전송게이트의 PMOS측과 상기 제2 전송게이트의 NMOS측은 상기 제어회로의 신호 MDQCK에 의해 게이팅되고 상기 제1 전송게이트의 NMOS측과 상기 제2 전송게이트의 PMOS측을 출력으로 게이팅하기 위해 상기 제어회로의 신호 MDQCK에 입력이 연결된 제8 인버터; 상기 제1 전송게이트와 제2 전송게이트의 전송 데이터를 선택적으로 입력으로하여 신호 PIDIFF를 출력하는 제9 인버터로 구성된 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
제1항에 있어서, 상기 제어 회로는 PIDSFl 신호와 PIRFHl 신호를 입력으로하는 제1 NOR 게이트; 상기 제1 NOR 게이트 출력을 전송하는 제1 전송게이트; 상기 제1 전송게이트의 전송 데이터를 입력으로하는 제1 인버터; 상기 제1 인버터의 출력을 입력으로하여 래치기능을 수행하기 위하여 상기 제1 인버터의 입력에 출력이 연결된 제2인버터; 상기 제1 인버터의 출력을 입력으로하고 출력으로 상기 제1 전송게이트의 PMOS측을 게이팅하며 신호 MDQCK를 출력하는 제3 인버터; 상기 제3 인버터의 출력을 입력으로하고 상기 제1 전송게이티의 NMOS측을 게이팅하는 제4 인버터; 상기 PIRFHl 신호를 입력으로하는 제5 인버터; 상기 PIDSFl 신호와 상기 제5 인버터 출력과 상기 제3 인버터의 출력을 입력으로하는 제1 NAND 게이트; 상기 제1 NAND게이트 출력을 입력으로하는 제6 인버터; 상기 제6 인버터의 출력이 게이트단자에 접속되고 소오스 단자는 접지되고 드레인 단자는 상기 제2 인버터 출력에 접속된 제1 NMOS 트랜지스터; 및 게이트 단자는 신호 PIRST가 인가되고 소오스 단자는 접지되고 드레인 단자는 제3 인버터의 출력에 접속된 제2 NMOS 트랜지스터로 구성된 것을 특징으로하는 통합된 멀티 비트 테스트 회로.
멀티 비트 테스트 회로를 리셋하는 단계; 통합된 멀티 비트 테스트 모드를 셋트하는 단계; 통합된 멀티 비트들에 동일 데이터 및 다른 데이터중 어느 데이터를 쓰고 읽을 것인가를 결정하는 단계; 멀티 비트 테스트 셋트 후 첫 사이클인가를 판별하는 단계; 상기 판별하는 단계의 결과로서 통합된 멀티 비트들에 동일 데이터나 다른 데이터 모드를 셋트하는 단계; 및 데이터 패턴을 셀에 쓰고 읽어서 출력비트를 비교 판정하는 단계로 이루어진 것을 특징으로하는 상기 멀티 비트 테스트 회로에 적합한 테스트 방법.