KR100581444B1 - 전원인가시집적회로응답을제어하기위한장치 - Google Patents

전원인가시집적회로응답을제어하기위한장치 Download PDF

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Abstract

본 발명을 구현한 회로는 활성 상태 및 비활성 상태를 가지는 제 1 제어 신호 및 외부적으로 제공된 제 2 제어 신호에 응답하는 게이트 회로를 포함한다. 제 1 제어 신호는 "내부" 동작 전압을 생성하기 위해 외부적으로 제공된 동작 전압의 인가에 응답하여, 내부 동작 전압이 미리 결정된 값에 도달할 때 활성 상태를 가지는 제 1 제어 신호를 생성하는 전원 공급 회로에 의해 생성된다. 게이트 회로는 제 1 제어 신호가 이미 활성 상태에 있고 여전히 유지될 때, 제 2 제어 신호가 비활성 상태에서 활성 상태가 되는 경우에만 인에이블되는 제 3 제어 신호를 생성하기 위한 출력을 가진다. 상기 게이트 회로는 전원인가시 칩이 의도하지 않은 모드로 동작하는 것을 방지한다.

Description

전원인가시 집적 회로 응답을 제어하기 위한 장치{APPARATUS FOR CONTROLLING CIRCUIT RESPONSE DURING POWER-UP}
본 발명은 전원인가시, 메모리 칩과 같은 칩 또는 집적 회로(ICs) 제어에 관한 것이다.
전원인가는 구동하도록 칩을 초기화하기 위해 전원이 인가될 때를 일컫는다. 초기화는 칩의 내부 신호를 초기 논리 레벨로 설정한다. 논리 레벨은 논리 로우 또는 0 및 논리 하이 또는 1을 가진다. 일반적으로 0은 제로 볼트에 해당하며, 1은 칩의 동작 전압인 VDD에 해당한다.
일반적으로, IC는 정상 모드 및 테스트 모드와 같은 상이한 동작 모드를 포함하거나, 다양한 기능을 수행한다. 다양한 칩 모드 또는 기능은 하나 이상의 외부 제어 신호에 의해 제어된다. 하나 이상의 제어 신호의 활성화는 칩이 소정의 동작 모드에서 동작하도록 하거나 특정 기능을 수행하게 한다. 이러한 외부 제어 신호 또는 시스템 레벨 신호는 시스템 내의 다른 IC들에 의해 생성된다. 일반적으로, 칩에 대한 임의의 외부 제어 신호는 로우 신호에서 활성화된다(액티브 로우).
임의의 외부 제어 신호가 액티브 로우가 된다는 사실은 문제가 될 수 있다. 예를 들어, 적어도 시스템 레벨에서 여러 IC들은 상이한 시간에 전원인가된다. 칩에 전원이 인가됨에 따라, 칩의 내부 신호가 초기화되고, 그들의 지정 레벨로 설정된다. 칩이 초기화되어 동작 준비가 되었음을 알리기 위해, 칩 준비 신호가 발생된다. 일반적으로, 칩 준비 신호는 IC들의 다양한 서브-회로에 인가되는 동작 전압이 미리 설정된 레벨에 이르렀을 때 발생된다.
그러나, 시스템 내의 다른 칩들은 전원인가를 위해서 상이한 양의 시간이 걸린다. 이와 같이, 하나의 칩(제 1 칩)이 다른 칩(제 2 칩)보다 먼저 칩 준비 신호를 발생시키는 경우가 발생할 수 있다. 예를 들어, 제 2 칩이 제 1 칩을 위한 외부 제어 신호를 발생시키는 칩이라면, 문제가 발생한다. 제 1 칩에 대한 임의의 제어 신호가 액티브 로우이기 때문에, 제 2 칩의 불완전한 초기화는 제 1 칩의 외부 제어 신호가 활성화 상태 및 의도하지 않은 상태가 되게 한다. 이에 의해서 제어 신호가 영향을 받기 때문에, IC는 의도하지 않은 모드, 예를 들어 테스트 모드로 진입하게 될 수 있다. 당업자에게 자명한 것처럼, 이러한 결과는 사용자가 칩이 정상 모드에서 동작한다고 생각하게 하기 때문에 바람직하지 않다.
종래에는, IC가 의도된 모드 또는 정상 모드에서 동작하게 하기 위해, IC가 정상 동작을 위해 액세스되기 이전에, 제어 신호가 추가적으로 몇 차례 사이클링된다. 상술된 문제점을 설명하기 위해, 어떻게 상기와 같은 문제점들이 종래의 DRAM(Dynamic Random access Memory) IC에서 발생하는지에 대해 설명된다.
본 발명의 상세한 설명을 포함한 하기 설명에서, 첨자 "n" 및 첨자 "p"가 제어 신호 또는 제어 신호의 약어에 부가된다. "n"은 신호가 "로우"일 때 활성화된다는 것(즉 액티브 로우가 되는 것)을 나타내고, "p"는 신호가 "하이"일 때 활성화된다는 것(즉, 액티브 하이가 되는 것)을 나타낸다.
도 1은 예를 들어 컴퓨터 시스템의 DRAM 칩(7) 및 메모리 제어기(9)를 나타낸다. 시스템 전원인가 동안, 동작 전압(VDD) 및 접지 전압(GND)이 제어기 및 메모리 칩을 포함한 여러 회로에 제공된다. 칩 내의 부스트 펌프(boost pump)(60)는 상기 전압(VDD,GND)을 수신하고 그에 따라 "승압된(boosted)" 전압(VPP)을 생성한다. 일반적으로 VDD보다 큰 크기를 가지는 전압(VPP)이 칩 내의 다양한 서브-회로에 제공된다. 부가적으로 부스트 펌프(60)는 칩 준비 신호인 CHRDYp 신호를 제공한다. 전압(VPP)이 원하는 레벨에 도달하면, 부스트 펌프는 활성 상태의 CHRDYp 신호를 발생시켜, 각각의 칩이 동작 준비되었음을 나타낸다.
메모리 칩 및 제어기는 RASn, CASn 및 WEn 신호를 통해 서로 통신한다. 상기 신호는 제어기에서 발생하고 메모리 칩으로 전송되어, 메모리 칩 동작을 지시하기 위한 외부 제어 신호로서 동작한다. 특히, RASn은 메모리 칩의 외부 마스터 제어 신호이다. 이와 같이, RASn은 동작을 초기화하기 위해 활성화될 필요가 있다. 예를 들어 규칙적인 메모리 액세스 사이클은 행 어드레스가 활성화되면서 RASn가 로우로 되어 초기화된다. 이어, CASn은 열 어드레스가 활성화되면서 로우가 된다. WEn이 하이 또는 로우인지의 여부에 따라, 액세스는 판독 액세스 또는 기록 액세스가 된다.
RAS 인터페이스(50)는 RASn 및 CHRDYp 신호를 입력신호로서 수신하여 출력 RAS 내부 신호(RINTp)를 출력한다. 상기 RINTp는 CAS 및 WEn과 함께 여러 서브-회로를 제어하기 위해 사용되는 내부 신호이다. 도시된 바와 같이, RINTp는, CHRDYp 및 RASn가 모두 활성 상태가 될 때, 활성화된다.
메모리 칩은 또한 정상 모드 및 테스트 모드와 같은 상이한 동작 모드를 포함한다. 테스트 모드는 사용자가 메모리 칩을 테스트할 수 있게 한다. 테스트 모드에 있어서, 판독 및 기록과 같은 메모리 액세스는 정상 모드와는 다르게 동작한다. 테스트 모드 디코더(80)는 칩의 동작 모드를 제어하기 위해 제공된다. 테스트 모드 디코더는 RINTp, CASn 및 WEn 신호를 수신하여, 출력 신호(TMp)를 발생시킨다. 활성 상태의 TMp 신호는 메모리 칩이 테스트 모드에서 동작하게 한다. RINTp가 RASn에서 유도됨에 따라, 상기 신호는 칩의 동작 모드를 결정하는 데 있어서 유효하게 역할을 수행한다.
종래의 DRAM에 있어서, 전원인가 동안에 문제가 발생한다. 만약 CHRDYp가 활성화될 때 RASn, CASn 및 WEn 신호가 활성화된다면, 메모리 칩은 테스트 모드로 진입한다. RASn, CASn 및 WEn이 액티브 로우 신호가 되기 때문에, 이러한 시나리오는 쉽게 발생할 수 있다. 예를 들어, 만약 제어기가 메모리 칩을 초기화하는 것이 오래 걸린다면, 제어기에 완전하게 전원이 인가되지 않았기 때문에 CHRDYp가 활성화될 때 RASn, CASn 및 WEn이 로우가 된다. 이러한 시나리오는 의도하지 않은 상태에서 메모리 칩이 테스트 모드로 진입하게 하여, 칩의 오동작을 야기한다.
상기 설명에서, 본 발명은 전원인가시 IC가 의도하지 않은 모드로 잘못 진입하는 것을 방지하는 것을 목적으로 한다.
본 발명을 구현한 회로는 내부 동작 전압 및 상기 내부 동작 전압의 상태를 나타내는 제 1 제어 전압을 생성하기 위해 외부적으로 공급된 동작 전압의 인가에 응답하는 전원 공급 회로를 포함한다. 내부 동작 전압이 미리 결정된 값에 도달할 때, 제 1 제어 신호는 비활성 상태로부터 활성 상태로 된다. 제 1 제어 신호 및 외부적으로 인가된 제 2 제어 신호는 제 1 제어 신호 및 제 2 제어 신호에 응답하는 게이트 회로에 인가되며, 상기 두 제어 신호는 활성 상태 및 비활성 상태를 가진다. 상기 게이트 회로는, 제 2 제어 신호가 비활성 상태인 반면에 제 1 제어 신호가 활성 상태인 경우에만 활성 상태가 되는, 제 3 (내부) 제어 신호를 생성하고, 제 2 제어 신호는 후속적으로 비활성 상태에서 활성 상태로 천이되는 반면에 제 1 제어 신호는 자신의 활성 상태를 계속하여 유지한다.
본 발명의 일 실시예에 있어서, 전원 공급 회로 및 게이트 회로는 행 및 열로 배열된 메모리 셀 어레이와 메모리 행에 선택적으로 에너지를 공급하기 위한 행 디코더를 포함하는 메모리 회로의 일부이다. 상기 디코더는 메모리 어레이의 특정 행을 선택하기 위해 디코딩되는 어드레스 신호를 수신하도록 한 입력 수단을 포함한다. 제 3 제어 신호는 행 디코더의 동작을 제어하기 위해 사용되어, 이에 따라 제 3 제어 신호가 활성 상태일 때 행 디코더가 인에이블된다.
본 발명의 실시예는 또한 상기 행 디코더 회로에 결합되어 에너지가 공급되지 않은 상황(de-energized)에 대해 행 디코더와 자신의 출력을 프리챠지(precharge)시키기 위해, 비활성 상태인 제 3 제어 신호에 응답하는 프리챠징 회로를 포함한다.
본 발명을 구현한 메모리 회로에 있어서, 외부적으로 인가된 행 어드레스 스트로브 신호(RASn)는 칩 준비 신호(CHRDYp)가 인가되는 제어 회로에 제공된다. 상기 CHRDYp 신호는 메모리 회로를 동작시키기 위해 전개된 내부 전압이 동작 가능 레벨에 도달할 때 활성 상태가 된다. 제어 회로는 내부 행 어드레스 스트로브(RINTp) 신호로 정의된 출력 신호를 생성하며, 상기 출력 신호는 메모리 어레이의 행을 구동시키는 행 디코더를 제어하기 위해 사용된다. RINTp 신호는 RASn 신호가 비활성 상태인 반면에 CHRDYp 신호가 액티브 상태인 경우에만 액티브 상태가 되며, RASn 신호는 비활성 상태에서 활성 상태로 되는 반면에 CHRDYp가 여전히 액티브 상태가 된다. 이것은 전원인가시 칩이 의도하지 않은 모드에서 동작하지 않는다는 것을 보장한다.
도면에서 동일한 인용 문자는 동일한 부품을 나타낸다.
본 발명은 전원인가 동안에 집적 회로(IC)의 응답을 제어하는 제어 회로에 관한 것이다. 본 발명의 설명을 용이하게 하기 위해, 본 발명은 DRAM, SRAM, SDRAM을 포함한 RAM과 같은 메모리 IC 또는 칩에 관련하여 설명된다. 그러나, 본 발명은 일반적으로 IC들에 적용될 수 있다.
도 2를 참조하여, 본 발명에 따른 제어 회로가 도시된다. 제어 회로는 원하는 응답을 생성하기 위해 칩에 대한 전원인가를 제어하는 데에 사용된다. 도시된 바와 같이, 제어 회로는 외부 및 내부 신호(330, 320)에 응답하여 출력(340)을 생성하는 논리 회로를 포함한다. 내부 신호는 예를 들어 칩에 전원이 인가되었음을 의미하는 신호이다. 제어 신호인 외부 신호는 칩으로의 액세스를 지시한다. 부가적으로 외부 신호는 IC의 동작 모드를 결정하는 데에 사용되는 신호이다. 출력(340)은 예를 들어 활성화 상태에서 칩의 동작을 야기시키는 내부 제어 신호이다.
제어는 전원인가 동안에 IC가 의도하지 않은 동작 모드로 진입하는 것을 방지한다. 일실시예에 있어서, 외부 입력 신호가 이미 활성화되었거나 내부 신호가 활성화될 때와 거의 동일한 시간에 활성화되는 경우, 제어 회로는 외부 신호가 비활성화된 후 활성화되는 다음 시간까지 외부 신호를 무시한다. 효과적으로, 이러한 경우 제어 회로는 외부 제어 신호가 활성화될지라도 외부 제어 신호가 비활성화된 것처럼 동작한다.
이에 따라, 제어 회로는 내부 입력 신호(320)가 활성 상태일 때 외부 입력 신호가 활성 상태라면, 출력(340)이 활성화되는 것을 방지한다. 상기 출력은 외부 신호의 비활성 상태로 천이된 이후에 스위치되고 이어서 다시 활성 상태로 되돌아간다. 결과적으로, 활성 상태로 출력 신호를 스위칭하는 것은, 외부 신호(330)가 활성 상태가 된 후 또는 그 때 내부 신호(320)가 활성 상태가 된다면 1개의 외부 제어 신호 사이클 동안 지연된다. 이는 신호를 수신하는 IC가 동작할 준비가 되었을 때 외부 신호를 발생시키는 IC가 전원인가되고 동작을 준비하는 것을 보장하여, 이에 따라 의도하지 않은 동작 모드로 회로가 진입하는 것을 방지한다. 반면에, 외부 제어 신호가 활성화될 때 내부 신호가 이미 활성화되어 있다면, 출력(340)은 대기하지 않고 활성 상태로 스위칭한다. 이러한 경우, 외부 제어 신호를 발생시키는 IC가 전원인가되어 준비 상태가 되기 때문에, 다음의 외부 제어 신호 사이클동안 대기할 필요가 없다.
다른 실시예에 있어서, 제어 회로(301)는 예를 들어 도 1에 도시된 바와 같은 메모리 칩의 RAS 인터페이스를 대체한다. RAS 인터페이스로서 사용될 때, 내부 신호(320)는 전원인가 또는 칩 준비(CHRDYp) 신호이고 외부 제어 신호(330)는 행 어드레스 스트로브(RASn) 신호가 된다. CHRHYp 및 RASn 신호에 응답하여 발생된 출력은 RINTp 신호로서 동작한다. 결과적으로, RINTp가 활성 상태의 CHRDYp 및 RASn에 의해 비활성화되기 이전에 활성화되도록 보장함으로써, 제어 회로는 칩이 의도하지 않은 모드에서의 동작하는 것을 방지한다.
도 3을 참조하면, 예시적인 제어 회로(300)가 도시되었다. 제어 회로는 예를 들어 DRAM, SDRAM 또는 SRAM과 같은 메모리 칩에서 사용된다. 상기 제어 회로는 "외부" 행 어드레스 스트로브 입력 신호(RASn)가 인가되는 입력 단자(91)와 칩 준비(CHRDYp) 신호가 인가되는 입력 단자(93)를 포함한다. 상기 CHRDYp 신호는 액티브 하이 신호(예를 들어 그것이 하이 상태 또는 하이 레벨에서 활성화될 때)이다. 전원인가 동안에 CHRDYp는 내부 전압이 신뢰적인 회로 동작을 보장하기에 충분한 크기인 레벨에 도달할 때 활성화된다. 내부 전압이 불충분한 크기가 될 때, 상기 CHRDYp는 비활성 상태(로우)로 유지된다. RASn으로 도시된 "외부적으로" 공급된 행 어드레스 스트로브 신호는 액티브 로우 신호(즉, 그것이 로우 상태 또는 로우 레벨에서 활성화될 때)이다. RASn 신호는 마스터 제어 신호이다. 본 발명을 구현한 회로에 있어서, RASn은 액티브 하이 신호이면서 칩에 대해 내부적으로 사용되는 RINTp로 일컬어지는 내부 RAS 신호를 생성하도록 게이팅된다.
도 3에 도시된 바와 같이, 인버터(I1)는 RASn 신호를 반전시킨다. 외부 제어 신호가 액티브 하이인 경우의 응용에 있어서, 인버터는 생략될 수 있다. 플립-플롭(FF)은 반전된 RASn과 CHRDYp 신호를 수신한다. 플립-플롭(FF)은 실질적으로 세트-리세트(RS) 타입의 플립플롭(R-S FF)이다. 상기 R-S FF은 제 1 및 제 2 NAND게이트(ND1,ND2)로 이루어진다. NAND 게이트(ND1)의 제 1 입력 및 NAND 게이트(ND2)의 제 1 입력은 각각 R-S FF의 S와 R 단자를 나타낸다. 인버터(I1)의 출력은 S 단자에 입력되고, CHRDY 신호는 R 단자에 인가된다. ND1의 출력(OD1)은 ND2의 제 2 입력에 접속되고(피드백), ND2의 출력(OD2)은 ND1의 제 2 입력에 접속된다(피드백). 그렇게 접속되어, ND1 및 ND2은 세트-리세트 플립-플롭을 형성하기 위해 크로스-커플링된다.
FF의 출력인 ND2의 출력(OD2)은 GATE RAS INTERNAL(GRINTp) 신호로 표시된다. 상기 GRINTp 신호는 2-입력 NOR 게이트(NR1)의 제 2 입력에 인가된다. RASn은 NOR 게이트(NR1)의 제 1 입력에 인가된다. 제어 회로의 출력인 NR1의 출력은 내부RINTp 신호가 된다. 아래에서 설명되는 바와 같이, RINTp는 GRINTp 신호의 제어 또는 게이팅에 종속하는 RASn 신호에 응답하여 생성된다. 이어 RINTp는 칩(7)의 여러 회로에 인가되어 특정 칩 동작이 수행되도록 한다.
종래의 시스템에서 RINTp가 생성되는 방식과 현저히 다르게, CHRDYp가 활성화되었을 때 RASn이 활성화된 경우에만 RINTp는 활성화된다. CHRDYp가 활성화되었을 때 RASn이 활성화되면, RASn이 비활성 상태로 천이되었다가 다시 활성 상태로 천이할 때까지 RINTp는 비활성 상태를 유지한다. 이것은 메모리 칩이 의도하지 않은 동작으로 진입하지 않도록 보장한다.
제어 회로는 CHRDYp 신호를 사용하여 RINTp를 비활성화시키는 데에 사용될 수 있는 GRINTp로 표시된 게이팅(제어) 신호를 생성한다. CHRDYp 신호가 비활성(즉 로우) 상태가 될 때, GRINTp신호인 ND2의 출력은 RASn 신호 상태와는 무관하게 "하이" 상태가 된다. GRINTp가 "하이"일 때, 하이 신호가 NR1에 입력된다. 이것은 RINTp가 비활성 상태에 있게 하는 로우 레벨로, RINTp 신호로 표시되는 NR1의 출력을 유지되도록 하거나 구동시키도록 한다. 이에 따라, CHRDYp 신호가 비활성 상태(로우 상태)로 유지되는 한, RINTp도 역시 비활성 상태로 유지된다.
도시된 바와 같이, 신호 CHRDYp가 활성화된 후(즉 하이가 된 후), RINTp는 활성화될 수 있다. 게다가, RINTp의 활성화는 CHRDY가 활성화될 때 RASn 신호의 상태 또는 조건에 의존하여 이루어진다.
전원이 인가되는 동안 CHRDYp가 활성화(하이 상태)될 때 외부 RASn 신호는:
(a) 제 1 실시예에서 정의된 활성 상태(즉 로우 상태)이거나,
(b) 제 2 실시예에서 정의된 비활성 상태(즉 하이 상태)가 된다.
제 1 실시예
전원이 인가되는 동안에 CHRDYp가 활성 상태가 될 때 RASn이 활성화된다면, RINTp는 CHRDYp 신호로부터 유도되는 게이팅된 신호(GRINTp)에 의해 비활성 상태( 로우로 유지되거나 로우로 구동되는 상태)로 된다. RINTp는 RASn이 활성 상태에서 비활성 상태로 변화한 후 비활성 상태로(즉 하이)부터 활성 상태(즉 로우)로 천이를 일으킬 때까지 비활성 상태를 유지한다. 비활성 상태 이후에 RASn이 활성 상태로 되고 CHRDYp가 여전히 하이(활성 상태)를 유지할 때, RINTp는 활성 상태가 된다. RINTp가 활성(하이) 상태가 될 때, RINTp는 제 1 DRAM 사이클을 초기화시킨다.
신호 CHRDYp가 활성 상태(즉 하이)가 될 때, RAS가 활성(로우) 상태가 되는 조건에 대해 제어 회로의 응답이 이제 조사된다. CHRDYp 신호가 활성 상태가 될 때(즉 로우에서 하이로 변할 때), 이전의 로우 상태는 ND2의 출력(OD2)이 하이가 되도록 한다. CHRDYp가 하이가 될 때, ND2의 출력은 하이를 유지한다. RASn이 로우가 되고 CHRDYp가 로우에서 하이가 되는 것에 대해, ND1로의 두 입력은 하이가 되며, 이에 의해 OD1은 로우를 유지한다. ND2의 입력에 인가된 OD1에서의 로우는 ND2의 출력 GRINTp이 하이 상태를 유지하도록 하며, 상기 하이 상태는 RINTp가 자신의 로우 상태를 유지하게 한다.
RASn이 후속적으로 비활성 상태(즉 하이)가 될 때, (RASn을 반대인) I1의 출력은 ND1의 출력(OD1)이 하이가 되도록 로우로 된다. OD1은 ND2의 제 1 입력에 인가되고, CHRDYp는 ND2의 제 2 입력에 인가된다. ND2의 두 입력은 하이이며, 출력 GRINTp는 로우로 구동된다. 이러한 로우는 ND1의 제 1 입력으로 피드백되어, ND1의 출력이 하이를 유지하도록 보장한다. 그러나, RASn이 하이가 되고 NR1의 제 1 입력에 인가되기 때문에, NR1의 출력은 로우를 유지하며, 이에 의해 RINTp는 로우(비활성화된 상태)를 유지한다. 실질적으로, RASn신호가 활성 상태(로우)가 될 때, NR1의 출력 RINTp은 하이가 된다. 상술한 신호 사이클은 도 4a에 도시된다.
도 4a를 참조하여, 시간(t1)에서 CHRDYp가 활성화될 때(전원인가) RASn이 이미 활성화(로우)가 되어 있으면, GRINTp 신호는 시간(t1)으로부터 RASn이 비활성 상태가 될 때인 시간(t2)까지 RINTp의 생성을 방지한다. 시간(t2)에서, RASn이 비활성화될 때, RINTp는 비활성 상태를 유지한다. 시간(t3)에서, RASn이 활성화 상태(로우)가 되어, RINTp가 하이가 되도록 한다. 시간(t3)까지 활성 상태의 RINTp 신호의 생성을 방지함으로써, 메모리 칩이 의도하지 않은 테스트 모드로 진입하는 것을 방지할 수 있다.
제 2 실시예
전원인가 동안, CHRDYp가 활성 상태(하이 상태)가 되고 RASb이 비활성 상태(하이 상태)가 될 때, CHRDYp신호의 "하이" 조건은 게이트 신호 GRINTp가 비활성 상태로 되도록 한다. 설명된 바와 같이, 활성 상태의 GRINTp 신호는 RINTp가 활성 상태가 되는 것을 방지한다. 따라서, 후속적으로 RASn이 활성 상태(로우)가 되면, RINTp는 활성 상태(하이)로 스위칭하는 것이 가능하여서 제 1 및 모든 다음단의 DRAM 사이클을 초기화한다.
도 3을 참조하여, 처음에는 CHRDYp 신호가 비활성 상태(로우)이고 RASn 신호가 비활성 상태(하이)라고 가정하자. 이러한 신호 조건 동안, ND1의 제 1 입력에 인가되는 CHRDYp의 로우 신호는 출력(GRINTp)이 하이가 되도록 한다. GRINTp 신호의 하이 조건 및 RASn의 하이 신호는 모두 NR1의 입력에 인가된다. 이러한 하이 조건들 모두가 (RINTp를 정의하는) NR1의 출력이 로우가 되도록 하기에 충분하며, RINTp를 비활성 상태로 한다. RASn이 하이가 되면, I1의 출력은 로우가 되고 ND1의 출력은 하이로 구동된다. 이에 의해, ND1 및 ND2가 크로스-커플링되더라도 ND1 및 ND2의 출력 모두가 하이가 된다.
후속적으로 RAS 신호가 비활성 상태로 유지되는 동안, CHRDYp 신호가 활성 상태(즉 하이)가 될 때, ND2의 두 입력은 하이가 되어, ND2의 출력(GRINTp)이 로우가 되도록 한다. 이러한 로우는 출력을 하이로 구동시키는 ND1의 입력으로 피드백된다.
이어 ND1 및 ND2는 로우인 ND2의 출력과 크로스-커플링되며, ND1의 출력은 하이가 된다. GRINTp가 로우가 될 때, RINTp가 하이가 되는 것의 방지하는 조건이 제거된다는 것을 알아야 한다. 따라서 후속적으로 상기 사이클에 대해, RASn이 활성 상태(즉 로우)가 될 때, NR1의 두 입력 및 NR1의 출력(즉 RINTp)은 하이가 되며, 이것은 RINTp의 활성 상태 (하이) 조건을 한정한다. 따라서, RASn이 하이에서 로우 조건으로 되면, NR1의 출력 RINTp은 제 1 및 모든 다음의 DRAM 사이클을 초기화시키는 하이로 된다. 따라서, 도 2의 회로를 사용하여 도 1의 회로(50)를 대체함으로써 의도하지 않은 모드에서 동작하는 문제점이 제거된다.
제어 회로를 요약하면, 도 3의 R-S FF(410)의 출력은 논리 로우로 바뀌며, GRINTp를 비활성 상태가 되게 한다. GRINTp가 비활성 상태가 되면, RINTp는 RASn이 활성 상태가 될 때 NOR 게이트(NOR1)를 통해 활성 상태가 된다. 이러한 점에서, RINTp는 역으로 RASn 천이를 따른다.
본 발명은 DRAM을 사용하여 설명하였다. 그러나, 본 발명이 SRAM , SRAM 뿐 만 아니라, 다른 적합한 메모리 시스템에서도 사용될 수 있다는 것이 자명하다. 게다가, 본 발명은 메모리 칩을 사용하여 설명하였을지라도, 본 발명은 회로에 전원을 인가하는 경우에, 소정 신호의 미리 결정된 순서 지정이 바람직한 상태가 되는 적합한 회로에서 사용할 수 있다는 것도 명백하다. 추가로, 제어 회로는 특정 실시예를 참조하여 설명되었다. 물론 제어 회로의 다른 구현도 바람직한 논리적 기능을 수행하기 위해 사용될 수 있다. 예에 의해 단지, NOR 게이트를 사용하여 구현된 플립플롭(FF)이 사용될 수도 있다. 본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.
본 발명에 따라, "내부" 동작 전압을 생성하기 위해 외부적으로 제공된 동작 전압의 인가에 응답하여 내부 동작 전압이 미리 결정된 값에 도달할 때 활성 상태를 가지는 제 1 제어 신호를 생성하는 전원 공급 회로에 의해 생성된 제 1 제어 신호가 이미 활성 상태에 있고 여전히 유지될 때, 외부 인가의 제 2 제어 신호가 비활성 상태에서 활성 상태가 되는 경우에만 인에이블되는 제 3 제어 신호를 생성하기 위한 출력을 가지도록, 제어 회로를 구성함으로써, 전원인가시 칩이 의도하지 않은 모드로 동작하는 것을 방지한다.
도 1은 종래 기술의 메모리 시스템의 일부 블록도.
도 2는 본 발명에 따른 제어 회로의 블록도.
도 3은 본 발명을 구현한 제어 회로의 개략적 블록도.
도 4a 및 도 4b는 본 발명에 따라 생성된 제어 신호의 개략적 파형도.
*도면의 주요부분에 대한 부호의 설명*
51 : RAS 인터페이스 60 : 부스트 펌프 회로
80 : 테스트모드 디코더 300 : 제어 회로
320,CHRDYp : 제 1 제어 신호 320,RASn : 제 2 제어 신호
ND1,ND2 : 제 1 및 제 2 NAND 게이트

Claims (1)

  1. 내부 제어 신호를 발생시키는 제어 회로를 포함하고,
    상기 제어 회로는,
    메모리 칩이 동작 준비되었음을 나타내는 활성 상태 및 상기 메모리 칩이 동작 준비되지 않았음을 나타내는 비활성 상태를 갖는 제 1 입력 신호를 수신하는 제 1 입력 단자;
    활성 상태 및 비활성 상태를 가지면서, 활성 상태 일 때 상기 메모리 칩의 동작을 개시하는 외부 제어 신호인 제 2 입력 신호를 수신하는 제 2 입력 단자; 및
    상기 제 1 입력 신호 및 제 2 입력 신호에 따라 활성 상태 및 비활성 상태를 갖고, 상기 내부 제어 신호인 출력 신호를 전송하는 출력 단자를 구비하며;
    상기 제어 회로는 제 1 입력 신호 또는 제 2 입력 신호 중 어느 하나가 비활성 상태일 때는 상기 출력 신호를 비활성 상태가 되도록 하고, 상기 제 1 입력 신호가 활성화되고 나서 상기 제 2 입력 신호가 활성화되는 경우에 한해 상기 출력을 활성 상태가 되게 하는 메모리 칩.
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