490928 A7 B7 五、發明説明（I ) 發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明偽有關於在開機時，控制積體電路UC)或晶Η ,例如記億體晶Η。 發明背景 開機俱指供應電力以啓動一晶Η進行其蓮作。開機的 動作設定該晶Η的内部信號在初始邏輯位準。邏輯位準 包含低邏輯位準或0及高邏輯位準或1。一般0對應電 壓上的零伏特，而1對窿VDD即晶Η的運作電壓。 一般，1C包括不同的運作模式，如正常及澜試模式， 或者是執行多種不同的功能。多種不同的晶片模式或功 能偽為一或多個外部控制信號所控制。啓動這些控制信 號中的一或多個信號之使得晶Η在某些蓮作模式下蓮作 或執行特定的功能〇這些外部控制信號或条統位準信號 由条統内其他的1C所産生。基本上，晶片的某些外部控 制信號是活性低邏輯位準信號。 某些外部控制信號為活性低位準之事實可能産生某些 問題。例如，至少在該条統位準下，不同的I c在不同的 時間開機。當晶Η開機時，起動晶Η的内部信號，且設 定在其指定的位準。發出一晶Η備用信號以告知晶Η已被 起動，準備好以供蓮作。基本上，當供應ic之多種不同 次级電路的蓮作電壓達到一預定的位準時，發出晶片備 用信號。 但是，在条統内不同的晶Η霈要不同的開機時間。因 此，有可能發出一（第一）晶片在另一（第二）晶Η之前發 本紙張尺度诚州屮闷四家標彳（rNS ) Λ4规格（210X29*7公漦） 490928 A7 B7 五、發明説明（> ) (請先閱讀背而之注意事項再填寫本頁) 出一晶Η備用信號。如果，例如第二晶片為對第一晶片 産生一外部控制信號的晶Η ,刖問題産生。因為在第一 晶片上的某些控制信號為活性低位準，此種第二晶Η之 不完全啓動導致第一晶片的外部控制信號在活性狀態， 及不期望的狀態中。依據那一控制信號受到影響，I c可 能無意之間進入測試模式。如熟習本技術者所了解者， 此種結果是不被期望的，因為使用者今袈為此晶片在正 常模式下蓮作。 傳統上為了確保ic可在想要的或正常模式下運作、在工c 被接連作正常蓮作之前，控制信號額外進行多次循環。 為了說明上述的問題，將提供描述在傳統的動態隨機存 取記億體（DRAM)IC中如何令遭遇到此類問題。 在以下的討論中（包括本發明之詳細說明），在控制信 號或其頭字語之後附加” n ”或” p ”。" η ”指當信號為”低位 準”（即低位準動作）時，該信號動作，且"Ρ ”指當信號在” 高位準”（卽高位準動作）時，該動作。 第1圖示一如電腦条統的DRAM記億體晶片7及記億體 控制器9。在条統開機期間，蓮作電壓VDD及接地（GND) 供應包括控制器及記億體晶K之多種不同電路。在記億 體晶Η中的”增壓’’泵60接收VDD及GND,且産生”增壓 "(boosted)電壓Vpp以為回應。一般振輻大於VDD的Vpp 分配予晶Η内多個不同的次级電路。另外，增壓泵60提 供一 CHRDYp信號。當Vpp逹到所需要的位準時，增壓泵 産生一活性CHRDYp信號，指示各別的晶Η準備進行蓮作。 本紙张尺度诚州屮ΚΒ!家標彳（（’NS ) Λ4现格（210Χ297公趙） 490928 A7 B7 五、發明説明（—） (請先閱讀背面之注意事項再填寫本頁) 記億體晶Η及控制器經由RASn，C ASn及WEn信號通訊。 在控制器發出該信號且傳送予記憶體晶片作為指示記億 體晶Η功能的外部控制信號。尤其是，RAS η為記億體晶 片的外部主控制信號。因此，RASH需要處於活性狀態以 啓動一操作。例如，經由列位址處於活性狀態而使得RASn 成為低位準，如此可啓動一規則的記億體存取循環。然 後由於行位址被起動為活性，而使得CASn成為低位準。 依據WEii為高位準或低位準，存取可為一讀取或寫入存 取。 一 R AS介面5 0接收RASn及CHRDYp信號作為輸入項，且 提供一輸出RAS内部（RINTp)信號。此RINTp為一内部信號 用來控制多種次级電路。如圖所示，當CHRDYp及RINTp 均處於活性狀態時，RINTp也處於活性狀態。 記憶體晶片也包含不同的蓮作模式，如正常蓮作模式 及測試模式。測試模式使得使用者可測試記億體晶Η。 在測試模式中，如讀取及寫入之類的記億體存取行為與 正常模式中不相同。提供一測試模式解碼器8 0以控制記 億體晶Κ的蓮作模式。此测試模式解碼器接收RINTp, CASn及WEn信號，且産生一輸出信號TMp。一活性之TMp 信號造成記億體晶Η在測試模式下蓮作。由於RINTp是 由RASn所導出，它有效地扮演決定晶片之蓮作模式的角 色。 在傳統的I) R A Μ中，在開機時將引起一項問題。即如果 當CHRDYp處於活性狀態，而導致RASn，CASn及WE η信號 490928 A7 B7 五、發明説明（4 ) (讀先閱讀背面之注意事項再填寫本頁) 處於活性狀態。記憶體晶Μ進入測試模式。因為R A S η , CASii及WEn為活性的低位準信號，所以很容易發生這種 狀況。例如，如果控制器啓動的時間比記億體晶片啓動 的時間長，刖當CHRDYp處於活性狀態時，因為控制器没 有完全開機之故，所以RASn，CASn及WEn將為低位準。 此狀況導致記憶體晶Η無意之間進入進入的測試模式， 而導致在記億體晶片中作不同的運作。 從以上的討論之中，因此希望防止1C在開機期間不小 心地進入其無意進入的蓮作模式。 發明槪述 一種實現本發明的電路包括一供電電路，此電路對於 外部供應的蓮作電壓産生回應，以産生一内部蓮作電壓， 及一指示内部蓮作電壓之狀態的第一控制電壓。當内部 運作電壓達到一預設值時，該第一控制信號從一非活性 狀態成為一活性狀態。具有一活性狀態及一非活性狀態 的第一控制信號，且第二外部供應的控制信號被供應至 閛電路，其對第一及第二控制信號産生回應。閘電路産生一 第三（内部）控制信號，只有在第二控制信號於非活性狀 態時，它才處於活性狀態，而第一控制信號於活性狀態 ，則第二控制信號隨後從一非活性狀態移轉成活性狀態 ，而當第一控制信號處於活性狀態。 在本發明的一實施例中，霄源供應電路及闞電路為記 億體電路中的一部份，該記憶體電路包含配置成行及列 的記億體朐陣列，及一列解碼器可選擇性地將記億體陣 -6 - 本紙尺度遶川中ΚΚ家標彳（（’NS ) A4ML格（210X297公# ) 490928 A7 B7 五、發明説明（f ) (請先閱讀背面之注意事項再填寫本頁) 列之列賦與能量。解碼器包括適於接收位址信號的輸入 裝置，解碼器將此信號解碼以選澤記億體陣列中特定的 某列。第三控制信號用於控制列解碼器的可蓮作性，在 此R有當第三控制信號在活性狀態時，才使得列解碼器 可作用。 本發明的實施例也包括一預充電電路，此電路耦合列 解碼器電路，此電路對處於非活性狀態的第三控制信號 産生回應，以預充電列解碼器，且使其輸出端成為一解 能狀態。 在實現本發明的記億髏電路中，將一外部供應的列位 址選衝信號（RASn)供應一控制電路，對此控制電路也施 加晶Η備用（CHRDYp)信號。當發展以蓮作記億體電路的 内部電壓達到一可蓮作之位準時，CHRDYp信號處於活性 狀態。控制電路産生一輸出信號，定義為内部列位址選 衝（RIMTp)信號，此信號用於控制可驅動記億體陣列之 各列的列解碼器。只有當R A S η信號處於非活性狀態，而 CHRDYp信號處於活性狀態，且然後RASn信號從非活性狀 態成為活性狀態，而CHRDYp仍處於活性狀態時，該RINTp 信號才處於活性狀態。此確保開機時，晶Η不會在一不 想要的模式下蓮作。 画式之簡單説明 各附圖中相同的標示表示相同的組件。 第1圖為習知技術之記憶體条統之一部份的方塊圖； 第2圖為根據本發明之控制電路的方塊圖； 木紙依尺度诚川中阀^家標今（（’NS ) Λ4规格（210Χ297公漦） 490928 A7 B7 五、發明説明（t ) 第3圖為實現本發明之控制電路的槪要圖；以及 (請先閱讀背面之注意事項再填寫本頁) 第4a-b圖為根據本發明中所産生之控制信號的波形圖。 發明之詳細說明 本發明偽有關於用於在開機期間控制積體電路（I C )之 礬應的控制電路。為了方便本發明的討論，本發明僳述 及一記億體1C或如隨機存取記億體（RAM)的晶Η，該RAM 包含動態RAM (DRAM),靜態RAM(SRAM),同步DRAM (SDRAM)。但是，本發明也可以應用在一般的1C中。 現在請參考第2圖，其中顯示根據本發明的控制電路 。控制電路像用於控制一晶片的開機，以産生所期望的 響應。如圖所示，控制電路包含一邏輯電路，此邏輯電 路産生一輸出340以回應内部及外部信號320及330。此 内部信號為，例如顯示晶片已開機的信號此外部信號是 一控制信號，指示接達至一晶片。另外，外部信號為一 用於決定1C之蓮作模式的信號。例如，輸出340為一内 部控制信號，當此輸出340處於活性狀態時，啓動晶片 之蓮作。 控制電路防止1C在開機期間進入一不想要的模式中。 在一實施例中，當外部輸入信號已處於活性狀態，或者 是大約與内部信號變成活性狀態相同的時間處於活性狀 態時，控制電路不理會外部信號，直到外部信號或為非 活性狀態之後，下一次再成為活性狀態時為止。實際上 ，在此例子中的控制電路之動作如同外部控制信號處於 非活性狀態，雖然它實際上是處於活性狀態。 一 8 - 本紙张尺政1¾州屮闽段家標今（（’NS ) Λ4现格（210'〆297公势） 490928 A7 B7 五、發明説明（7 ) (讀先閱讀背面之注意事項再填寫本頁) 因此，當内部輸入信號320成為活性狀態時，而假如 外部信號也處於活性狀態，控制電路禁止輸出端340變 成活性狀態。在外部信號轉換成為非活性狀態，且隨後 回到活性狀態時，輸出端切換至活性狀態。結果，如果 在外部控制信號33 0變成活性狀態時或之後，如果内部 信號320處於活性狀態，則將外部信號切換至活性狀態 的作業將延遲一外部控制信號循環。此確保産生外部控 制信號的1C開機並準備好可以蓮作，當接收此信號的1C 準備好可以蓮作，因此防止它進入一不想要進入的運作 模式。另外，如果當外部控制信號變成活性狀態時，内 部信號已經是處於活性狀態，則輸出3 4 0不經等待切換 成為活性狀態。在此例子中，不需要等待下一外部控制 信號循環，偽因産生外部控制信號的1C已開機，且準備 為使用者所用。 在另一實施例中，例如控制電路300取代記億體晶片 中的RAS介面，如第1圖所示。當作為RAS介面時，内部 信號320是一個開機或晶片備用（CHRDYp)信號及外部控 制信號3 3 0為一列位址選衝信號。回應CHRDYp及R AS η信 號所産生的輸出信號作為RINTp信號。結果，控制電路 藉由保證RINTp在它被處於活性狀態的CHRDYp及RASn將 它變成非活性狀態之前是處於活性狀態，此控制電路由 於此方式而避免晶Η在不想要的模式中蓮作。 現在請參考第3圖，其中顯示示範性的控制電路300。 控制電路例如使用在如DRAM, SDRAM或SRAM的記億體晶 本紙張又度適中國^家m rNS ) Λ4規格（210X 297公f ) 490928 A7 B7 五、發明説明（X ) (請先閱讀背面之注意事項再填寫本頁) Η中。電路包含一輸入端9 1，一 "外部"列位址選衝輸入 信號UASn)施加在此輸入端上，及包含一輸入端93，一 晶Η備用（P)信號，亦以CHRDYp表示，施加在此輸人端上 。CHRDYP信號為一活性的高位準信號（即當其為活性時， 是在高狀態或定高位準）。當$部電壓（即第1圖之增壓 泵60中的Vpp)的振幅到達足夠的水準以保證雷路之可信 賴蓮作時，在開機期間，CHRDYp變成為活性。當内部電 壓量不足時，C H R D Y p仍在非活性（低位準）狀態。”外部” 供應的列位址選衝信號也以RASn表示，為一活性的低位 準信號（即當其為活性時，在低狀態或低位準下）。其為 一主控信號。在實現本發明的電路中，限制RAS η以産生 一内部RAS信號，也稱為RINTp,此為一活性的高位準信 號，且使用在晶片内部。 如第3圖所示，反相器I 1使得R AS η反相。用上，在 外部控制信號處於活性高位準，可不使用反相器。一正 反器（FF)接收反相的RASn及CHRDYP信號。圖示之正反器 為一設定-重設（R - S )型F F。R - S F F包含第一及第二N A N D 閛ND1及02。NAND鬧ND1的一輸人及NAND閜ND2的一輸入 以R - S F F的各別的S及R端表示。反相器I 1的輸出被輸 入至S端，且CHHDY信號施加於R端上。ND1的輸出端0D1 連接（且回授）HD2—第二輸入端，且ND2的輪出0D2連接 (旦回授）至ΟΙ的第二輸入端。經由此連接，ND1及02 互耦合以形成一設定-重設正反器。 為FF之輸出項之ND2之輸出0D2表示成閛RAS内部（GRINTp) -1 0 -
本紙张尺度垧川屮闽囚家樣·今（（、NS ) Λ4規格（210x79fT 經淖部中次標卑而货.T-消费合竹社印％ 490928 A7 B7 五、發明説明（？） 信號。GRIN TP信號施加於兩輸入NOR閘NR1的第二輸入端 ,RASn施加於Ν〇ϋ閛NR1的一輸入端。為控制電路之輸出 項之NR1之輸出為該内部RINTP信號。如此將於T文中加 以說明者，産生RINTP以回應受GRINTp信號控制或管制 的RASri信號。然後將RINTp分配於晶H7中不同的電路以 允許某些晶Η蓮作發生。 在與習知技術条統産生的RINTp明顯對比的，只有當 CHRDYp成為活性，RASn非活性時，RINTp才變成活性。 如果當CHRDYP成為活性，而RASn為活性時，RINTP仍保 持非活性，直到RAS η改變為非活性狀態且然後回到活性 狀態為止。此確保記憶體晶片不進入不想要的蓮作模式。 控制電路使用CflRDYp信號以産生表示成GRINTP的閘（控 制）信號，可以用來使得RINTp成為非活性。當CHRDYP信號 是非活性（即低位準）時，ND2的輸出，即為GRINTP信號 是在”高位準”狀態，而不論RASn 信號的狀態如何。當 G R I N T p為π高位準”，一高位準信號施加於N R 1的輸入端。 此導致可將定義信號RINTp的NR1之輸出維持或驅動至低 位準，此將RINTp置於非活性狀態。因此，只要CHRDYp 信號處於非活性（在其低位準狀態），RINTp仍維持非活 性。 如圖所示，只有在信號CHRDYP成為活性（成為高位準） 後，RINTp才變成活性。而且，將R〇Tp變成活性僳在當 CHRDY變成活性時，視RASn信號的情況或狀態而定。 當CHRDYp在開機期間變成活性（在其高位準狀態）時， -1 1 - 本紙張尺度诚川巾國囚家標冷（（、NS ) Λ4規格（210 X297.公# ) ---------Φ------1T------· (請先閱讀背面之注意事項再填寫本頁) 490928 A7 . B7 五、發明説明（、。） 外部RASn信號可為： (a )如例子1定義的活性（即在低位準狀態）；或 (請先閱讀背面之注意事項再填寫本頁) (b )如例子2定義的非活性（即在高位準狀態）。 例1 如果當開機期間CHRDYp成為活性時，RASn為活性（低 位準），RINTp將從CHRDYp信號中得到的閘信號（GRINTp) 而成為非活性（維持在低準位或驅動至低準位>。RINTp 將保持非活性，直到RASii從活性狀態成為非活性狀態為 止，且然後從非活性（即高位準）狀態轉換進入活性（卽 低位準）狀態。當RAS τι進入活性狀態（即低位準）時，在 已非活性之後，且CHRDYp仍在高位準（活性）時，將使得 RINTp為活性。當RINTp被驅動至活性（高位準）狀態時， 則啓動第一 DRAM循環。 現在撿査當信號CHRDYp成為活性（即高位準）時，控制 電路對於處於活性（低準位）之RAS之情況的響應。當CHRDYp 信號成為活性（即從”低位準M至"高位準"）時，其先前的 低位準狀態已使得ND2的輸出0D2成為高位準^當CHRDYp 成為高位準時，ND2的輸出保持高位準。對於在低位準 的RASn，且CHRD Yp從低位準至高位準，則兩個至ND 1的 輸入為高位準，因此其輸出0D1保持在低位準。施加於在 ND2之輸入的0D1為低位準時，使得ND2的輸出GRINTp維 持高位準狀態，而使得R I N T p仍在高位準（非活性）狀態。 當隨後RASn進入非活性狀態（即高位準）時，II的輸 出（其為RASn之相反）將進入低位準，而使得ND1的輸出 -1 2 - 本紙張凡度適州中國15家標今（rNS ) Λ4规格（210X297公# ) 490928 A7 B7 五、發明説明（u ) (請先閱讀背面之注意事項再填寫本頁) 0D1進入高位準。0D1施加於02的一輸入端，且CHRDYp 施加於在ND2的另一輸入端。現在至ND2的兩個輪入端成為 高位準，且驅動其輸出GRINTp被驅動成為低位準。此低 位準被回授至ND1的一輸入端，以確保ND1的輸出保持高 。但是，因為RAS η在高位準狀態，且作用在NR1的一輸 入端，則ND1的一輸出端仍為低位準，在此RIHTp仍在低 位準（或非活性狀態）。隨後，當RASn信號進入活性狀態 (低位準）時，NR1的輪出RINTp進入高位準。第4A圖説明 上逑的信號循環。 現在請參考第4Α圖，注意，在時間tl時，如果當CHRDYp 成為活性（開機），RASn已是活性（低位準），GRINTp信號 在RASn成為非活性時，將在時間tl至t2之間，禁止産生 RINTp。在時間t2時，當RASn成為非活性，則RINTp雖然 保持非活性。在時間t3時，RASn進入低位準的活性狀態 ，使得RINTp成為高位準。經由在時間t3前，禁止産生 活性的R I N T p信號，可防止記億髏晶Η無意間進入測試 模式。 例2
在開機期間内（或當開機時）當CHRDYp進人活性狀態（高 位準狀態），且RASn為非活性（高位準狀態）時，CHRDYp信 號的”高位準”狀態使得閜信號GRI NT p進入其非活性狀態 。如上所述，活性的GRINTp信號限制RINTp成為活性狀態 。因此，當隨後RASn成為活性狀態（低位準），RIMTp可被 切換成活性狀態（高位準）以啓動第一及所有以下的DRAM -1 3- 490928 A7 B7 五、發明説明（) 循環。 現在請參考第3圖，假設開始時，CHRDYp是非活性 (低位準）且R A S η信號非活性（即高位準）。對於此信號條 件，作用在MD 1之一輸入端的CHRDYp低位準信號使得其 輸出（GRINTp)成為高位準。GRINTp信號的高位準狀態及 RAS η高位準信號兩者均作用在NR1的輸入端。這些高位 準狀態中任何一狀態均足以導致NR1的輸出（其定義RINTp) 在低位準狀態，且將RIMTp置於非活性狀態。如果RASn 為高位準，II的輸出端在低位準，且HD1的輸出被驅動 至高位準。因此HD1及ND2的輸出均在高位準，雖然ND1 及N D 2為互耦合。 當，隨後，CHRDYp信號成為活性（邸高位準），而RAS 信號仍保持非活性（即高位準）時，至ND2的兩輸入端成 為高位準，使得ND2的輸出端（GRINTp)成為低位準。此 低位準回授ND1的一輸入端，而驅動其輸出端至高位準。 經淆部中次椋準而員_τ·消贽合竹杜印製 (請先閲讀背面之注意事項再填寫本頁) 然後ND1及ND2互相耦合ND2之輸出而在低位準，且ND1 之輸出在高位準。注意，當GRIN Tp成為低位準，禁止 RINTP成為高位準的狀態已去除。因此，隨後在上述循 環中，當RASn成為活性時（即低位準），至NR1的兩輸入 項成為低位準，且NR1的輸出項（即RINTp)成為高位準， 其定義RINTp的活性（高位準）條件。因此，當RASn從高 位準成為低位準狀態時，NR1的輸出RINTp成為高位準， 起動第一及所有以下的DRAM循環。因此，其顯示以第2 圖的電路代替第1圖的電路50，可避免在一不想要模式 -1 4 - 本紙if(尺度诚川屮阈阀家標噂（（、NS ) /\4坭格（210Χ Μ7公般） 490928 A7 B7 五、發明説明（〇 ) 中蓮作的問題。 (讀先閱讀背面之注意事項再填寫本頁) 為了總結控制電路，第3圖之RS-FF 410的輸出被設 為邏輯低位準，使得GRINTp為非活性。一旦GRINTp是非 活性，刖當R A S η再度成為活性時，經由N 0 R閘N 0 R 1使得 RINTp成為活性狀態。從此開始，RINTp反向跟隨箸RASn 之轉換。 文中以DRAM説明本發明。但是，須了解，本發明也可 適於於SRAM, SDRAM及其他適當的記憶體条統。而且， 雖然以記億體晶Η以説明本發明，顯然地，本發明可適 於在其他適當的雷路中，在當對此等電路開機時，期望 有某些信號的預定序列。甚至，文中以特定實施例所說 明的控制雷路，當然，此控制電路之其他執行方式可被 使用以達到期望的邏輯功能。例如，可使用配置N0R閘 的因此上述說明無法完全決定本發明的範圍，而是 要參考所附之申請專利範圍以及其所有相等類似的範圍 而定。 -15- 本紙张尺度诚川屮（（’NS ) Λ4规格（210 X 297公f ) 490928 A7 B7五、發明説明（Μ ) 參考符號説明 7......D R A Μ記億體晶片 9......記億體控制器 50.....RAS介面 6 0.....增壓栗 80.....測試模式解碼器 91 , 93 · . ·.輸入端 3 0 0 ..…控制電路 3 2 0 ----内部輸入信號 3 3 0——外部控制信號 3 4 0 ..…輸出信號 II.....反相器 F F ·——正反器 CHRDY——晶Η備用信號 R A S ....列位址選衝信號 RINT...内部列位址選衝信號 --.-------- (請先閱讀背面之注意事項再填寫本頁) 訂 ΜΎ 經濟部屮决標^而只Η消合竹社印^ -16- 本紙张尺度適川中KK家標彳（（、NS ) Λ4规格（210 X 297公f )