KR20180001278A - 반도체장치 - Google Patents

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Abstract

반도체장치는 제1 랭크선택신호에 응답하여 동작하는 제1 랭크; 및 제2 랭크선택신호에 응답하여 동작하는 제2 랭크를 포함하되, 상기 제1 랭크는 상기 제1 랭크선택신호가 클럭의 제1 에지 및 제2 에지에 동기하여 인에이블상태를 유지하는 경우 내부제어동작을 차단하고 터미네이션동작을 수행한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 터미네이션동작을 수행하는 반도체장치에 관한 것이다.
동기식 반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력받는다.
본 발명은 커맨드에 의해 터미네이션동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 랭크선택신호에 응답하여 동작하는 제1 랭크; 및 제2 랭크선택신호에 응답하여 동작하는 제2 랭크를 포함하되, 상기 제1 랭크는 상기 제1 랭크선택신호가 클럭의 제1 에지 및 제2 에지에 동기하여 인에이블상태를 유지하는 경우 내부제어동작을 차단하고 터미네이션동작을 수행하는 반도체장치를 제공한다.
또한, 본 발명은 제1 입력제어신호 및 제1 터미네이션인에이블신호에 응답하여 제1 전치커맨드로부터 내부제어동작을 위한 제1 커맨드와 터미네이션동작을 위한 제1 터미네이션커맨드를 생성하는 제1 커맨드생성회로; 및 제2 입력제어신호 및 제2 터미네이션인에이블신호에 응답하여 제2 전치커맨드로부터 상기 내부제어동작을 위한 제2 커맨드와 상기 터미네이션동작을 위한 제2 터미네이션커맨드를 생성하는 제2 커맨드생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 별도의 핀(PIN)을 구비하지 않고 외부에서 입력되는 커맨드어드레스를 이용하여 터미네이션동작을 수행함으로써, 반도체장치에 포함된 핀 수를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 터미네이션동작이 수행될 때 리드동작, 라이트동작 및 모드레지스터리드동작 등을 수행하기 위한 내부커맨드가 생성되는 것을 차단하여 오동작 및 전류소모를 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제1 랭크의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제1 랭크에 포함된 내부클럭생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 2에 도시된 제1 랭크에 포함된 전치커맨드생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 2에 도시된 제1 랭크에 포함된 내부칩선택신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 2에 도시된 제1 랭크에 포함된 제1 커맨드생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 2에 도시된 제1 랭크에 포함된 제2 커맨드생성회로의 일 실시예에 따른 회로도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 제1 랭크의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치(1)는 입력회로(2), 제1 랭크(3) 및 제2 랭크(4)를 포함할 수 있다.
입력회로(2)는 제1 핀(21), 제2 핀(22), 제3 핀(23) 및 제4 핀(24)을 포함할 수 있다. 제1 핀(21)은 커맨드어드레스(CA<1:N>)가 입력될 수 있다. 커맨드어드레스(CA<1:N>)는 외부에서 입력되는 커맨드 및 어드레스가 적어도 하나 포함될 수 있다. 제2 핀(22)은 클럭(CLK) 및 반전클럭(CLKB)이 입력될 수 있다. 제2 핀(22)은 단수로 표시하였지만 클럭(CLK) 및 반전클럭(CLKB)이 각각 입력되는 복수의 핀으로 구현될 수 있다. 제3 핀(23)은 제1 랭크선택신호(CS_R1)가 입력될 수 있다. 제1 랭크선택신호(CS_R1)는 제1 랭크(3)의 동작을 위해 인에이블되는 신호로 정의될 수 있다. 제4 핀(24)은 제2 랭크선택신호(CS_R2)가 입력될 수 있다. 제2 랭크선택신호(CS_R2)는 제2 랭크(4)의 동작을 위해 인에이블되는 신호로 정의될 수 있다.
제1 랭크(3) 및 제2 랭크(4)는 커맨드어드레스(CA<1:N>), 클럭(CLK) 및 반전클럭(CLKB)이 입력되는 입력회로(2)를 공유할 수 있다. 제1 랭크(3)는 클럭(CLK)의 에지(edge)에 동기하여 제1 랭크선택신호(CS_R1)가 인에이블되는 경우 내부제어동작을 수행할 수 있다. 내부제어동작에는 모드레지스터리드동작, 리드동작 및 라이트동작이 포함될 수 있다. 제1 랭크(3)는 클럭(CLK)의 연속된 에지(edge)에 동기하여 제1 랭크선택신호(CS_R1)가 인에이블 상태를 유지하는 경우 터미네이션동작을 수행할 수 있다. 제2 랭크(4)는 클럭(CLK)의 에지(edge)에 동기하여 제2 랭크선택신호(CS_R2)가 인에이블되는 경우 내부제어동작을 수행할 수 있다. 제2 랭크(4)는 클럭(CLK)의 연속된 에지(edge)에 동기하여 제2 랭크선택신호(CS_R2)가 인에이블 상태를 유지하는 경우 터미네이션동작을 수행할 수 있다.
도 2를 참고하면 제1 랭크(3)는 내부클럭생성회로(31), 전치커맨드생성회로(32), 내부칩선택신호생성회로(33), 제1 커맨드생성회로(34), 제2 커맨드생성회로(35) 및 신호합성회로(36)를 포함할 수 있다.
내부클럭생성회로(31)는 클럭(CLK) 및 반전클럭(CLKB)을 입력받아, 제1 내부클럭(ICLK1), 제2 내부클럭(ICLK2), 제1 지연클럭(CLKD1), 제2 지연클럭(CLKD2), 제3 지연클럭(CLKD3) 및 제4 지연클럭(CLKD4)을 생성할 수 있다. 내부클럭생성회로(31)는 클럭(CLK) 및 반전클럭(CLKB)을 분주하여 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 생성할 수 있다. 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)은 클럭(CLK) 및 반전클럭(CLKB)의 주기보다 2배 큰 주기로 설정되는 2분주 신호로 생성될 수 있다. 제1 내부클럭(ICLK1)은 기설정된 시점을 기준으로 클럭(CLK)의 홀수번째 라이징에지(실시예에 따라서는 클럭(CLK)의 짝수번째 라이징에지로 설정 가능)에 동기하여 라이징에지가 발생하도록 설정될 수 있다. 제2 내부클럭(ICLK2)은 기설정된 시점을 기준으로 클럭(CLK)의 짝수번째 라이징에지(실시예에 따라서는 클럭(CLK)의 홀수번째 라이징에지로 설정 가능)에 동기하여 라이징에지가 발생하도록 설정될 수 있다. 내부클럭생성회로(31)는 제1 내부클럭(ICLK1)을 지연시켜 제1 지연클럭(CLKD1) 및 제2 지연클럭(CLKD2)을 생성할 수 있다. 제1 지연클럭(CLKD1) 및 제2 지연클럭(CLKD2)은 제1 내부클럭(ICLK1)을 서로 다른 지연구간만큼 지연시켜 생성할 수 있다. 내부클럭생성회로(31)는 제2 내부클럭(ICLK2)을 지연시켜 제3 지연클럭(CLKD3) 및 제4 지연클럭(CLKD4)을 생성할 수 있다. 제3 지연클럭(CLKD3) 및 제4 지연클럭(CLKD4)은 제2 내부클럭(ICLK2)을 서로 다른 지연구간만큼 지연시켜 생성할 수 있다.
전치커맨드생성회로(32)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 응답하여 커맨드어드레스(CA<1:N>)로부터 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1), 제1 전치리드커맨드(RD_PREB1), 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)를 생성할 수 있다. 전치커맨드생성회로(32)는 제1 내부클럭(ICLK1)에 동기하여 커맨드어드레스(CA<1:N>)를 버퍼링한 신호를 래치한 후 디코딩하여 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1) 및 제1 전치리드커맨드(RD_PREB1)를 생성할 수 있다. 제1 전치모드레지스터리드커맨드(MRR_PREB1)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 수행되는 모드레지스터리드동작을 위해 인에이블되는 신호로 설정될 수 있다. 제1 전치라이트커맨드(WT_PREB1)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 수행되는 라이트동작을 위해 인에이블되는 신호로 설정될 수 있다. 제1 전치리드커맨드(RD_PREB1)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 수행되는 리드동작을 위해 인에이블되는 신호로 설정될 수 있다. 전치커맨드생성회로(32)는 제2 내부클럭(ICLK2)에 동기하여 커맨드어드레스(CA<1:N>)를 버퍼링한 신호를 래치한 후 디코딩하여 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)를 생성할 수 있다. 제2 전치모드레지스터리드커맨드(MRR_PREB2)는 제2 내부클럭(ICLK2)의 라이징에지에 동기하여 수행되는 모드레지스터리드동작을 위해 인에이블되는 신호로 설정될 수 있다. 제2 전치라이트커맨드(WT_PREB2)는 제2 내부클럭(ICLK2)의 라이징에지에 동기하여 수행되는 라이트동작을 위해 인에이블되는 신호로 설정될 수 있다. 제2 전치리드커맨드(RD_PREB2)는 제2 내부클럭(ICLK2)의 라이징에지에 동기하여 수행되는 리드동작을 위해 인에이블되는 신호로 설정될 수 있다.
내부칩선택신호생성회로(33)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 응답하여 제1 랭크선택신호(CS_R1)로부터 제1 지연칩선택신호(CSD1) 및 제2 지연칩선택신호(CSD2)를 생성할 수 있다. 내부칩선택신호생성회로(33)는 제1 내부클럭(ICLK1)에 동기하여 제1 랭크선택신호(CS_R1)를 버퍼링한 신호를 래치한 후 지연시켜 제1 지연칩선택신호(CSD1)를 생성할 수 있다. 내부칩선택신호생성회로(33)는 제2 내부클럭(ICLK2)에 동기하여 제1 랭크선택신호(CS_R1)를 버퍼링한 신호를 래치한 후 지연시켜 제2 지연칩선택신호(CSD2)를 생성할 수 있다.
제1 커맨드생성회로(34)는 제1 지연클럭(CLKD1), 제2 지연클럭(CLKD2), 제4 지연클럭(CLKD4) 및 제1 지연칩선택신호(CSD1)에 응답하여 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1) 및 제1 전치리드커맨드(RD_PREB1)로부터 제1 모드레지스터리드커맨드(MRRCMD1), 제1 시프트모드레지스터리드커맨드(MRRCMDS1), 제1 라이트커맨드(WTCMD1), 제1 시프트라이트커맨드(WTCMDS1), 제1 리드커맨드(RDCMD1), 제1 시프트리드커맨드(RDCMDS1), 제1 터미네이션커맨드(ODTCMD1) 및 제2 터미네이션인에이블커맨드(ODTENCMD2)를 생성할 수 있다. 제1 커맨드생성회로(34)는 제1 지연클럭(CLKD1)에 동기하여 인에이블된 제1 지연칩선택신호(CSD1)가 입력되는 경우 내부제어동작을 수행하기 위해 선택적으로 인에이블되는 제1 모드레지스터리드커맨드(MRRCMD1), 제1 시프트모드레지스터리드커맨드(MRRCMDS1), 제1 라이트커맨드(WTCMD1), 제1 시프트라이트커맨드(WTCMDS1), 제1 리드커맨드(RDCMD1) 및 제1 시프트리드커맨드(RDCMDS1)를 생성할 수 있다. 제1 모드레지스터리드커맨드(MRRCMD1) 및 제1 시프트모드레지스터리드커맨드(MRRCMDS1)는 내부제어동작 중 모드레지스터리드동작 수행을 위해 인에이블될 수 있다. 제1 라이트커맨드(WTCMD1) 및 제1 시프트라이트커맨드(WTCMDS1)는 내부제어동작 중 라이트동작 수행을 위해 인에이블될 수 있다. 제1 리드커맨드(RDCMD1) 및 제1 시프트리드커맨드(RDCMDS1)는 내부제어동작 중 리드동작 수행을 위해 인에이블될 수 있다. 제1 커맨드생성회로(34)는 내부제어동작이 수행되는 경우 인에이블되는 제1 터미네이션커맨드(ODTCMD1)를 생성할 수 있다. 이때, 제2 터미네이션인에이블커맨드(ODTENCMD2)는 디스에이블 상태를 유지하는 것이 바람직하다. 제1 커맨드생성회로(34)는 제2 커맨드생성회로(35)에서 인에이블되는 제2 터미네이션커맨드(ODTCMD2)가 생성된 후 제1 지연클럭(CLKD1)에 동기하여 제1 지연칩선택신호(CSD1)가 인에이블 상태를 유지하는 경우 인에이블되는 제2 터미네이션인에이블커맨드(ODTENCMD2)를 생성할 수 있다. 제1 커맨드생성회로(34)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
제2 커맨드생성회로(35)는 제2 지연클럭(CLKD2), 제3 지연클럭(CLKD3), 제4 지연클럭(CLKD4) 및 제2 지연칩선택신호(CSD2)에 응답하여 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)로부터 제2 모드레지스터리드커맨드(MRRCMD2), 제2 시프트모드레지스터리드커맨드(MRRCMDS2), 제2 라이트커맨드(WTCMD2), 제2 시프트라이트커맨드(WTCMDS2), 제2 리드커맨드(RDCMD2), 제2 시프트리드커맨드(RDCMDS2), 제2 터미네이션커맨드(ODTCMD2) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)를 생성할 수 있다. 제2 커맨드생성회로(35)는 제3 지연클럭(CLKD3)에 동기하여 인에이블된 제2 지연칩선택신호(CSD2)가 입력되는 경우 내부제어동작을 수행하기 위해 선택적으로 인에이블되는 제2 모드레지스터리드커맨드(MRRCMD2), 제2 시프트모드레지스터리드커맨드(MRRCMDS2), 제2 라이트커맨드(WTCMD2), 제2 시프트라이트커맨드(WTCMDS2), 제2 리드커맨드(RDCMD2) 및 제2 시프트리드커맨드(RDCMDS2)를 생성할 수 있다. 제2 모드레지스터리드커맨드(MRRCMD2) 및 제2 시프트모드레지스터리드커맨드(MRRCMDS2)는 내부제어동작 중 모드레지스터리드동작 수행을 위해 인에이블될 수 있다. 제2 라이트커맨드(WTCMD2) 및 제2 시프트라이트커맨드(WTCMDS2)는 내부제어동작 중 라이트동작 수행을 위해 인에이블될 수 있다. 제2 리드커맨드(RDCMD2) 및 제2 시프트리드커맨드(RDCMDS2)는 내부제어동작 중 리드동작 수행을 위해 인에이블될 수 있다. 제2 커맨드생성회로(35)는 내부제어동작이 수행되는 경우 인에이블되는 제2 터미네이션커맨드(ODTCMD2)를 생성할 수 있다. 이때, 제1 터미네이션인에이블커맨드(ODTENCMD1)는 디스에이블 상태를 유지하는 것이 바람직하다. 제2 커맨드생성회로(35)는 제1 커맨드생성회로(34)에서 인에이블되는 제1 터미네이션커맨드(ODTCMD1)가 생성된 후 제3 지연클럭(CLKD3)에 동기하여 제2 지연칩선택신호(CSD2)가 인에이블 상태를 유지하는 경우 인에이블되는 제1 터미네이션인에이블커맨드(ODTENCMD1)를 생성할 수 있다. 제2 커맨드생성회로(35)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7을 참고하여 후술한다.
신호합성회로(36)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 응답하여 제1 터미네이션인에이블커맨드(ODTENCMD1) 및 제2 터미네이션인에이블커맨드(ODTENCMD2)로부터 터미네이션레이턴시신호(ODT_AL)를 생성할 수 있다. 신호합성회로(36)는 제1 내부클럭(ICLK1)에 동기하여 제1 터미네이션인에이블커맨드(ODTENCMD1)를 시프팅하여 터미네이션레이턴시신호(ODT_AL)를 생성할 수 있다. 신호합성회로(36)는 제2 내부클럭(ICLK2)에 동기하여 제2 터미네이션인에이블커맨드(ODTENCMD2)를 시프팅하여 터미네이션레이턴시신호(ODT_AL)를 생성할 수 있다. 신호합성회로(36)는 제1 터미네이션인에이블커맨드(ODTENCMD1)가 인에이블되는 경우 제1 터미네이션인에이블커맨드(ODTENCMD1)를 시프팅하여 터미네이션레이턴시신호(ODT_AL)를 생성하고, 제2 터미네이션인에이블커맨드(ODTENCMD2)가 인에이블되는 경우 제2 터미네이션인에이블커맨드(ODTENCMD2)를 시프팅하여 터미네이션레이턴시신호(ODT_AL)를 생성할 수 있다.
도 3을 참고하면 내부클럭생성회로(31)는 클럭입력버퍼(311), 분주회로(312), 제1 지연기(313), 제2 지연기(314), 제3 지연기(315) 및 제4 지연기(316)를 포함할 수 있다.
클럭입력버퍼(311)는 클럭(CLK) 및 반전클럭(CLKB)을 비교하여 버퍼클럭(BCLK)을 생성할 수 있다. 버퍼클럭(BCLK)은 클럭(CLK)을 버퍼링하여 생성된 신호이다.
분주회로(312)는 버퍼클럭(BCLK)을 분주하여 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 생성할 수 있다. 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)은 클럭(CLK) 및 반전클럭(CLKB)의 주기보다 2배 큰 주기로 설정되는 2분주 신호로 생성될 수 있다. 제1 내부클럭(ICLK1)은 기설정된 시점을 기준으로 클럭(CLK)의 홀수번째 라이징에지(실시예에 따라서는 클럭(CLK)의 짝수번째 라이징에지로 설정 가능)에 동기하여 라이징에지가 발생하도록 설정될 수 있다. 제2 내부클럭(ICLK2)은 기설정된 시점을 기준으로 클럭(CLK)의 짝수번째 라이징에지(실시예에 따라서는 클럭(CLK)의 홀수번째 라이징에지로 설정 가능)에 동기하여 라이징에지가 발생하도록 설정될 수 있다.
제1 지연기(313)는 제1 내부클럭(ICLK1)을 지연시켜 제1 지연클럭(CLKD1)을 생성할 수 있다. 제2 지연기(314)는 제1 내부클럭(ICLK1)을 지연시켜 제2 지연클럭(CLKD2)을 생성할 수 있다. 제3 지연기(315)는 제2 내부클럭(ICLK2)을 지연시켜 제3 지연클럭(CLKD3)을 생성할 수 있다. 제4 지연기(316)는 제2 내부클럭(ICLK2)을 지연시켜 제4 지연클럭(CLKD4)을 생성할 수 있다. 제1 지연기(313), 제2 지연기(314), 제3 지연기(315) 및 제4 지연기(316)가 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 4를 참고하면 전치커맨드생성회로(32)는 커맨드입력버퍼(321), 셋업홀드지연기(322), 제1 커맨드래치(323), 제2 커맨드래치(324), 제1 디코더(325) 및 제2 디코더(326)를 포함할 수 있다.
커맨드입력버퍼(321)는 제1 기준전압(VREF1)에 응답하여 커맨드어드레스(CA<1:N>)를 입력받아 버퍼커맨드어드레스(CAB<1:N>)를 생성할 수 있다. 커맨드입력버퍼(321)는 제1 기준전압(VREF1)을 기준으로 커맨드어드레스(CA<1:N>)를 버퍼링하여 버퍼커맨드어드레스(CAB<1:N>)를 생성할 수 있다.
셋업홀드지연기(322)는 버퍼커맨드어드레스(CAB<1:N>)를 지연시켜 지연커맨드어드레스(CABD<1:N>)를 생성할 수 있다. 셋업홀드지연기(322)는 셋업홀드 타임을 확보한 상태로 지연커맨드어드레스(CABD<1:N>)가 생성될 수 있도록 기설정된 지연구간으로 버퍼커맨드어드레스(CAB<1:N>)를 지연시킬 수 있다.
제1 커맨드래치(323)는 제1 내부클럭(ICLK1)에 응답하여 지연커맨드어드레스(CABD<1:N>)를 래치하여 제1 래치커맨드어드레스(LCA1<1:N>)를 생성할 수 있다. 제1 커맨드래치(323)는 제1 내부클럭(ICLK1)의 라이징에지(실시예에 따라서는 폴링에지)에 동기하여 지연커맨드어드레스(CABD<1:N>)를 래치할 수 있다.
제2 커맨드래치(324)는 제2 내부클럭(ICLK2)에 응답하여 지연커맨드어드레스(CABD<1:N>)를 래치하여 제2 래치커맨드어드레스(LCA2<1:N>)를 생성할 수 있다. 제2 커맨드래치(324)는 제2 내부클럭(ICLK2)의 라이징에지(실시예에 따라서는 폴링에지)에 동기하여 지연커맨드어드레스(CABD<1:N>)를 래치할 수 있다.
제1 디코더(325)는 제1 래치커맨드어드레스(LCA1<1:N>)를 디코딩하여 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1) 및 제1 전치리드커맨드(RD_PREB1)를 생성할 수 있다. 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1) 및 제1 전치리드커맨드(RD_PREB1)는 제1 래치커맨드어드레스(LCA1<1:N>)에 포함된 비트들의 논리레벨 조합에 따라 선택적으로 인에이블될 수 있다.
제2 디코더(326)는 제2 래치커맨드어드레스(LCA2<1:N>)를 디코딩하여 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)를 생성할 수 있다. 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)는 제2 래치커맨드어드레스(LCA2<1:N>)에 포함된 비트들의 논리레벨 조합에 따라 선택적으로 인에이블될 수 있다.
도 5를 참고하면 내부칩선택신호생성회로(33)는 선택신호입력버퍼(331), 선택신호셋업홀드지연기(332), 제1 선택신호래치(333), 제2 선택신호래치(334), 제1 선택신호지연기(335) 및 제2 선택신호지연기(336)를 포함할 수 있다.
선택신호입력버퍼(331)는 제2 기준전압(VREF2)에 응답하여 제1 랭크선택신호(CS_R1)를 입력받아 버퍼선택신호(CSB)를 생성할 수 있다. 선택신호입력버퍼(331)는 제2 기준전압(VREF2)을 기준으로 제1 랭크선택신호(CS_R1)를 입력받아 버퍼선택신호(CSB)를 생성할 수 있다.
선택신호셋업홀드지연기(332)는 버퍼선택신호(CSB)를 지연시켜 지연버퍼선택신호(CSBD)를 생성할 수 있다. 선택신호셋업홀드지연기(332)는 셋업홀드 타임을 확보한 상태로 지연버퍼선택신호(CSBD)가 생성될 수 있도록 기설정된 지연구간으로 버퍼선택신호(CSB)를 지연시킬 수 있다.
제1 선택신호래치(333)는 제1 내부클럭(ICLK1)에 응답하여 지연버퍼선택신호(CSBD)를 래치하여 제1 래치선택신호(LCS1)를 생성할 수 있다. 제1 선택신호래치(333)는 제1 내부클럭(ICLK1)의 라이징에지(실시예에 따라서는 폴링에지)에 동기하여 지연버퍼선택신호(CSBD)를 래치할 수 있다.
제2 선택신호래치(334)는 제2 내부클럭(ICLK2)에 응답하여 지연버퍼선택신호(CSBD)를 래치하여 제2 래치선택신호(LCS2)를 생성할 수 있다. 제2 선택신호래치(334)는 제2 내부클럭(ICLK2)의 라이징에지(실시예에 따라서는 폴링에지)에 동기하여 지연버퍼선택신호(CSBD)를 래치할 수 있다.
제1 선택신호지연기(335)는 제1 래치선택신호(LCS1)를 기설정된 지연구간만큼 지연시켜 제1 지연선택신호(CSD1)를 생성할 수 있다. 제1 선택신호지연기(335)의 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 선택신호지연기(336)는 제2 래치선택신호(LCS2)를 기설정된 지연구간만큼 지연시켜 제2 지연선택신호(CSD2)를 생성할 수 있다. 제2 선택신호지연기(336)의 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 6을 참고하면 제1 커맨드생성회로(34)는 제1 내부커맨드 생성회로(341), 제1 커맨드출력회로(342) 및 제1 입력제어신호생성회로(343)를 포함할 수 있다.
제1 내부커맨드 생성회로(341)는 버퍼들(344<1:4>) 및 노어게이트들(NOR34<1:4>)을 포함할 수 있다. 제1 내부커맨드 생성회로(341)는 제1 입력제어신호(IN_CNT1B)가 로직로우레벨로 인에이블된 상태에서 제1 전치모드레지스터리드커맨드(MRR_PREB1), 제1 전치라이트커맨드(WT_PREB1) 및 제1 전치리드커맨드(RD_PREB1)로부터 제1 내부모드레지스터리드커맨드(IMRR1), 제1 내부라이트커맨드(IWT1), 제1 내부리드커맨드(IRD1) 및 제1 내부터미네이션커맨드(IODT1)를 생성할 수 있다. 제1 내부커맨드 생성회로(341)는 제1 입력제어신호(IN_CNT1B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제1 전치모드레지스터리드커맨드(MRR_PREB1)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 내부모드레지스터리드커맨드(IMRR1) 및 제1 내부터미네이션커맨드(IODT1)를 생성할 수 있다. 제1 내부커맨드 생성회로(341)는 제1 입력제어신호(IN_CNT1B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제1 전치라이트커맨드(WT_PREB1)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 내부라이트커맨드(IWT1) 및 제1 내부터미네이션커맨드(IODT1)를 생성할 수 있다. 제1 내부커맨드 생성회로(341)는 제1 입력제어신호(IN_CNT1B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제1 전치리드커맨드(RD_PREB1)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 내부리드커맨드(IRD1) 및 제1 내부터미네이션커맨드(IODT1)를 생성할 수 있다.
제1 커맨드출력회로(342)는 제1 제어클럭생성기(345<1>), 펄스생성기들(345<2:5>), 인버터(IV34<1>), 지연기(345<6>), 논리부들(346<1:3>), 버퍼(346<4>) 및 래치들(347<1:3>)을 포함할 수 있다. 제1 제어클럭생성기(345<1>)는 제2 지연클럭(CLKD2)이 로직하이레벨이고, 제2 내부터미네이션커맨드(IODT2) 및 제2 터미네이션커맨드(ODTCMD2)가 로직로우레벨로 디스에이블된 상태에서 로직하이레벨의 제1 제어클럭(CLK_CNT1)을 생성할 수 있다. 펄스생성기들(345<2:4>)은 로직하이레벨의 제1 제어클럭(CLK_CNT1)이 입력되는 상태에서 인에이블된 제1 내부모드레지스터리드커맨드(IMRR1), 제1 내부라이트커맨드(IWT1) 및 제1 내부리드커맨드(IRD1)가 입력되는 경우 펄스들을 발생할 수 있다. 펄스생성기(345<5>)는 로직하이레벨의 제1 제어클럭(CLK_CNT1)이 입력되는 상태에서 인에이블된 제1 내부터미네이션커맨드(IODT1)가 입력되는 경우 인에이블되는 제1 터미네이션커맨드(ODTCMD1)를 생성할 수 있다. 논리부들(346<1:3>)은 인버터(IV34<1>) 및 지연기(345<6>)의 출력신호에 응답하여 제1 모드레지스터리드커맨드(MRRCMD1), 제1 라이트커맨드(WTCMD1), 제1 리드커맨드(RDCMD1)를 생성할 수 있다. 논리부들(346<1:3>)은 제1 터미네이션인에이블신호(ODTEN1)가 로직로우레벨로 디스에이블된 상태에서 펄스생성기들(345<2:4>)에서 발생된 펄스들을 래치들(347<1:3>)에 전달할 수 있다. 논리부들(346<1:3>)은 제1 터미네이션인에이블신호(ODTEN1)가 로직하이레벨로 인에이블된 상태에서 펄스생성기들(345<2:4>)에서 발생된 펄스들을 래치들(347<1:3>)에 전달하는 것을 차단할 수 있다. 래치들(347<1:3>)은 제4 지연클럭(CLKD4)에 동기하여 펄스생성기들(345<2:4>)에서 발생된 펄스들을 논리부들(346<1:3>)을 통해 전달받아 제1 시프트모드레지스터리드커맨드(MRRCMDS1), 제1 시프트라이트커맨드(WTCMDS1) 및 제1 시프트리드커맨드(RDCMDS1)를 생성할 수 있다.
제1 입력제어신호생성회로(343)는 낸드게이트(ND34), 인버터(IV34<2>), 논리부(348<1>), 버퍼(348<2>) 및 펄스발생기(348<3>)를 포함할 수 있다. 낸드게이트(ND34)는 제1 지연클럭(CLKD1)의 라이징에지에 동기하여 로직하이레벨로 인에이블된 제1 지연칩선택신호(CSD1)가 입력되는 경우 로직로우레벨로 인에이블되는 제1 입력제어신호(IN_CNT1B)를 생성할 수 있다. 인버터(IV34<2>)는 제1 입력제어신호(IN_CNT1B)를 반전버퍼링하여 제1 반전입력제어신호(IN_CNT1)를 생성할 수 있다. 논리부(348<1>)는 제2 터미네이션커맨드(ODTCMD2)가 로직하이레벨로 인에이블된 상태에서 제1 반전입력제어신호(IN_CNT1)를 버퍼링하여 제2 터미네이션인에이블신호(ODTEN2)를 생성할 수 있다. 펄스발생기(348<3>)는 버퍼(348<2>)를 통해 입력되는 제2 지연클럭(CLKD2)의 라이징에지에 동기하여 인에이블된 제2 터미네이션인에이블신호(ODTEN2)가 입력되는 경우 인에이블된 제2 터미네이션인에이블커맨드(ODTENCMD2)를 생성할 수 있다. 제2 터미네이션인에이블커맨드(ODTENCMD2)가 인에이블되는 경우는 제2 터미네이션인에이블신호(ODTEN2)에 따라 펄스가 발생되는 경우로 정의할 수 있다.
도 7을 참고하면 제2 커맨드생성회로(35)는 제2 내부커맨드 생성회로(351), 제2 커맨드출력회로(352) 및 제2 입력제어신호생성회로(353)를 포함할 수 있다.
제2 내부커맨드 생성회로(351)는 버퍼들(354<1:4>) 및 노어게이트들(NOR35<1:4>)을 포함할 수 있다. 제2 내부커맨드 생성회로(351)는 제2 입력제어신호(IN_CNT2B)가 로직로우레벨로 인에이블된 상태에서 제2 전치모드레지스터리드커맨드(MRR_PREB2), 제2 전치라이트커맨드(WT_PREB2) 및 제2 전치리드커맨드(RD_PREB2)로부터 제2 내부모드레지스터리드커맨드(IMRR2), 제2 내부라이트커맨드(IWT2), 제2 내부리드커맨드(IRD2) 및 제2 내부터미네이션커맨드(IODT2)를 생성할 수 있다. 제2 내부커맨드 생성회로(351)는 제2 입력제어신호(IN_CNT2B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제2 전치모드레지스터리드커맨드(MRR_PREB2)가 입력되는 경우 로직하이레벨로 인에이블되는 제2 내부모드레지스터리드커맨드(IMRR2) 및 제2 내부터미네이션커맨드(IODT2)를 생성할 수 있다. 제2 내부커맨드 생성회로(351)는 제2 입력제어신호(IN_CNT2B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되는 경우 로직하이레벨로 인에이블되는 제2 내부라이트커맨드(IWT2) 및 제2 내부터미네이션커맨드(IODT2)를 생성할 수 있다. 제2 내부커맨드 생성회로(351)는 제2 입력제어신호(IN_CNT2B)가 로직로우레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제2 전치리드커맨드(RD_PREB2)가 입력되는 경우 로직하이레벨로 인에이블되는 제2 내부리드커맨드(IRD2) 및 제2 내부터미네이션커맨드(IODT2)를 생성할 수 있다.
제2 커맨드출력회로(352)는 제2 제어클럭생성기(355<1>), 펄스생성기들(355<2:5>), 인버터(IV35<1>), 지연기(355<6>), 논리부들(356<1:3>), 버퍼(356<4>) 및 래치들(357<1:3>)을 포함할 수 있다. 제2 제어클럭생성기(355<1>)는 제4 지연클럭(CLKD4)이 로직하이레벨이고, 제1 내부터미네이션커맨드(IODT1) 및 제1 터미네이션커맨드(ODTCMD1)가 로직로우레벨로 디스에이블된 상태에서 로직하이레벨의 제2 제어클럭(CLK_CNT2)을 생성할 수 있다. 펄스생성기들(355<2:4>)은 로직하이레벨의 제2 제어클럭(CLK_CNT2)이 입력되는 상태에서 인에이블된 제2 내부모드레지스터리드커맨드(IMRR2), 제2 내부라이트커맨드(IWT2) 및 제2 내부리드커맨드(IRD2)가 입력되는 경우 펄스들을 발생할 수 있다. 펄스생성기(355<5>)는 로직하이레벨의 제2 제어클럭(CLK_CNT2)이 입력되는 상태에서 인에이블된 제2 내부터미네이션커맨드(IODT2)가 입력되는 경우 인에이블되는 제2 터미네이션커맨드(ODTCMD2)를 생성할 수 있다. 논리부들(356<1:3>)은 인버터(IV35<1>) 및 지연기(355<6>)의 출력신호에 응답하여 제2 모드레지스터리드커맨드(MRRCMD2), 제2 라이트커맨드(WTCMD2), 및 제2 리드커맨드(RDCMD2)를 생성할 수 있다. 논리부들(356<1:3>)은 제2 터미네이션인에이블신호(ODTEN2)가 로직로우레벨로 디스에이블된 상태에서 펄스생성기들(355<2:4>)에서 발생된 펄스들을 래치들(357<1:3>)에 전달할 수 있다. 논리부들(356<1:3>)은 제2 터미네이션인에이블신호(ODTEN2)가 로직하이레벨로 인에이블된 상태에서 펄스생성기들(355<2:4>)에서 발생된 펄스들을 래치들(357<1:3>)에 전달하는 것을 차단할 수 있다. 래치들(357<1:3>)은 제2 지연클럭(CLKD2)에 동기하여 펄스생성기들(355<2:4>)에서 발생된 펄스들을 논리부들(356<1:3>)을 통해 전달받아 제2 시프트모드레지스터리드커맨드(MRRCMDS2), 제2 시프트라이트커맨드(WTCMDS2), 및 제2 시프트리드커맨드(RDCMDS2)를 생성할 수 있다.
제2 입력제어신호생성회로(353)는 낸드게이트(ND35), 인버터(IV35<2>), 논리부(358<1>), 버퍼(358<2>) 및 펄스발생기(358<3>)를 포함할 수 있다. 낸드게이트(ND35)는 제3 지연클럭(CLKD3)의 라이징에지에 동기하여 로직하이레벨로 인에이블된 제2 지연칩선택신호(CSD2)가 입력되는 경우 로직로우레벨로 인에이블되는 제2 입력제어신호(IN_CNT2B)를 생성할 수 있다. 인버터(IV35<2>)는 제2 입력제어신호(IN_CNT2B)를 반전버퍼링하여 제2 반전입력제어신호(IN_CNT2)를 생성할 수 있다. 논리부(358<1>)는 제1 터미네이션커맨드(ODTCMD1)가 로직하이레벨로 인에이블된 상태에서 제2 반전입력제어신호(IN_CNT2)를 버퍼링하여 제1 터미네이션인에이블신호(ODTEN1)를 생성할 수 있다. 펄스발생기(358<3>)는 버퍼(358<2>)를 통해 입력되는 제4 지연클럭(CLKD4)의 라이징에지에 동기하여 인에이블된 제1 터미네이션인에이블신호(ODTEN1)가 입력되는 경우 인에이블된 제1 터미네이션인에이블커맨드(ODTENCMD1)를 생성할 수 있다. 제1 터미네이션인에이블커맨드(ODTENCMD1)가 인에이블되는 경우는 제1 터미네이션인에이블신호(ODTEN1)에 따라 펄스가 발생되는 경우로 정의할 수 있다.
도 2 내지 도 7을 참고하여 살펴본 제1 랭크(3)의 동작을 도 8 및 도 9를 참고하여 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, T11 시점에서 클럭(CLK)의 첫번째 라이징에지에 동기하여 제1 랭크선택신호(CS_R1)가 로직하이레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 라이트커맨드(WTCMD1) 및 제1 터미네이션커맨드(ODTCMD1)가 생성된다. 제1 라이트커맨드(WTCMD1) 및 제1 터미네이션커맨드(ODTCMD1)는 도 6에 도시된 제1 커맨드생성회로(34)에 포함된 제1 내부커맨드 생성회로(341) 및 제1 커맨드출력회로(342)를 통해 생성된다. 로직하이레벨로 인에이블된 제1 터미네이션커맨드(ODTCMD1)는 도 7에 도시된 제2 커맨드생성회로(35)에 포함된 펄스생성기들(355<2:5>)의 펄스 생성 동작을 중단시킴으로써, 제2 모드레지스터리드커맨드(MRRCMD2), 제2 시프트모드레지스터리드커맨드(MRRCMDS2), 제2 라이트커맨드(WTCMD2), 제2 시프트라이트커맨드(WTCMDS2), 제2 리드커맨드(RDCMD2), 제2 시프트리드커맨드(RDCMDS2), 제2 터미네이션커맨드(ODTCMD2) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)가 인에이블되는 것을 차단한다. T12 시점에서 클럭(CLK)의 두번째 라이징에지에 동기하여 제1 랭크선택신호(CS_R1)가 로직하이레벨 상태를 유지하는 경우 제2 입력제어신호(IN_CNT2B), 제1 터미네이션인에이블신호(ODTEN1) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)가 순차적으로 로직하이레벨로 인에이블된다. 제2 입력제어신호(IN_CNT2B), 제1 터미네이션인에이블신호(ODTEN1) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)는 도 7에 도시된 제2 커맨드생성회로(35)에 포함된 제2 입력제어신호생성회로(353)를 통해 생성된다. 로직하이레벨로 인에이블된 제1 터미네이션인에이블신호(ODTEN1)는 도 6에 도시된 제1 커맨드생성회로(34)에 포함된 제1 커맨드출력회로(342)에 인가되어 제1 라이트커맨드(WTCMD1) 및 제1 시프트라이트커맨드(WTCMDS1)를 로직로우레벨로 디스에이블시킨다.
이상을 정리하면 제1 랭크(3)는 클럭(CLK)의 첫번째 라이징에지 및 두번째 라이징에지에서 제1 랭크선택신호(CS_R1)가 로직하이레벨로 인에이블된 상태를 유지하는 경우 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되더라도 라이트동작을 수행하지 않고, 터미네이션동작만을 수행한다. 본 실시예에서는 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되는 경우를 예를 들어 설명하였지만 실시예에 따라서 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제1 전치모드레지스터리드커맨드(MRR_PREB1) 또는 제1 전치리드커맨드(RD_PREB1)가 입력될 수 있다. 이 경우 제1 랭크(3)는 클럭(CLK)의 첫번째 라이징에지 및 두번째 라이징에지에서 제1 랭크선택신호(CS_R1)가 로직하이레벨로 인에이블된 상태를 유지하는 경우 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제1 전치모드레지스터리드커맨드(MRR_PREB1) 또는 제1 전치리드커맨드(RD_PREB1)가 입력되더라도 모드레지스터리드동작 또는 리드동작을 수행하지 않고, 터미네이션동작만을 수행한다.
도 9에 도시된 바와 같이, T21 시점에서 클럭(CLK)의 첫번째 라이징에지에 동기하여 제1 랭크선택신호(CS_R1)가 로직하이레벨로 인에이블된 상태에서 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 라이트커맨드(WTCMD1) 및 제1 터미네이션커맨드(ODTCMD1)가 생성된다. 제1 라이트커맨드(WTCMD1) 및 제1 터미네이션커맨드(ODTCMD1)는 도 6에 도시된 제1 커맨드생성회로(34)에 포함된 제1 내부커맨드 생성회로(341) 및 제1 커맨드출력회로(342)를 통해 생성된다. 로직하이레벨로 인에이블된 제1 터미네이션커맨드(ODTCMD1)는 도 7에 도시된 제2 커맨드생성회로(35)에 포함된 펄스생성기들(355<2:5>)의 펄스 생성 동작을 중단시킴으로써, 제2 모드레지스터리드커맨드(MRRCMD2), 제2 시프트모드레지스터리드커맨드(MRRCMDS2), 제2 라이트커맨드(WTCMD2), 제2 시프트라이트커맨드(WTCMDS2), 제2 리드커맨드(RDCMD2), 제2 시프트리드커맨드(RDCMDS2), 제2 터미네이션커맨드(ODTCMD2) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)가 인에이블되는 것을 차단한다. T22 시점에서 클럭(CLK)의 두번째 라이징에지에 동기하여 제1 랭크선택신호(CS_R1)가 로직로우레벨로 천이하는 경우 제2 입력제어신호(IN_CNT2B), 제1 터미네이션인에이블신호(ODTEN1) 및 제1 터미네이션인에이블커맨드(ODTENCMD1)는 로직로우레벨로 디스에이블된 상태를 유지한다. 따라서, T22 시점에 동기하여 로직하이레벨로 인에이블된 제1 라이트커맨드(WTCMD1)가 시프팅되어 제1 시프트라이트커맨드(WTCMDS1)가 라이트동작 수행을 위해 로직하이레벨로 생성된다.
이상을 정리하면 제1 랭크(3)는 클럭(CLK)의 첫번째 라이징에지에서 로직하이레벨이고, 클럭(CLK)의 두번째 라이징에지에서 제1 랭크선택신호(CS_R1)가 로직로우레벨로 천이하는 경우 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)에 의해 라이트동작을 수행한다. 본 실시예에서는 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제2 전치라이트커맨드(WT_PREB2)가 입력되는 경우를 예를 들어 설명하였지만 실시예에 따라서 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제1 전치모드레지스터리드커맨드(MRR_PREB1) 또는 제1 전치리드커맨드(RD_PREB1)가 입력될 수 있다. 이 경우 제1 랭크(3)는 클럭(CLK)의 첫번째 라이징에지에서 로직하이레벨이고, 클럭(CLK)의 두번째 라이징에지에서 제1 랭크선택신호(CS_R1)가 로직로우레벨로 천이하는 경우 클럭(CLK)의 첫번째 라이징에지에 동기하여 로직로우레벨로 인에이블된 제1 전치모드레지스터리드커맨드(MRR_PREB1) 또는 제1 전치리드커맨드(RD_PREB1)가 입력될 때 모드레지스터리드동작 또는 리드동작을 수행한다.
본 발명의 일 실시예에 따른 반도체장치의 동작을 도 10을 참고하여 살펴보면 다음과 같다.
도 10에 도시된 바와 같이, 클럭(CLK)의 첫번째 라이징에지(T31)에서 제1 랭크선택신호(CS_R1) 및 제2 랭크선택신호(CS_R2)가 로직하이레벨을 갖고, 클럭(CLK)의 두번째 라이징에지(T32)에서 제1 랭크선택신호(CS_R1)가 로직하이레벨, 제2 랭크선택신호(CS_R2)가 로직로우레벨을 갖는 경우 제1 랭크(3)는 내부제어동작을 수행하지 않고 터미네이션동작만을 수행하고, 제2 랭크(4)는 모드레지스터리드동작, 리드동작 및 라이트동작 중 하나의 내부제어동작만을 수행한다. 제1 랭크(3)는 클럭(CLK)의 첫번째 라이징에지(T31)에서 입력되는 커맨드어드레스(CA<1:N>)의 제1 레벨조합(CA1)에 의해 모드레지스터리드동작, 리드동작 및 라이트동작 중 하나의 내부제어동작을 수행하지 않고, 클럭(CLK)의 두번째 라이징에지(T32)에서 입력되는 커맨드어드레스(CA<1:N>)의 제2 레벨조합(CA2)에 의해 터미네이션동작만을 수행한다. 제2 랭크(4)는 클럭(CLK)의 첫번째 라이징에지(T31)에서 입력되는 커맨드어드레스(CA<1:N>)의 제1 레벨조합(CA1)에 의해 모드레지스터리드동작, 리드동작 및 라이트동작 중 하나의 내부제어동작을 수행한다.
본 실시예에 따른 반도체장치에 포함된 랭크들은 클럭(CLK)의 연속된 라이징에지에서 로직하이레벨을 유지하는 랭크선택신호가 입력되는 경우 커맨드어드레스를 통해 입력되는 신호로부터 모드레지스터리드동작, 리드동작 및 라이트동작을 포함하는 내부제어동작을 수행하지 않고 터미네이션동작만을 수행할 수 있다. 본 실시예에 따른 반도체장치는 커맨드어드레스를 통해 입력되는 신호에 의해 터미네이션동작을 수행하므로, 터미네이션동작을 위해 별도의 제어신호를 입력받기 위한 핀(PIN)을 구비할 필요가 없다. 또한, 본 실시예에 따른 반도체장치는 터미네이션동작이 수행될 때 불필요한 내부커맨드가 생성되는 것을 차단하여 오동작을 방지하여 전류 소모를 감소할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 2: 입력회로
3: 제1 랭크 4: 제2 랭크
21: 제1 핀 22: 제2 핀
23: 제3 핀 24: 제4 핀
31: 내부클럭생성회로 32: 전치커맨드생성회로
33: 내부칩선택신호생성회로 34: 제1 커맨드생성회로
35: 제2 커맨드생성회로 36: 신호합성회로
311: 클럭입력버퍼 312: 분주회로
313: 제1 지연기 314: 제2 지연기
315: 제3 지연기 316: 제4 지연기
321: 커맨드입력버퍼 322: 커맨드셋업홀드지연기
323: 제1 커맨드래치 324: 제2 커맨드래치
325: 제1 디코더 326: 제2 디코더
331: 선택신호입력버퍼 332:선택신호셋업홀드지연기
333: 제1 선택신호래치 334: 제2 선택신호래치
335: 제1 선택신호지연기 336: 제2 선택신호지연기
341: 제1 내부커맨드 생성회로 342: 제1 커맨드출력회로
343: 제1 입력제어신호생성회로 351: 제2 내부커맨드 생성회로
352: 제2 커맨드출력회로 353: 제2 입력제어신호생성회로

Claims (29)

  1. 제1 랭크선택신호에 응답하여 동작하는 제1 랭크; 및
    제2 랭크선택신호에 응답하여 동작하는 제2 랭크를 포함하되,
    상기 제1 랭크는 상기 제1 랭크선택신호가 클럭의 제1 에지 및 제2 에지에 동기하여 인에이블상태를 유지하는 경우 내부제어동작을 차단하고 터미네이션동작을 수행하는 반도체장치.
  2. 제1 항에 있어서, 상기 제1 랭크는 상기 제1 랭크선택신호가 상기 클럭의 상기 제1 에지에 동기하여 인에이블되고, 상기 클럭의 상기 제2 에지에 동기하여 디스에이블되는 경우 상기 클럭의 상기 제1 에지에 동기하여 입력되는 전치커맨드에 의해 상기 내부제어동작을 수행하는 반도체장치.
  3. 제 1 항에 있어서, 상기 제2 랭크는 상기 제2 랭크선택신호가 상기 클럭의 상기 제1 에지 및 상기 제2 에지에 동기하여 인에이블상태를 유지하는 경우 상기 내부제어동작을 차단하고 상기 터미네이션동작을 수행하는 반도체장치.
  4. 제3 항에 있어서, 상기 제2 랭크는 상기 제2 랭크선택신호가 상기 클럭의 상기 제1 에지에 동기하여 인에이블되고, 상기 클럭의 상기 제2 에지에 동기하여 디스에이블되는 경우 상기 클럭의 상기 제1 에지에 동기하여 입력되는 전치커맨드에 의해 상기 내부제어동작을 수행하는 반도체장치.
  5. 제 1 항에 있어서, 상기 제1 에지 및 상기 제2 에지는 논리레벨이 로직로우레벨에서 로직하이레벨로 천이하는 라이징에지인 반도체장치.
  6. 제 1 항에 있어서, 상기 내부제어동작은 모드레지스터리드동작, 라이트동작 및 리드동작 중 하나인 반도체장치.
  7. 제 1 항에 있어서, 상기 제1 랭크는
    제1 입력제어신호 및 제1 터미네이션인에이블신호에 응답하여 제1 전치커맨드로부터 상기 내부제어동작을 위한 제1 커맨드와 상기 터미네이션동작을 위한 제1 터미네이션커맨드를 생성하는 제1 커맨드생성회로; 및
    제2 입력제어신호 및 제2 터미네이션인에이블신호에 응답하여 제2 전치커맨드로부터 상기 내부제어동작을 위한 제2 커맨드와 상기 터미네이션동작을 위한 제2 터미네이션커맨드를 생성하는 제2 커맨드생성회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제1 입력제어신호는 상기 제1 랭크선택신호가 상기 클럭의 상기 제1 에지에 동기하여 인에이블되는 경우 인에이블되고, 상기 제2 입력제어신호는 상기 제1 랭크선택신호가 상기 클럭의 상기 제2 에지에 동기하여 인에이블되는 경우 인에이블되는 반도체장치.
  9. 제 7 항에 있어서, 상기 제1 커맨드생성회로는 상기 제1 입력제어신호가 인에이블되는 경우 상기 제1 전치커맨드를 입력받고, 상기 제2 커맨드생성회로는 상기 제2 입력제어신호가 인에이블되는 경우 상기 제2 전치커맨드를 입력받는 반도체장치.
  10. 제 7 항에 있어서, 상기 제1 터미네이션인에이블신호는 상기 제1 터미네이션커맨드가 인에이블된 상태에서 상기 제2 입력제어신호가 인에이블되는 경우 인에이블되는 반도체장치.
  11. 제 10 항에 있어서, 상기 제1 커맨드생성회로는 상기 제1 터미네이션인에이블신호가 인에이블되는 경우 상기 제1 커맨드 생성을 차단하는 반도체장치.
  12. 제 7 항에 있어서, 상기 제2 터미네이션인에이블신호는 상기 제2 터미네이션커맨드가 인에이블된 상태에서 상기 제1 입력제어신호가 인에이블되는 경우 인에이블되는 반도체장치.
  13. 제 12 항에 있어서, 상기 제2 커맨드생성회로는 상기 제2 터미네이션인에이블신호가 인에이블되는 경우 상기 제2 커맨드 생성을 차단하는 반도체장치.
  14. 제 7 항에 있어서, 상기 제1 커맨드생성회로는 상기 제2 터미네이션커맨드가 인에이블되는 경우 상기 제1 커맨드 및 상기 제1 터미네이션커맨드의 생성을 중단하는 반도체장치.
  15. 제 7 항에 있어서, 상기 제2 커맨드생성회로는 상기 제1 터미네이션커맨드가 인에이블되는 경우 상기 제2 커맨드 및 상기 제2 터미네이션커맨드의 생성을 중단하는 반도체장치.
  16. 제 7 항에 있어서, 상기 제1 전치커맨드는 제1 전치모드레지스터리드커맨드, 제1 전치라이트커맨드 및 제1 전치리드커맨드를 포함하고, 상기 제1 커맨드는 제1 모드레지스터리드커맨드, 제1 라이트커맨드 및 제1 리드커맨드를 포함하는 반도체장치.
  17. 제 7 항에 있어서, 상기 제1 커맨드생성회로는
    상기 제1 입력제어신호에 응답하여 상기 제1 전치커맨드로부터 제1 내부커맨드를 생성하는 내부커맨드생성회로; 및
    상기 제1 터미네이션이에이블신호에 응답하여 상기 제1 내부커맨드로부터 상기 제1 커맨드 및 상기 제1 터미네이션커맨드를 생성하는 커맨드출력회로를 포함하는 반도체장치.
  18. 제 7 항에 있어서, 상기 제1 커맨드생성회로는
    상기 제1 랭크선택신호가 상기 클럭의 상기 제1 에지에 동기하여 인에이블되는 경우 인에이블되는 상기 제1 입력제어신호를 생성하고, 상기 제1 입력제어신호와 상기 제2 터미네이션커맨드에 응답하여 상기 제2 터미네이션인에이블신호 및 제2 터미네이션인에이블커맨드를 생성하는 입력제어신호생성회로를 더 포함하는 반도체장치.
  19. 제 7 항에 있어서, 상기 제1 커맨드생성회로는 상기 제2 터미네이션인에이블신호에 응답하여 제2 터미네이션인에이블커맨드를 생성하고, 상기 제2 커맨드생성회로는 상기 제1 터미네이션인에이블신호에 응답하여 제1 터미네이션인에이블커맨드를 생성하는 반도체장치.
  20. 제 19 항에 있어서, 클럭의 제1 에지 및 제2 에지에 동기하여 상기 제1 터미네이션인에이블커맨드 및 상기 제2 터미네이션인에이블커맨드로부터 터미네이션레이턴시신호를 생성하는 반도체장치.
  21. 제1 입력제어신호 및 제1 터미네이션인에이블신호에 응답하여 제1 전치커맨드로부터 내부제어동작을 위한 제1 커맨드와 터미네이션동작을 위한 제1 터미네이션커맨드를 생성하는 제1 커맨드생성회로; 및
    제2 입력제어신호 및 제2 터미네이션인에이블신호에 응답하여 제2 전치커맨드로부터 상기 내부제어동작을 위한 제2 커맨드와 상기 터미네이션동작을 위한 제2 터미네이션커맨드를 생성하는 제2 커맨드생성회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제1 입력제어신호는 랭크선택신호가 클럭의 제1 에지에 동기하여 인에이블되는 경우 인에이블되고, 상기 제2 입력제어신호는 상기 랭크선택신호가 상기 클럭의 상기 제2 에지에 동기하여 인에이블되는 경우 인에이블되는 반도체장치.
  23. 제 21 항에 있어서, 상기 제1 커맨드생성회로는 상기 제1 입력제어신호가 인에이블되는 경우 상기 제1 전치커맨드를 입력받고, 상기 제2 커맨드생성회로는 상기 제2 입력제어신호가 인에이블되는 경우 상기 제2 전치커맨드를 입력받는 반도체장치.
  24. 제 21 항에 있어서, 상기 제1 커맨드생성회로는 상기 제1 터미네이션인에이블신호가 인에이블되는 경우 상기 제1 커맨드 생성을 차단하되, 상기 제1 터미네이션인에이블신호는 상기 제1 터미네이션커맨드가 인에이블된 상태에서 상기 제2 입력제어신호가 인에이블되는 경우 인에이블되는 반도체장치.
  25. 제 21 항에 있어서, 상기 제2 커맨드생성회로는 상기 제2 터미네이션인에이블신호가 인에이블되는 경우 상기 제2 커맨드 생성을 차단하되, 상기 제2 터미네이션인에이블신호는 상기 제2 터미네이션커맨드가 인에이블된 상태에서 상기 제1 입력제어신호가 인에이블되는 경우 인에이블되는 반도체장치.
  26. 제 21 항에 있어서, 상기 제1 커맨드생성회로는 상기 제2 터미네이션커맨드가 인에이블되는 경우 상기 제1 커맨드 및 상기 제1 터미네이션커맨드의 생성을 중단하는 반도체장치.
  27. 제 21 항에 있어서, 상기 제2 커맨드생성회로는 상기 제1 터미네이션커맨드가 인에이블되는 경우 상기 제2 커맨드 및 상기 제2 터미네이션커맨드의 생성을 중단하는 반도체장치.
  28. 제 21 항에 있어서, 상기 제1 커맨드생성회로는
    상기 제1 입력제어신호에 응답하여 상기 제1 전치커맨드로부터 제1 내부커맨드를 생성하는 내부커맨드생성회로; 및
    상기 제1 터미네이션이에이블신호에 응답하여 상기 제1 내부커맨드로부터 상기 제1 커맨드 및 상기 제1 터미네이션커맨드를 생성하는 커맨드출력회로를 포함하는 반도체장치.
  29. 제 21 항에 있어서, 상기 제1 커맨드생성회로는
    상기 제1 랭크선택신호가 클럭의 상기 제1 에지에 동기하여 인에이블되는 경우 인에이블되는 상기 제1 입력제어신호를 생성하고, 상기 제1 입력제어신호와 상기 제2 터미네이션커맨드에 응답하여 상기 제2 터미네이션인에이블신호 및 제2 터미네이션인에이블커맨드를 생성하는 입력제어신호생성회로를 더 포함하는 반도체장치.
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