KR20170045815A - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20170045815A
KR20170045815A KR1020150145743A KR20150145743A KR20170045815A KR 20170045815 A KR20170045815 A KR 20170045815A KR 1020150145743 A KR1020150145743 A KR 1020150145743A KR 20150145743 A KR20150145743 A KR 20150145743A KR 20170045815 A KR20170045815 A KR 20170045815A
Authority
KR
South Korea
Prior art keywords
active
signal
pulse
control signal
delay
Prior art date
Application number
KR1020150145743A
Other languages
English (en)
Other versions
KR102393425B1 (ko
Inventor
김철회
김경태
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150145743A priority Critical patent/KR102393425B1/ko
Priority to US14/995,444 priority patent/US9583165B1/en
Priority to CN201610308513.8A priority patent/CN106601295B/zh
Priority to US15/405,509 priority patent/US9792970B2/en
Publication of KR20170045815A publication Critical patent/KR20170045815A/ko
Application granted granted Critical
Publication of KR102393425B1 publication Critical patent/KR102393425B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

반도체시스템은 커맨드어드레스를 출력하는 제1 반도체장치 및 상기 커맨드어드레스에 응답하여 액티브동작에서 활성화하는 뱅크를 선택하기 위한 뱅크액티브신호의 토글링 시점에 동기되어 펄스폭이 조절되는 펄스를 포함하는 제1 제어신호를 생성하고, 상기 뱅크액티브신호에 응답하여 인에이블되는 제2 제어신호를 생성하며, 상기 제1 및 제2 제어신호에 응답하여 내부전압을 생성하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 내부전압을 생성하여 공급하는 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로 반도체 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 저전압(VBB) 등이 있다.
여기서, 코어전압(VCORE)은 외부로부터 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(VPP)은 외부로부터 입력되는 전원전압(VDD)보다 높은 레벨의 전압을 가지며, 저전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에, 고전압(VPP)과 저전압(VSS)을 공급하기 위해서는 각각 고전압(VPP)과 저전압(VBB)을 위해 전하를 공급하는 펌프회로가 필요하다.
본 발명은 액티브동작 시 전류소모량이 급증하는 구간에 내부전압을 구동하는 구동력을 증가시키는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드어드레스를 출력하는 제1 반도체장치 및 상기 커맨드어드레스에 응답하여 액티브동작에서 활성화하는 뱅크를 선택하기 위한 뱅크액티브신호의 토글링 시점에 동기되어 펄스폭이 조절되는 펄스를 포함하는 제1 제어신호를 생성하고, 상기 뱅크액티브신호에 응답하여 인에이블되는 제2 제어신호를 생성하며, 상기 제1 및 제2 제어신호에 응답하여 내부전압을 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 외부에서 입력되는 커맨드어드레스를 디코딩하여 제1 및 제2 뱅크액티브신호를 생성하는 액티브신호생성부, 상기 제1 및 제2 뱅크액티브신호 중 어느 하나의 신호가 토글링되는 시점에 동기되어 생성되는 펄스를 포함하는 제1 제어신호 및 상기 제1 및 제2 뱅크액티브신호 중 어느 하나의 신호가 인에이블되는 시점에 동기되어 인에이블되는 제2 제어신호를 생성하는 제어신호생성부 및 상기 제1 제어신호의 상기 펄스 및 상기 제2 제어신호에 응답하여 상기 내부전압을 생성하는 내부전압생성부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 액티브동작 시 전류소모량이 급증하는 구간에 내부전압을 구동하는 구동력을 증가시켜 내부회로의 동작 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 액티브동작 시 전류소모량이 급증하는 구간에만 내부전압을 구동하는 구동력을 증가시켜 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제어신호생성부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제어신호생성부에 포함된 제1 지연설정부의 구성을 도시한 도면이다.
도 4는 도 2에 도시된 제어신호생성부에 포함된 신호합성부의 구성을 도시한 회로도이다.
도 5는 도 2에 도시된 제어신호생성부에 포함된 제2 지연설정부의 구성을 도시한 회로도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 액티브신호생성부(10), 제어신호생성부(20), 내부전압생성부(30) 및 메모리영역(40)을 포함할 수 있다.
제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력할 수 있다. 커맨드어드레스(CA<1:N>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 또한, 커맨드어드레스(CA<1:N>)는 하나의 라인을 통해 연속적으로 전송될 수 있다. 커맨드어드레스(CA<1:N>)에 포함된 비트 수는 실시예에 따라 다양하게 설정될 수 있다.
액티브신호생성부(20)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제1 내지 제4 뱅크액티브신호(BACT<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크액티브신호(BACT<1:4>)는 각각 서로 다른 커맨드어드레스(CA<1:N>)의 조합으로 생성될 수 있다. 제1 내지 제4 뱅크액티브신호(BACT<1:4>)는 커맨드어드레스(CA<1:N>)의 일 부 비트를 통해 생성될 수 있고, 제1 내지 제4 뱅크액티브신호(BACT<1:4>)는 동시에 활성화 되거나 각각 서로 다른 시점에 활성화 될 수 있다. 제1 내지 제4 뱅크액티브신호(BACT<1:4>)는 반도체장치가 액티브동작에 진입하여 메모리영역(40)에 포함된 제1 내지 제4 뱅크(BK1~BK4)를 활성화하기 위한 신호로 설정될 수 있다.
제어신호생성부(20)는 제1 내지 제4 뱅크액티브신호(BACT<1:4>) 중 어느 하나가 토글링되는 시점에 동기되어 발생하는 제1 펄스 및 제2 펄스를 포함하는 제1 제어신호(RFCON) 및 제1 내지 제4 뱅크액티브신호(BACT<1:4>) 중 어느 하나가 인에이블되는 시점에 동기되어 인에이블되는 제2 제어신호(SCON)를 생성할 수 있다.
내부전압생성부(30)는 제1 제어신호(RFCON)의 제1 및 제2 펄스와 제2 제어신호(SCON)에 응답하여 내부전압(VINT)을 생성할 수 있다. 내부전압생성부(30)는 제2 제어신호(SCON)의 인에이블 구간 동안 내부전압(VINT)을 제1 배수로 구동하고, 제1 제어신호(RFCON)의 제1 및 제2 펄스가 입력되는 구간 동안 내부전압(VINT)을 제2 배수로 구동할 수 있다. 내부전압생성부(30)는 실시예에 따라 제1 제어신호(RFCON)의 제1 및 제2 펄스가 입력되는 구간 동안 내부전압(VINT)을 제N 배수로 구동하도록 구현될 수 있다.
메모리영역(40)은 제1 내지 제4 뱅크(BK1~BK4)를 포함하고, 제1 내지 제4 뱅크액티브신호(BACT<1:4>)에 응답하여 내부전압(VINT)을 공급받아 구동될 수 있다. 메모리영역(40)은 실시예에 따라 다수의 뱅크를 포함하는 휘발성 메모리장치 또는 비휘발성 메모리장치로 구현될 수 있다.
제1 뱅크(BK1)는 다수의 메모리셀을 포함하고, 제1 액티브신호(BACT<1>)가 인에이블되는 구간 동안 내부전압(VINT)을 공급받아 데이터를 입출력할 수 있다.
제2 뱅크(BK2)는 다수의 메모리셀을 포함하고, 제2 액티브신호(BACT<2>)가 인에이블되는 구간 동안 내부전압(VINT)을 공급받아 데이터를 입출력할 수 있다.
제3 뱅크(BK3)는 다수의 메모리셀을 포함하고, 제3 액티브신호(BACT<3>)가 인에이블되는 구간 동안 내부전압(VINT)을 공급받아 데이터를 입출력할 수 있다.
제4 뱅크(BK4)는 다수의 메모리셀을 포함하고, 제4 액티브신호(BACT<4>)가 인에이블되는 구간 동안 내부전압(VINT)을 공급받아 데이터를 입출력할 수 있다.
도 2 를 참고하면, 본 발명의 일 실시예에 따른 제어신호생성부(20)는 제1 지연설정부(21), 신호합성부(22) 및 제2 지연설정부(23)를 포함할 수 있다.
제1 지연설정부(21)는 제1 내지 제4 뱅크액티브신호(BACT<1:4>)를 반전 및 버퍼링하여 제1 내지 제4 반전액티브신호(BACTB<1:4>) 및 제1 내지 제4 액티브지연신호(BACTD<1:4>)를 생성하고, 제1 내지 제4 액티브지연신호(BACTD<1:4>)를 제1 구간만큼 지연하여 제1 내지 제4 액티브펄스(BACTP<1:4>)를 생성하며, 제1 내지 제4 액티브펄스(BACTP<1:4>)를 반전하여 제1 내지 제4 반전액티브펄스(BACTPB<1:4>)를 생성할 수 있다.
신호합성부(22)는 제1 내지 제4 액티브지연신호(BACTD<1:4>)와 제1 내지 제4 반전액티브펄스(BACTPB<1:4>)를 합성하여 발생하는 펄스를 포함하고, 제1 내지 제4 반전액티브신호(BACTB<1:4>)와 제1 내지 제4 액티브펄스(BACTP<1:4>)를 합성하여 발생하는 펄스를 포함하는 제1 전치제어신호(PCON)를 생성할 수 있다.
제2 지연설정부(23)는 제1 전치제어신호(PCON)의 펄스의 펄스폭을 조절하여 제1 제어신호(RFCON)를 생성하고, 제1 내지 제4 반전액티브신호(BACTB<1:4>)에 응답하여 인에이블되는 제2 제어신호(SCON)를 생성할 수 있다.
도 3을 참고하면 본 발명의 일 실시예에 따른 제1 지연설정부(21)는 제1 지연부(211), 제2 지연부(212), 제3 지연부(213) 및 제4 지연부(214)를 포함할 수 있다.
제1 지연부(211)는 제1 내지 제3 버퍼(IV11,IV12,IV13) 및 제1 딜레이(DLY11)를 포함할 수 있다. 제1 버퍼(IV11)는 제1 뱅크액티브신호(BACT<1>)를 반전 버퍼링하여 제1 반전액티브신호(BACTB<1>)를 생성할 수 있다. 제2 버퍼(IV12)는 제1 반전액티브신호(BACTB<1>)를 반전 버퍼링하여 제1 액티브지연신호(BACTD<1>)를 생성할 수 있다. 제1 딜레이(DLY11)는 제1 액티브지연신호(BACTD<1>)를 제1 구간만큼 지연하여 제1 액티브펄스(BACTP<1>)를 생성할 수 있다. 제3 버퍼(IV13)는 제1 액티브펄스(BACTP<1>)를 반전 버퍼링하여 제1 반전액티브펄스(BACTPB<1>)를 생성할 수 있다.
제2 지연부(212)는 제4 내지 제6 버퍼(IV21,IV22,IV23) 및 제2 딜레이(DLY21)를 포함할 수 있다. 제4 버퍼(IV21)는 제2 뱅크액티브신호(BACT<2>)를 반전 버퍼링하여 제2 반전액티브신호(BACTB<2>)를 생성할 수 있다. 제5 버퍼(IV22)는 제2 반전액티브신호(BACTB<2>)를 반전 버퍼링하여 제2 액티브지연신호(BACTD<2>)를 생성할 수 있다. 제2 딜레이(DLY21)는 제2 액티브지연신호(BACTD<2>)를 제1 구간만큼 지연하여 제2 액티브펄스(BACTP<2>)를 생성할 수 있다. 제6 버퍼(IV23)는 제2 액티브펄스(BACTP<2>)를 반전 버퍼링하여 제2 반전액티브펄스(BACTPB<2>)를 생성할 수 있다.
제3 지연부(213)는 제7 내지 제9 버퍼(IV31,IV32,IV33) 및 제3 딜레이(DLY31)를 포함할 수 있다. 제7 버퍼(IV31)는 제3 뱅크액티브신호(BACT<3>)를 반전 버퍼링하여 제3 반전액티브신호(BACTB<3>)를 생성할 수 있다. 제8 버퍼(IV32)는 제3 반전액티브신호(BACTB<3>)를 반전 버퍼링하여 제3 액티브지연신호(BACTD<3>)를 생성할 수 있다. 제3 딜레이(DLY31)는 제3 액티브지연신호(BACTD<3>)를 제1 구간만큼 지연하여 제3 액티브펄스(BACTP<3>)를 생성할 수 있다. 제9 버퍼(IV33)는 제3 액티브펄스(BACTP<3>)를 반전 버퍼링하여 제3 반전액티브펄스(BACTPB<3>)를 생성할 수 있다.
제4 지연부(214)는 제10 내지 제12 버퍼(IV41,IV42,IV43) 및 제4 딜레이(DLY41)를 포함할 수 있다. 제10 버퍼(IV41)는 제4 뱅크액티브신호(BACT<4>)를 반전 버퍼링하여 제4 반전액티브신호(BACTB<4>)를 생성할 수 있다. 제11 버퍼(IV42)는 제4 반전액티브신호(BACTB<4>)를 반전 버퍼링하여 제4 액티브지연신호(BACTD<4>)를 생성할 수 있다. 제4 딜레이(DLY41)는 제4 액티브지연신호(BACTD<4>)를 제1 구간만큼 지연하여 제4 액티브펄스(BACTP<4>)를 생성할 수 있다. 제12 버퍼(IV43)는 제4 액티브펄스(BACTP<4>)를 반전 버퍼링하여 제4 반전액티브펄스(BACTPB<4>)를 생성할 수 있다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 신호합성부(22)는 제1 합성부(221), 제2 합성부(222) 및 제3 합성부(223)를 포함할 수 있다.
제1 합성부(221)는 다수의 낸드게이트(ND11~ND16) 및 노어게이트(NR11)로 구현되어, 제1 내지 제4 액티브지연신호(BACTD<1:4>)와 제1 내지 제4 반전액티브펄스(BACTPB<1:4>)를 합성하여 제1 합성신호(SUM<1>)를 생성할 수 있다.
좀더 구체적으로, 제1 합성부(221)에서 제1 내지 제4 액티브지연신호(BACTD<1:4>)와 제1 내지 제4 반전액티브펄스(BACTPB<1:4>)를 합성하여 제1 합성신호(SUM<1>)를 생성하는 동작을 설명하면 다음과 같다.
낸드게이트(ND11)는 제1 액티브지연신호(BACTD<1>)가 로직하이레벨로 입력되고 제1 반전액티브펄스(BACTPB<1>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제1 전치라이징합성신호(PRS<1>)를 생성할 수 있다.
낸드게이트(ND12)는 제2 액티브지연신호(BACTD<2>)가 로직하이레벨로 입력되고 제2 반전액티브펄스(BACTPB<2>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제2 전치라이징합성신호(PRS<2>)를 생성할 수 있다.
낸드게이트(ND13)는 제3 액티브지연신호(BACTD<3>)가 로직하이레벨로 입력되고 제3 반전액티브펄스(BACTPB<3>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제3 전치라이징합성신호(PRS<3>)를 생성할 수 있다.
낸드게이트(ND14)는 제4 액티브지연신호(BACTD<4>)가 로직하이레벨로 입력되고 제4 반전액티브펄스(BACTPB<4>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제4 전치라이징합성신호(PRS<4>)를 생성할 수 있다.
낸드게이트(ND15)는 제1 전치라이징합성신호(PRS<1>) 및 제2 전치라이징합성신호(PRS<2>) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 발생하는 펄스를 포함하는 제1 라이징합성신호(RSM<1>)를 생성할 수 있다.
낸드게이트(ND16)는 제3 전치라이징합성신호(PRS<3>) 및 제4 전치라이징합성신호(PRS<4>) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 발생하는 펄스를 포함하는 제2 라이징합성신호(RSM<2>)를 생성할 수 있다.
노어게이트(NR11)는 제1 라이징합성신호(RSM<1>) 및 제2 라이징합성신호(RSM<2>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 발생하는 펄스를 포함하는 제1 합성신호(SUM<1>)를 생성할 수 있다.
제2 합성부(222)는 다수의 낸드게이트(ND21~ND26) 및 노어게이트(NR21)로 구현되어, 제1 내지 제4 반전액티브신호(BACTB<1:4>)와 제1 내지 제4 액티브펄스(BACTP<1:4>)를 합성하여 제2 합성신호(SUM<2>)를 생성할 수 있다.
좀더 구체적으로, 제2 합성부(222)에서 1 내지 제4 반전액티브신호(BACTB<1:4>)와 제1 내지 제4 액티브펄스(BACTP<1:4>)를 합성하여 제2 합성신호(SUM<2>)를 생성하는 동작을 설명하면 다음과 같다.
낸드게이트(ND21)는 제1 반전액티브신호(BACTB<1>)가 로직하이레벨로 입력되고 제1 액티브펄스(BACTP<1>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제1 전치폴링합성신호(PFS<1>)를 생성할 수 있다.
낸드게이트(ND22)는 제2 반전액티브신호(BACTB<2>)가 로직하이레벨로 입력되고 제2 액티브펄스(BACTP<2>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제2 전치폴링합성신호(PFS<2>)를 생성할 수 있다.
낸드게이트(ND23)는 제3 반전액티브신호(BACTB<3>)가 로직하이레벨로 입력되고 제3 액티브펄스(BACTP<3>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제3 전치폴링합성신호(PFS<3>)를 생성할 수 있다.
낸드게이트(ND24)는 제4 반전액티브신호(BACTB<4>)가 로직하이레벨로 입력되고 제4 액티브펄스(BACTP<4>)가 로직하이레벨로 입력되는 경우 로직로우레벨의 펄스를 포함하는 제4 전치폴링합성신호(PFS<4>)를 생성할 수 있다.
낸드게이트(ND25)는 제1 전치폴링합성신호(PFS<1>) 및 제2 전치폴링합성신호(PFS<2>) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 발생하는 펄스를 포함하는 제1 폴링합성신호(FSM<1>)를 생성할 수 있다.
낸드게이트(ND26)는 제3 전치폴링합성신호(PFS<3>) 및 제4 전치폴링합성신호(PFS<4>) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 발생하는 펄스를 포함하는 제2 폴링합성신호(FSM<2>)를 생성할 수 있다.
노어게이트(NR21)는 제1 폴링합성신호(FSM<1>) 및 제2 폴링합성신호(FSM<2>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직로우레벨로 발생하는 펄스를 포함하는 제2 합성신호(SUM<2>)를 생성할 수 있다.
제3 합성부(223)는 낸드게이트(ND31)로 구현되어 제1 합성신호(SUM<1>) 및 제2 합성신호(SUM<2>)를 합성하여 제1 전치제어신호(PCON)를 생성할 수 있다.
좀더 구체적으로, 제3 합성부(223)에서 제1 합성신호(SUM<1>) 및 제2 합성신호(SUM<2>)를 합성하여 제1 전치제어신호(PCON)를 생성하는 동작을 설명하면 다음과 같다.
낸드게이트(ND31)는 제1 합성신호(SUM<1>) 및 제2 합성신호(SUM<2>) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 발생하는 펄스를 포함하는 제1 전치제어신호(PCON)를 생성할 수 있다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 제2 지연설정부(23)는 제1 펄스폭조절부(231), 제2 펄스폭조절부(232) 및 논리부(233)를 포함할 수 있다.
제1 펄스폭조절부(231)는 인버터들(IV51,IV52), 제5 딜레이(DLY51) 및 낸드게이트(ND51)로 구현되어, 제1 전치제어신호(PCON)의 펄스가 생성되는 시점으로부터 제2 구간 동안 발생하는 펄스를 포함하는 지연제어신호(PCOND)를 생성할 수 있다. 제2 구간 동안 발생하는 지연제어신호(PCOND)의 펄스폭은 제5 딜레이(DLY51)의 지연량으로 설정될 수 있다.
제2 펄스포조절부(232)는 인버터들(IV61,IV62), 제6 딜레이(DLY61) 및 낸드게이트(ND61)로 구현되어, 지연제어신호(PCOND)의 펄스가 생성되는 시점으로부터 제3 구간 동안 발생하는 펄스를 포함하는 반전제어신호(RFCONB)를 생성하고, 반전제어신호(RFCONB)를 반전 버퍼링하여 제1 제어신호(RFCON)를 생성할 수 있다. 제3 구간 동안 발생하는 제1 제어신호(RFCON)의 펄스폭은 제6 딜레이(DLY61)의 지연량으로 설정될 수 있다.
논리부(233)는 낸드게이트들(ND71,ND72,ND73) 및 노어게이트(NR71)로 구현되어, 제1 내지 제4 반전액티브신호(BACTB<1:4>)에 응답하여 인에이블되는 제2 제어신호(SCON)를 생성할 수 있다. 논리부(233)는 제1 내지 제4 반전액티브신호(BACTB<1:4>) 중 어느 하나가 인에이블되는 시점에 동기되어 인에이블되는 제2 전치제어신호(PSCON)를 생성하고, 반전제어신호(RFCONB) 및 제2 전치제어신호(PSCON)에 응답하여 제2 제어신호(SCON)를 생성할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 도 6 및 도 7을 참고하여 설명하되, 커맨드어드레스(CA<1:N>)에 의해 액티브동작에 진입하여 생성되는 제1 뱅크액티브신호(BACT<1>) 및 제4 뱅크액티브신호(BACT<4>)에 의해 제어신호를 생성하여 내부전압을 구동하는 동작을 설명하면 다음과 같다.
우선, 도 6을 참고하여 제1 뱅크액티브신호(BACT<1>) 및 제4 뱅크액티브신호(BACT<4>)에 의해 제1 제어신호(RFCON)를 생성하는 동작을 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제1 뱅크액티브신호(BACT<1>)를 로직하이레벨로 생성한다.
제1 지연설정부(21)는 제1 뱅크액티브신호(BACT<1>)를 반전 및 버퍼링하여 로직로우레벨의 제1 반전액티브신호(BACTB<1>) 및 로직하이레벨의 제1 액티브지연신호(BACTD<1>)를 생성한다. 제1 지연설정부(21)는 로직로우레벨의 제1 액티브펄스(BACTP<1>) 및 로직하이레벨의 제1 반전액티브펄스(BACTPB<1>)를 생성한다.
신호합성부(22)의 제1 합성부(221)는 로직하이레벨의 제1 액티브지연신호(BACTD<1>)와 로직하이레벨의 제1 반전액티브펄스(BACTPB<1>)를 입력 받아 로직로우레벨의 제1 전치라이징합성신호(PRS<1>), 로직하이레벨의 제1 라이징합성신호(RSM<1>) 및 로직로우레벨의 제1 합성신호(SUM<1>)를 생성한다.
한편, 제1 합성부(221)는 T2 시점에 로직로우레벨의 제1 반전액티브펄스(BACTPB<1>)를 입력 받아 로직하이레벨의 제1 전치라이징합성신호(PRS<1>)를 생성하는데, 이때 T1 시점부터 T2 시점까지 로직로우레벨로 생성되는 제1 전치라이징합성신호(PRS<1>)의 펄스폭은 제1 구간(D1)으로 설정된다. 또한, 제1 라이징합성신호(RSM<1>) 및 제1 합성신호(SUM<1>)의 펄스폭은 제1 전치라이징합성신호(PRS<1>)와 같은 제1 구간(D1)으로 설정된다. 여기서, 제1 구간(D1)은 제1 지연부(211)의 제1 딜레이(DLY11)의 지연량으로 설정됨을 의미한다.
제2 합성부(222)는 로직로우레벨의 제1 반전액티브신호(BACTB<1>)와 로직로우레벨의 제1 액티브펄스(BACTP<1>)를 입력 받아 로직하이레벨의 제1 전치폴링합성신호(PFS<1>), 로직로우레벨의 제1 폴링합성신호(FSM<1>) 및 로직하이레벨의 제2 합성신호(SUM<2>)를 생성한다.
제3 합성부(223)는 로직로우레벨의 제1 합성신호(SUM<1>) 및 로직하이레벨의 제2 합성신호(SUM<2>)를 입력 받아 로직하이레벨의 제1 전치제어신호(PCON)를 생성한다.
제2 지연설정부(23)의 제1 펄스폭조절부(231)는 로직하이레벨의 제1 전치제어신호(PCON)를 입력 받아 로직로우레벨의 지연제어신호(PCOND)를 생성한다.
한편, 제2 지연설정부(23)는 T1 시점부터 제2 구간(D2)만큼의 펄스폭을 갖는 지연제어신호(PCOND)를 생성한다. 여기서 제2 구간(D2)은 제1 펄스폭조절부(231)의 제5 딜레이(DLY51)의 지연량으로 설정됨을 의미한다.
제2 펄스폭조절부(232)는 로직로우레벨의 지연제어신호(PCOND)를 입력 받아 로직하이레벨의 제1 제어신호(RFCON)를 생성한다.
한편, 제2 펄스폭조절부(232)는 T1 시점부터 T4 시점까지 제3 구간(D3)만큼의 펄스폭을 갖는 제1 제어신호(RFCON)를 생성한다. 여기서 제3 구간(D3)은 제2 펄스폭조절부(232)의 제6 딜레이(DLY61)의 지연량으로 설정됨을 의미한다.
T3 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제4 뱅크액티브신호(BACT<4>)를 로직하이레벨로 생성한다. 여기서, 제4 뱅크액티브신호(BACT<4>)에 의해 생성되는 신호들은 앞서 설명한 제1 뱅크액티브신호(BACT<1>)에 의해 생성되는 신호들과 동일한 동작으로 생성되므로 구체적인 설명은 생략한다.
T5 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제1 뱅크액티브신호(BACT<1>)를 로직로우레벨로 생성한다.
제1 지연설정부(21)는 제1 뱅크액티브신호(BACT<1>)를 반전 및 버퍼링하여 로직하이레벨의 제1 반전액티브신호(BACTB<1>) 및 로직로우레벨의 제1 액티브지연신호(BACTD<1>)를 생성한다. 제1 지연설정부(21)는 로직하이레벨의 제1 액티브펄스(BACTP<1>) 및 로직로우레벨의 제1 반전액티브펄스(BACTPB<1>)를 생성한다.
신호합성부(22)의 제1 합성부(221)는 로직로우레벨의 제1 액티브지연신호(BACTD<1>)와 로직로우레벨의 제1 반전액티브펄스(BACTPB<1>)를 입력 받아 로직하이레벨의 제1 전치라이징합성신호(PRS<1>), 로직로우레벨의 제1 라이징합성신호(RSM<1>) 및 로직하이레벨의 제1 합성신호(SUM<1>)를 생성한다.
제2 합성부(222)는 로직하이레벨의 제1 반전액티브신호(BACTB<1>)와 로직하이레벨의 제1 액티브펄스(BACTP<1>)를 입력 받아 로직로우레벨의 제1 전치폴링합성신호(PFS<1>), 로직하이레벨의 제1 폴링합성신호(FSM<1>) 및 로직로우레벨의 제2 합성신호(SUM<2>)를 생성한다.
한편, 제2 합성부(222)는 T6 시점에 로직로우레벨의 제1 액티브펄스(BACTP<1>)를 입력 받아 로직하이레벨의 제1 전치폴링합성신호(PFS<1>)를 생성하는데, 이때 T5 시점부터 T6 시점까지 로직로우레벨로 생성되는 제1 전치폴링합성신호(PFS<1>)의 펄스폭은 제1 구간(D1)으로 설정된다. 또한, 제1 폴링합성신호(FSM<1>) 및 제2 합성신호(SUM<2>)의 펄스폭은 제1 전치폴링합성신호(PFS<1>)와 같은 제1 구간(D1)으로 설정된다. 여기서, 제1 구간(D1)은 제1 지연부(211)의 제1 딜레이(DLY11)의 지연량으로 설정됨을 의미한다.
제3 합성부(223)는 로직하이레벨의 제1 합성신호(SUM<1>) 및 로직로우레벨의 제2 합성신호(SUM<2>)를 입력 받아 로직하이레벨의 제1 전치제어신호(PCON)를 생성한다.
제2 지연설정부(23)의 제1 펄스폭조절부(231)는 로직하이레벨의 제1 전치제어신호(PCON)를 입력 받아 로직로우레벨의 지연제어신호(PCOND)를 생성한다.
한편, 제2 지연설정부(23)는 T5 시점부터 제2 구간(D2)만큼의 펄스폭을 갖는 지연제어신호(PCOND)를 생성한다. 여기서 제2 구간(D2)은 제1 펄스폭조절부(231)의 제5 딜레이(DLY51)의 지연량으로 설정됨을 의미한다.
제2 펄스폭조절부(232)는 로직로우레벨의 지연제어신호(PCOND)를 입력 받아 로직하이레벨의 제1 제어신호(RFCON)를 생성한다.
한편, 제2 펄스폭조절부(232)는 T5 시점부터 T8 시점까지 제3 구간(D3)만큼의 펄스폭을 갖는 제1 제어신호(RFCON)를 생성한다. 여기서 제3 구간(D3)은 제2 펄스폭조절부(232)의 제6 딜레이(DLY61)의 지연량으로 설정됨을 의미한다.
T7 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제4 뱅크액티브신호(BACT<4>)를 로직로우레벨로 생성한다. 여기서, 제4 뱅크액티브신호(BACT<4>)에 의해 생성되는 신호들은 앞서 설명한 제1 뱅크액티브신호(BACT<1>)에 의해 생성되는 신호들과 동일한 동작으로 생성되므로 구체적인 설명은 생략한다.
여기서, 내부전압생성부(30)는 제1 제어신호(RFCON)의 제1 및 제2 펄스가 입력되는 구간 동안 내부전압(VINT)를 제2 배수 또는 제N 배수로 구동하여 메모리영역(40)에 공급한다.
다음으로, 도 7을 참고하여 제1 뱅크액티브신호(BACT<1>) 및 제4 뱅크액티브신호(BACT<4>)에 의해 제2 제어신호(SCON)를 생성하는 동작을 설명하면 다음과 같다.
T11 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제1 뱅크액티브신호(BACT<1>)를 로직하이레벨로 생성한다.
제1 지연설정부(21)의 제1 지연부(211)는 제1 뱅크액티브신호(BACT<1>)를 반전하여 로직로우레벨의 제1 반전액티브신호(BACTB<1>)를 생성한다.
제2 지연설정부(23)의 논리부(233)는 로직로우레벨의 제1 반전액티브신호(BACTB<1>)에 응답하여 로직로우레벨의 제2 전치제어신호(PSCON) 및 로직하이레벨로 인에이블되는 제2 제어신호(SCON)를 생성한다. 이때, 제2 펄스폭제어부(232)는 반전제어신호(RFCONB)를 로직로우레벨로 생성한다. 여기서, T11 시점은 앞서 설명한 도 6의 T1 시점과 동일 시점이다.
T12 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제4 뱅크액티브신호(BACT<4>)를 로직하이레벨로 생성한다.
제1 지연설정부(21)의 제4 지연부(214)는 제4 뱅크액티브신호(BACT<4>)를 반전하여 로직로우레벨의 제4 반전액티브신호(BACTB<4>)를 생성한다.
제2 지연설정부(23)의 논리부(233)는 로직로우레벨의 제4 반전액티브신호(BACTB<4>)에 응답하여 로직로우레벨의 제2 전치제어신호(PSCON) 및 로직하이레벨로 인에이블되는 제2 제어신호(SCON)를 생성한다. 이때, 제2 펄스폭제어부(232)는 반전제어신호(RFCONB)를 로직로우레벨로 생성한다. 여기서, T12 시점은 앞서 설명한 도 6의 T3 시점과 동일 시점이다.
T13 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제1 뱅크액티브신호(BACT<1>)를 로직로우레벨로 생성한다.
제1 지연설정부(21)의 제1 지연부(211)는 제1 뱅크액티브신호(BACT<1>)를 반전하여 로직하이레벨의 제1 반전액티브신호(BACTB<1>)를 생성한다.
제2 지연설정부(23)의 논리부(233)는 로직하이레벨의 제1 반전액티브신호(BACTB<1>)에 응답하여 로직로우레벨의 제2 전치제어신호(PSCON) 및 로직하이레벨로 인에이블되는 제2 제어신호(SCON)를 생성한다. 이때, 제2 펄스폭제어부(232)는 반전제어신호(RFCONB)를 로직로우레벨로 생성한다. 여기서, T13 시점은 앞서 설명한 도 6의 T5 시점과 동일 시점이다.
T14 시점에 제1 반도체장치(1)는 커맨드어드레스(CA<1:N>)를 출력한다.
액티브신호생성부(10)는 커맨드어드레스(CA<1:N>)의 조합에 따라 제4 뱅크액티브신호(BACT<4>)를 로직로우레벨로 생성한다.
제1 지연설정부(21)의 제4 지연부(214)는 제4 뱅크액티브신호(BACT<4>)를 반전하여 로직하이레벨의 제4 반전액티브신호(BACTB<4>)를 생성한다.
제2 지연설정부(23)의 논리부(233)는 로직하이레벨의 제4 반전액티브신호(BACTB<4>)에 응답하여 로직하이레벨의 제2 전치제어신호(PSCON) 및 로직하이레벨로 인에이블되는 제2 제어신호(SCON)를 생성한다. 이때, 제2 펄스폭제어부(232)는 반전제어신호(RFCONB)를 로직로우레벨로 생성한다. 여기서, T14 시점은 앞서 설명한 도 6의 T7 시점과 동일 시점이다.
T15 시점에 제2 펄스폭제어부(232)는 반전제어신호(RFCONB)를 로직하이레벨로 생성한다.
제2 지연설정부(23)의 논리부(233)는 로직하이레벨의 반전제어신호(RFCONB) 및 로직하이레벨의 제2 전치제어신호(PSCON) 에 응답하여 로직로우레벨로 디스에이블되는 제2 제어신호(SCON)를 생성한다.
여기서, 내부전압생성부(30)는 제2 제어신호(SCON)의 펄스가 입력되는 구간 동안 내부전압(VINT)를 제1 배수로 구동하여 메모리영역(40)에 공급한다.
즉, 본 발명의 반도체장치는 액티브동작 시 전류소모량이 급증하는 제1 내지 제4 뱅크액티브신호(BACT<1:4>)의 토글링 시점에 내부전압(VINT)을 구동하기 위한 제1 제어신호(RFCON)의 펄스를 생성함으로써 내부전압(VINT)을 구동하는 구동력을 증가할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 액티브동작 시 전류소모량이 급증하는 구간에 내부전압을 구동하는 구동력을 증가시켜 내부회로의 동작 오류를 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 액티브동작 시 전류소모량이 급증하는 구간에만 내부전압을 구동하는 구동력을 증가시켜 전류소모량을 감소할 수 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 액티브신호생성부 20. 제어신호생성부
30. 내부전압생성부 40. 메모리영역
21. 제1 지연설정부 22. 신호합성부
23. 제2 지연설정부 211. 제1 지연부
212. 제2 지연부 213. 제3 지연부
214. 제4 지연부 221. 제1 합성부
222. 제2 합성부 223. 제3 합성부
231. 제1 펄스폭조절부 232. 제2 펄스폭조절부
233. 논리부 1000. 전자시스템
1001. 데이터저장부 1002. 메모리컨트롤러
1003. 버퍼메모리 1004. 입출력인터페이스

Claims (20)

  1. 커맨드어드레스를 출력하는 제1 반도체장치; 및
    상기 커맨드어드레스에 응답하여 액티브동작에서 활성화되는 뱅크를 선택하기 위한 뱅크액티브신호의 토글링 시점에 동기되어 펄스폭이 조절되는 펄스를 포함하는 제1 제어신호를 생성하고, 상기 뱅크액티브신호에 응답하여 인에이블되는 제2 제어신호를 생성하며, 상기 제1 및 제2 제어신호에 응답하여 내부전압을 생성하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 내부전압은 상기 제2 제어신호의 인에이블 구간 동안 상기 제1 제어신호의 상기 펄스에 응답하여 정수배로 구동되는 반도체시스템.
  3. 제 1 항에 있어서, 상기 제1 제어신호는 상기 뱅크액티브신호의 인에이블 시점에 동기되어 발생하는 제1 펄스를 포함하고, 상기 뱅크액티브신호의 디스에이블 시점에 동기되어 발생하는 제2 펄스를 포함하는 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 커맨드어드레스의 조합에 따라 상기 액티브모드에서 인에이블되는 상기 뱅크액티브신호를 생성하는 액티브신호생성부;
    상기 뱅크액티브신호의 토글링되는 시점에 동기되어 발생하는 제1 펄스와 제2 펄스를 포함하는 상기 제1 제어신호 및 상기 뱅크액티브신호가 인에이블되는 시점에 동기되어 인에이블되는 상기 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 제어신호의 상기 제1 및 제2 펄스 및 상기 제2 제어신호에 응답하여 상기 내부전압을 구동하여 메모리영역에 공급하는 내부전압생성부를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 제어신호생성부는
    상기 뱅크액티브신호를 반전 및 버퍼링하여 반전액티브신호 및 액티브지연신호를 생성하고, 상기 액티브지연신호를 제1 구간만큼 지연하여 액티브펄스를 생성하며, 상기 액티브펄스를 반전하여 반전액티브펄스를 생성하는 제1 지연설정부;
    상기 액티브지연신호와 상기 반전액티브펄스를 합성하여 발생하는 제3 펄스 및 상기 반전액티브신호와 상기 액티브펄스를 합성하여 발생하는 제4 펄스를 포함하는 전치제어신호를 생성하는 신호합성부; 및
    상기 전치제어신호의 상기 제3 및 제4 펄스의 펄스폭을 조절하여 생성되는 상기 제1 및 제2 펄스를 포함하는 상기 제1 제어신호를 생성하고, 상기 반전액티브신호에 응답하여 인에이블되는 상기 제2 제어신호를 생성하는 제2 지연설정부를 포함하는 반도체시스템.
  6. 제 5 항에 있어서, 상기 제1 지연설정부는
    상기 뱅크액티브신호를 반전 버퍼링하여 상기 반전액티브신호를 생성하는 제1 버퍼;
    상기 반전액티브신호를 반전 버퍼링하여 상기 액티브지연신호를 생성하는 제2 버퍼;
    상기 액티브지연신호를 상기 제1 구간만큼 지연하여 상기 액티브펄스를 생성하는 제1 딜레이; 및
    상기 액티브펄스를 반전 버퍼링하여 상기 반전액티브지연신호를 생성하는 제3 버퍼를 포함하는 반도체시스템.
  7. 제 5 항에 있어서, 상기 신호합성부는
    상기 액티브지연신호 및 상기 반전액티브펄스를 합성하여 발생하는 펄스를 포함하는 제1 합성신호를 생성하는 제1 합성부;
    상기 반전액티브신호와 상기 액티브펄스를 합성하여 발생하는 펄스를 포함하는 제2 합성신호를 생성하는 제2 합성부; 및
    상기 제1 합성신호와 상기 제2 합성신호를 합성하여 상기 전치제어신호를 생성하는 제3 합성부를 포함하는 반도체시스템.
  8. 제 5 항에 있어서, 상기 제2 지연설정부는
    상기 전치제어신호의 펄스가 생성되는 시점으로부터 제2 구간 동안 발생하는 펄스를 포함하는 지연제어신호를 생성하는 제1 펄스폭조절부;
    상기 지연제어신호의 펄스가 생성되는 시점으로부터 제3 구간 동안 발생하는 상기 제1 및 제2 펄스를 포함하는 상기 제1 제어신호를 생성하는 제2 펄스폭조절부; 및
    상기 반전액티브신호에 응답하여 인에이블되는 상기 제2 제어신호를 생성하는 논리부를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 제1 펄스폭조절부는 상기 전치제어신호의 펄스를 상기 제2 구간만큼 지연하는 제2 딜레이를 포함하는 반도체시스템.
  10. 제 8 항에 있어서, 상기 제2 펄스폭조절부는 상기 지연제어신호의 펄스를 상기 제3 구간만큼 지연하는 제3 딜레이를 포함하는 반도체시스템.
  11. 외부에서 입력되는 커맨드어드레스를 디코딩하여 제1 및 제2 뱅크액티브신호를 생성하는 액티브신호생성부;
    상기 제1 및 제2 뱅크액티브신호 중 어느 하나의 신호가 토글링되는 시점에 동기되어 생성되는 펄스를 포함하는 제1 제어신호 및 상기 제1 및 제2 뱅크액티브신호 중 어느 하나의 신호가 인에이블되는 시점에 동기되어 인에이블되는 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 제어신호의 상기 펄스 및 상기 제2 제어신호에 응답하여 상기 내부전압을 생성하는 내부전압생성부를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 내부전압은 상기 제2 제어신호의 인에이블 구간 동안 상기 제1 제어신호의 상기 펄스에 응답하여 정수배로 구동되는 반도체장치.
  13. 제 11 항에 있어서, 상기 제1 제어신호는 상기 제1 뱅크액티브신호 또는 제2 뱅크액티브신호의 인에이블 시점에 동기되어 발생하는 제1 펄스를 포함하고, 상기 제1 뱅크액티브신호 또는 제2 뱅크액티브신호의 디스에이블 시점에 동기되어 발생하는 제2 펄스를 포함하는 반도체장치.
  14. 제 11 항에 있어서, 상기 제어신호생성부는
    상기 제1 및 제2 뱅크액티브신호를 반전 및 버퍼링하여 제1 및 제2 반전액티브신호 및 제1 및 제2 액티브지연신호를 생성하고, 상기 제1 및 제2 액티브지연신호를 제1 구간만큼 지연하여 제1 및 제2 액티브펄스를 생성하며, 상기 제1 및 제2 액티브펄스를 반전하여 제1 및 제2 반전액티브펄스를 생성하는 제1 지연설정부;
    상기 제1 및 제2 액티브지연신호와 상기 제1 및 제2 반전액티브펄스를 합성하여 발생하는 제3 펄스 및 상기 제1 및 제2 반전액티브신호와 상기 제1 및 제2 액티브펄스를 합성하여 발생하는 제4 펄스를 포함하는 전치제어신호를 생성하는 신호합성부; 및
    상기 전치제어신호의 상기 제3 및 제4 펄스의 펄스폭을 조절하여 생성되는 제1 및 제2 펄스를 포함하는 상기 제1 제어신호를 생성하고, 상기 제1 및 제2 반전액티브신호에 응답하여 인에이블되는 상기 제2 제어신호를 생성하는 제2 지연설정부를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 지연설정부는
    상기 제1 뱅크액티브신호를 반전 및 버퍼링하여 상기 제1 반전액티브신호 및 상기 제1 액티브지연신호를 생성하고, 상기 제1액티브지연신호를 상기 제1 구간만큼 지연하여 상기 제1 액티브펄스를 생성하며, 상기 제1 액티브펄스를 반전하여 상기 제1 반전액티브펄스를 생성하는 제1 지연부; 및
    상기 제2 뱅크액티브신호를 반전 및 버퍼링하여 상기 제2 반전액티브신호 및 상기 제2 액티브지연신호를 생성하고, 상기 제2 액티브지연신호를 상기 제1 구간만큼 지연하여 상기 제2 액티브펄스를 생성하며, 상기 제2 액티브펄스를 반전하여 상기 제2 반전액티브펄스를 생성하는 제2 지연부를 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 신호합성부는
    상기 제1 및 제2 액티브지연신호 및 상기 제1 및 제2 반전액티브펄스를 합성하여 발생하는 펄스를 포함하는 제1 합성신호를 생성하는 제1 합성부;
    상기 제1 및 제2 반전액티브신호와 상기 제1 및 제2 액티브펄스를 합성하여 발생하는 펄스를 포함하는 제2 합성신호를 생성하는 제2 합성부; 및
    상기 제1 합성신호와 상기 제2 합성신호를 합성하여 상기 전치제어신호를 생성하는 제3 합성부를 포함하는 반도체장치.
  17. 제 14 항에 있어서, 상기 제2 지연설정부는
    상기 전치제어신호의 펄스가 생성되는 시점으로부터 제2 구간 동안 발생하는 펄스를 포함하는 지연제어신호를 생성하는 제1 펄스폭조절부;
    상기 지연제어신호의 펄스가 생성되는 시점으로부터 제3 구간 동안 발생하는 상기 제1 및 제2 펄스를 포함하는 상기 제1 제어신호를 생성하는 제2 펄스폭조절부; 및
    상기 제1 및 제2 반전액티브신호에 응답하여 인에이블되는 상기 제2 제어신호를 생성하는 논리부를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 제1 펄스폭조절부는 상기 전치제어신호의 펄스를 상기 제2 구간만큼 지연하는 제1 딜레이를 포함하는 반도체장치.
  19. 제 17 항에 있어서, 상기 제2 펄스폭조절부는 상기 지연제어신호의 펄스를 상기 제3 구간만큼 지연하는 제2 딜레이를 포함하는 반도체시스템.
  20. 제 11 항에 있어서, 상기 제1 및 제2 뱅크액티브신호에 응답하여 활성화되고 상기 내부전압을 공급받아 구동되는 제1 및 제2 뱅크를 포함하는 메모리영역을 더 포함하는 반도체장치.
KR1020150145743A 2015-10-20 2015-10-20 반도체장치 및 반도체시스템 KR102393425B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150145743A KR102393425B1 (ko) 2015-10-20 2015-10-20 반도체장치 및 반도체시스템
US14/995,444 US9583165B1 (en) 2015-10-20 2016-01-14 Semiconductor device and semiconductor system
CN201610308513.8A CN106601295B (zh) 2015-10-20 2016-05-11 半导体器件和半导体系统
US15/405,509 US9792970B2 (en) 2015-10-20 2017-01-13 Semiconductor device and semiconductor system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150145743A KR102393425B1 (ko) 2015-10-20 2015-10-20 반도체장치 및 반도체시스템

Publications (2)

Publication Number Publication Date
KR20170045815A true KR20170045815A (ko) 2017-04-28
KR102393425B1 KR102393425B1 (ko) 2022-05-03

Family

ID=58056589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150145743A KR102393425B1 (ko) 2015-10-20 2015-10-20 반도체장치 및 반도체시스템

Country Status (3)

Country Link
US (2) US9583165B1 (ko)
KR (1) KR102393425B1 (ko)
CN (1) CN106601295B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497602B2 (en) 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
KR20200058085A (ko) * 2018-11-19 2020-05-27 에스케이하이닉스 주식회사 반도체장치
US10796740B2 (en) * 2018-11-19 2020-10-06 SK Hynix Inc. Method for generating command pulses and semiconductor device configured to perform the method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060126418A1 (en) * 2004-12-14 2006-06-15 Yoshifumi Mochida Semiconductor memory device with hierarchical I/O line architecture
US20110211413A1 (en) * 2010-02-26 2011-09-01 Choung-Ki Song Semiconductor memory device and method for operating the same
KR20120076434A (ko) * 2010-12-29 2012-07-09 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체 집적회로
KR20120095221A (ko) * 2011-02-18 2012-08-28 삼성전자주식회사 메모리 소자 및 메모리 컨트롤 유닛

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291584A (en) * 1991-07-23 1994-03-01 Nexcom Technology, Inc. Methods and apparatus for hard disk emulation
US8089353B2 (en) * 2006-08-05 2012-01-03 Min Ming Tarng 4Less—Xtaless, capless, indless, dioless TSOC design of SOC or 4Free—Xtalfree, capfree, indfree, diofree TSOC design of SOC
JP3724654B2 (ja) * 1995-07-06 2005-12-07 株式会社日立製作所 半導体集積回路装置
JP2000048570A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
US6088293A (en) * 1998-09-08 2000-07-11 Texas Instruments Incorporated Low-power column decode circuit
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
JP4338010B2 (ja) * 2002-04-22 2009-09-30 株式会社日立製作所 半導体集積回路装置
US7475319B2 (en) 2006-08-24 2009-01-06 Advantest Corporation Threshold voltage control apparatus, test apparatus, and circuit device
KR100820781B1 (ko) * 2007-02-23 2008-04-11 주식회사 하이닉스반도체 비트라인 감지증폭기를 포함하는 반도체메모리소자 및구동방법
KR100915815B1 (ko) * 2007-09-13 2009-09-07 주식회사 하이닉스반도체 복수의 로우 디코더를 공유하는 제어 블록을 갖는 반도체메모리 장치
KR100915809B1 (ko) * 2007-10-11 2009-09-07 주식회사 하이닉스반도체 반도체 테스트 장치 및 그의 테스트 방법
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로
JP5131348B2 (ja) * 2008-03-19 2013-01-30 富士通セミコンダクター株式会社 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
AU2009240793B2 (en) 2008-04-24 2014-07-10 Indice Pty Ltd Power control
KR101094383B1 (ko) * 2009-12-14 2011-12-15 주식회사 하이닉스반도체 내부전압 발생기
JP2013191262A (ja) * 2012-03-15 2013-09-26 Elpida Memory Inc 半導体装置
KR102161278B1 (ko) * 2013-08-07 2020-09-29 에스케이하이닉스 주식회사 액티브 제어 장치 및 이를 포함하는 반도체 장치
KR20150116174A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060126418A1 (en) * 2004-12-14 2006-06-15 Yoshifumi Mochida Semiconductor memory device with hierarchical I/O line architecture
US20110211413A1 (en) * 2010-02-26 2011-09-01 Choung-Ki Song Semiconductor memory device and method for operating the same
KR20120076434A (ko) * 2010-12-29 2012-07-09 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체 집적회로
KR20120095221A (ko) * 2011-02-18 2012-08-28 삼성전자주식회사 메모리 소자 및 메모리 컨트롤 유닛

Also Published As

Publication number Publication date
US9792970B2 (en) 2017-10-17
US9583165B1 (en) 2017-02-28
US20170133071A1 (en) 2017-05-11
CN106601295B (zh) 2020-12-08
KR102393425B1 (ko) 2022-05-03
CN106601295A (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
US9640232B2 (en) Semiconductor systems and semiconductor devices
KR20180011642A (ko) 반도체장치
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
KR20180105531A (ko) 반도체장치
KR102393425B1 (ko) 반도체장치 및 반도체시스템
US10593386B2 (en) Semiconductor devices
US10720192B2 (en) Semiconductor device configured to generate a strobe signal having various patterns
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
US10026461B2 (en) Semiconductor devices and semiconductor systems including the same
US9653133B2 (en) Semiconductor device and semiconductor system
CN113689905A (zh) 用于控制命令输入的电子器件
CN109727621B (zh) 半导体存储装置以及包括其的半导体系统
US10658015B2 (en) Semiconductor devices
KR20180119071A (ko) 전자장치
KR20180062255A (ko) 반도체장치
KR101082106B1 (ko) 뱅크액티브신호생성회로
KR20220032898A (ko) 전원 공급을 제어하기 위한 전자장치
KR102638788B1 (ko) 반도체장치 및 반도체시스템
KR20210051365A (ko) 반도체장치
KR20200137738A (ko) 반도체장치
KR20190123182A (ko) 반도체장치
KR20180064661A (ko) 반도체장치
KR102628532B1 (ko) 반도체장치 및 반도체시스템
KR20200109756A (ko) 반도체장치
KR20210051364A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant