KR20210051365A - 반도체장치 - Google Patents

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KR20210051365A
KR20210051365A KR1020190136531A KR20190136531A KR20210051365A KR 20210051365 A KR20210051365 A KR 20210051365A KR 1020190136531 A KR1020190136531 A KR 1020190136531A KR 20190136531 A KR20190136531 A KR 20190136531A KR 20210051365 A KR20210051365 A KR 20210051365A
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이성주
김주혁
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에스케이하이닉스 주식회사
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Abstract

반도체장치는 제1 및 제2 모드에서 제1 및 제3 분주클럭 및 접지전압으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 제1 내지 제4 입력제어신호에 의해 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 내부클럭, 제1 내지 제4 라이징출력제어신호 및 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 및 제3 내부데이터와 상기 제2 및 제4 내부데이터 중 출력 우선순위를 결정하여 제1 내지 제4 출력데이터를 생성하는 데이터처리회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 주파수가 분주된 내부클럭들에 동기 되어 데이터를 출력하는 반도체장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치는 외부 칩 셋(chip set)으로부터 입력되는 명령에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체 메모리 장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 내부에 다양한 회로들이 구비되어야 하며, 그 중에는 보다 많은 데이터를 효율적으로 제어하기 위한 파이프 래치회로가 있다. 일반적으로, 파이프 래치회로는 입력되는 복수개의 신호 각각을 원하는 타이밍에 저장하고, 원하는 타이밍에 각각 출력하도록 구성된 회로로서 반도체장치 내부에 포함되며, 내부 회로들 사이 또는 반도체장치의 외부장치와 반도체장치의 내부회로 사이의 신호 송수신을 대용량화시킬 수 있다.
또한, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치는 동작 속도를 증가하기 위해 다양한 방법을 사용하고 있다. 대표적으로 외부에서 입력되는 클럭(Clock)의 주파수를 분주하여 다수의 분주클럭을 생성하고 다수의 분주클럭에 동기 되어 파이프 래치회로가 동작함으로써 동작 속도를 증가하도록 구현될 수 있다.
한편, 반도체장치는 데이터의 입출력 순서를 결정하기 위한 동작을 지원하고 있는데, 짝수(even) 데이터 및 홀수(odd) 데이터의 출력 순서를 변경하는 동작을 지원하고 있다.
본 발명은 동작모드에 따라 다수의 분주클럭과 접지전압으로부터 데이터의 입출력 순서를 결정하기 위한 다수의 내부클럭을 선택적으로 생성하고, 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정되는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 및 제2 모드에서 제1 및 제3 분주클럭 및 접지전압으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 제1 내지 제4 입력제어신호에 의해 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 내부클럭, 제1 내지 제4 라이징출력제어신호 및 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 및 제3 내부데이터와 상기 제2 및 제4 내부데이터 중 출력 우선순위를 결정하여 제1 내지 제4 출력데이터를 생성하는 데이터처리회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 및 제2 모드신호의 조합에 따라 제1 내지 제3 모드설정신호를 생성하는 모드설정회로, 상기 제1 내지 제3 모드설정신호에 의해 제1 내지 제4 분주클럭 및 접지전압으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 제1 내지 제4 입력제어신호에 의해 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 내부클럭, 제1 내지 제4 라이징출력제어신호 및 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 및 제3 내부데이터와 상기 제2 및 제4 내부데이터 중 출력 우선순위를 결정하여 제1 내지 제4 출력데이터를 생성하는 데이터처리회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 동작모드에 따라 다수의 분주클럭과 접지전압으로부터 데이터의 입출력 순서를 결정하기 위한 다수의 내부클럭을 선택적으로 생성하고, 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정됨으로써 고속으로 데이터를 출력할 수 있는 효과가 있다.
또한, 본 발명에 의하면 동작모드에 따라 다수의 내부클럭을 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정됨으로써 데이터 입출력 순서를 변경하기 위한 별도의 회로가 필요 없어 면적을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 동작모드에 따라 다수의 내부클럭을 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정됨으로써 데이터 입출력 순서를 변경하기 위한 별도의 회로가 필요 없어 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 모드설정회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 파이프제어회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 파이프제어회로에 포함된 제1 전달클럭생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 파이프제어회로에 포함된 제2 전달클럭생성회로의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 내부클럭생성회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 내부클럭생성회로에 포함된 제1 전달회로의 구성을 도시한 회로도이다.
도 8은 도 6에 도시된 내부클럭생성회로에 포함된 제2 전달회로의 구성을 도시한 회로도이다.
도 9는 도 6에 도시된 내부클럭생성회로에 포함된 제3 전달회로의 구성을 도시한 회로도이다.
도 10은 도 6에 도시된 내부클럭생성회로에 포함된 제4 전달회로의 구성을 도시한 회로도이다.
도 11은 도 1에 도시된 반도체장치에 포함된 파이프회로의 구성을 도시한 블럭도이다.
도 12는 도 1에 도시된 반도체장치에 포함된 데이터정렬회로의 구성을 도시한 블럭도이다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 17은 도 1 내지 도 16에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치(1)는 모드설정회로(10), 파이프제어회로(20), 내부클럭생성회로(30), 메모리영역(40) 및 데이터처리회로(50)를 포함할 수 있다.
모드설정회로(10)는 제1 및 제2 모드신호(MODE<1:2>)의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)를 생성할 수 있다. 모드설정회로(10)는 제1 및 제2 모드신호(MODE<1:2>)의 로직레벨 조합에 따라 제1 모드에서 인에이블되는 제1 모드설정신호(EV)를 생성할 수 있다. 모드설정회로(10)는 제1 및 제2 모드신호(MODE<1:2>)의 로직레벨 조합에 따라 제2 모드에서 인에이블되는 제2 모드설정신호(OD)를 생성할 수 있다. 모드설정회로(10)는 제1 및 제2 모드신호(MODE<1:2>)의 로직레벨 조합에 따라 제3 모드에서 인에이블되는 제3 모드설정신호(NOR)를 생성할 수 있다. 제1 모드는 내부데이터의 제1 비트(ID<1>), 제3 비트(ID<3>), 제5 비트(ID<5>) 및 제7 비트(ID<7>)를 출력한 이후 제2 비트(ID<2>), 제4 비트(ID<4>), 제6 비트(ID<6>) 및 제8 비트(ID<8>)를 출력하기 위한 모드로 설정될 수 있다. 제1 모드는 내부데이터의 제2 비트(ID<2>), 제4 비트(ID<4>), 제6 비트(ID<6>) 및 제8 비트(ID<8>)를 출력한 이후 제1 비트(ID<1>), 제3 비트(ID<3>), 제5 비트(ID<5>) 및 제7 비트(ID<7>)를 출력하기 위한 모드로 설정될 수 있다. 제3 모드는 내부데이터의 제1 내지 제8 비트(ID<1:8>)의 순서 변경 없이 출력하기 위한 모드로 설정될 수 있다.
파이프제어회로(20)는 제1 내지 제3 모드에 진입하여 라이징클럭(RCLK) 및 폴링클럭(FCLK)으로부터 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(20)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR) 중 어느 하나가 인에이블되는 경우 라이징클럭(RCLK) 및 폴링클럭(FCLK)으로부터 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다.
파이프제어회로(20)는 제1 모드에 진입하여 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제1 및 제3 라이징출력제어신호(ROUT<1,3>)를 생성한 이후 제2 및 제4 폴링출력제어신호(FOUT<2,4>)를 생성할 수 있다. 파이프제어회로(20)는 제1 모드설정신호(EV)가 인에이블되는 경우 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제1 및 제3 라이징출력제어신호(ROUT<1,3>)를 생성한 이후 제2 및 제4 폴링출력제어신호(FOUT<2,4>)를 생성할 수 있다.
파이프제어회로(20)는 제2 모드에 진입하여 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제2 및 제4 라이징출력제어신호(ROUT<2,4>)를 생성한 이후 제1 및 제3 폴링출력제어신호(FOUT<1,3>)를 생성할 수 있다. 파이프제어회로(20)는 제2 모드설정신호(OD)가 인에이블되는 경우 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제2 및 제4 라이징출력제어신호(ROUT<2,4>)를 생성한 이후 제1 및 제3 폴링출력제어신호(FOUT<1,3>)를 생성할 수 있다.
파이프제어회로(20)는 제3 모드에 진입하여 라이징클럭(RCLK) 및 폴링클럭(FCLK)으로부터 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성할 수 있다. 파이프제어회로(20)는 제3 모드설정신호(NOR)가 인에이블되는 경우 라이징클럭(RCLK) 및 폴링클럭(FCLK)으로부터 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성할 수 있다. 파이프제어회로(20)는 제3 모드설정신호(NOR)가 인에이블되는 경우 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성하도록 구현되어 있지만 실시예에 따라 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)를 생성하도록 구현될 수 있다. 라이징클럭(RCLK)은 외부에서 입력되는 클럭(Clock)의 라이징엣지에 동기되어 토글링되는 신호로 설정될 수 있다. 폴링클럭(FCLK)은 외부에서 입력되는 클럭(Clock)의 폴링징엣지에 동기되어 토글링되는 신호로 설정될 수 있다. 접지전압(VSS)은 반도체장치(1)에서 사용되는 일반적인 접지전압으로 설정될 수 있다.
내부클럭생성회로(30)는 제1 모드에 진입하여 제1 분주클럭(ICLK_PRE) 및 제3 분주클럭(IBCLK_PRE) 및 접지전압(VSS)으로부터 제1 내부클럭(ICLK) 및 제3 내부클럭(IBCLK)을 생성한 이후 제2 내부클럭(QCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 내부클럭생성회로(30)는 제1 모드설정신호(EV)가 인에이블되는 경우 제1 분주클럭(ICLK_PRE) 및 제3 분주클럭(IBCLK_PRE) 및 접지전압(VSS)으로부터 제1 내부클럭(ICLK) 및 제3 내부클럭(IBCLK)을 생성한 이후 제2 내부클럭(QCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다.
내부클럭생성회로(30)는 제2 모드에 진입하여 제2 분주클럭(QCLK_PRE) 및 제4 분주클럭(QBCLK_PRE) 및 접지전압(VSS)으로부터 제2 내부클럭(QCLK) 및 제4 내부클럭(QBCLK)을 생성한 이후 제1 내부클럭(ICLK) 및 제3 내부클럭(IBCLK)을 생성할 수 있다. 내부클럭생성회로(30)는 제2 모드설정신호(OD)가 인에이블되는 경우 제2 분주클럭(QCLK_PRE) 및 제4 분주클럭(QBCLK_PRE) 및 접지전압(VSS)으로부터 제2 내부클럭(QCLK) 및 제4 내부클럭(QBCLK)을 생성한 이후 제1 내부클럭(ICLK) 및 제3 내부클럭(IBCLK)을 생성할 수 있다.
내부클럭생성회로(30)는 제3 모드에 진입하여 제1 분주클럭(ICLK_PRE), 제2 분주클럭(QCLK_PRE), 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE)으로부터 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 내부클럭생성회로(30)는 제3 모드설정신호(NOR)가 인에이블되는 경우 제1 분주클럭(ICLK_PRE), 제2 분주클럭(QCLK_PRE), 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE)으로부터 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 제1 분주클럭(ICLK_PRE), 제2 분주클럭(QCLK_PRE), 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE)은 외부에서 입력되는 클럭(clock)의 주파수를 분주하여 생성되는 신호로 설정될 수 있다. 제1 분주클럭(ICLK_PRE), 제2 분주클럭(QCLK_PRE), 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE)은 적어도 하나 이상의 펄스를 포함하는 신호로 설정될 수 있다. 제1 분주클럭(ICLK_PRE), 제2 분주클럭(QCLK_PRE), 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE)은 각각 서로 상이한 위상을 갖는 신호로 설정될 수 있다.
메모리영역(40)은 제1 내지 제3 모드에서 내부에 저장된 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 출력할 수 있다. 내부데이터의 제1 비트(ID<1>)와 제5 비트(ID<5>)는 동일한 입출력라인을 통해 연속적으로 출력될 수 있다. 내부데이터의 제2 비트(ID<2>)와 제6 비트(ID<6>)는 동일한 입출력라인을 통해 연속적으로 출력될 수 있다. 내부데이터(ID<1:8>)의 제3 비트(ID<3>)와 제7 비트(ID<7>)는 동일한 입출력라인을 통해 연속적으로 출력될 수 있다. 내부데이터의 제4 비트(ID<4>)와 제8 비트(ID<8>)는 동일한 입출력라인을 통해 연속적으로 출력될 수 있다.
데이터처리회로(50)는 파이프회로(51) 및 데이터정렬회로(52)를 포함할 수 있다.
파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 래치할 수 있다. 파이프회로(51)는 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)와 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)에 의해 래치된 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 제1 래치데이터(LD1<1:2>), 제2 래치데이터(LD2<1:2>), 제3 래치데이터(LD3<1:2>) 및 제4 래치데이터(LD4<1:2>)로 출력할 수 있다.
데이터정렬회로(52)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)에 동기 되어 제1 래치데이터(LD1<1:2>), 제2 래치데이터(LD2<1:2>), 제3 래치데이터(LD3<1:2>) 및 제4 래치데이터(LD4<1:2>)로부터 제1 내지 제8 출력데이터(DOUT<1:8>)를 생성할 수 있다.
이와 같은, 데이터처리회로(50)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 래치할 수 있다. 데이터처리회로(50)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)과 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)와 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)에 의해 래치된 내부데이터의 제1 내지 제8 비트(ID<1:8>)에 포함된 비트들의 출력 우선순위를 결정하여 제1 내지 제8 출력데이터(DOUT<1:8>)를 생성할 수 있다.
도 2를 참고하면, 모드설정회로(10)는 제1 논리회로(11), 제2 논리회로(12) 및 제3 논리회로(13)를 포함할 수 있다.
제1 논리회로(11)는 인버터들(IV11,IV12)로 구현될 수 있다. 제1 논리회로(11)는 제1 모드신호(MODE<1>)를 버퍼링하여 제1 모드설정신호(EV)를 생성할 수 있다. 제1 모드설정신호(EV)는 제1 모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제2 논리회로(12)는 인버터들(IV13,IV14)로 구현될 수 있다. 제2 논리회로(12)는 제2 모드신호(MODE<2>)를 버퍼링하여 제2 모드설정신호(OD)를 생성할 수 있다. 제2 모드설정신호(OD)는 제2 모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제3 논리회로(13)는 인버터들(IV15,IV16,IV17) 및 낸드게이트(NAND11)로 구현될 수 있다. 제3 논리회로(13)는 제1 모드신호(MODE<1>) 및 제2 모드신호(MODE<2>)의 로직레벨에 따라 제3 모드설정신호(NOR)를 생성할 수 있다. 제3 모드설정신호(NOR)는 제3 모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
이와 같은, 모드설정회로(10)는 제1 모드에 진입하기 위해 제1 모드신호(MODE<1>)가 로직하이레벨이고 제2 모드신호(MODE<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제1 모드설정신호(EV)를 생성할 수 있다. 모드설정회로(10)는 제2 모드에 진입하기 위해 제1 모드신호(MODE<1>)가 로직로우레벨이고 제2 모드신호(MODE<2>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제2 모드설정신호(OD)를 생성할 수 있다. 모드설정회로(10)는 제3 모드에 진입하기 위해 제1 모드신호(MODE<1>)가 로직로우레벨이고 제2 모드신호(MODE<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제3 모드설정신호(NOR)를 생성할 수 있다.
도 3을 참고하면, 파이프제어회로(20)는 입력제어신호생성회로(21) 및 출력제어신호생성회로(22)를 포함할 수 있다.
입력제어신호생성회로(21)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR) 중 어느 하나라도 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 의해 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 제1 내지 제4 입력제어신호(PIN<1:4>)는 로직하이레벨의 제1 펄스 및 제2 펄스를 포함하는 신호로 생성될 수 있다.
출력제어신호생성회로(22)는 제1 전달클럭생성회로(210), 제2 전달클럭생성회로(220), 라이징출력제어신호생성회로(230) 및 폴링출력제어신호생성회로(240)를 포함할 수 있다.
제1 전달클럭생성회로(210)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK) 및 접지전압(VSS)으로부터 제1 전달클럭(TCLK<1>)을 생성할 수 있다. 제1 전달클럭생성회로(210)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)으로부터 제1 전달클럭(TCLK<1>)을 생성할 수 있다. 제1 전달클럭생성회로(210)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제1 전달클럭(TCLK<1>)을 생성할 수 있다. 제1 전달클럭생성회로(210)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)으로부터 제1 전달클럭(TCLK<1>)을 생성할 수 있다.
제2 전달클럭생성회로(220)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제2 전달클럭(TCLK<2>)을 생성할 수 있다. 제2 전달클럭생성회로(220)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제2 전달클럭(TCLK<2>)을 생성할 수 있다. 제2 전달클럭생성회로(220)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)으로부터 제2 전달클럭(TCLK<2>)을 생성할 수 있다. 제2 전달클럭생성회로(220)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 폴링클럭(FCLK)으로부터 제2 전달클럭(TCLK<2>)을 생성할 수 있다.
라이징출력제어신호생성회로(230)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제1 전달클럭(TCLK<1>)에 동기 되어 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성할 수 있다. 라이징출력제어신호생성회로(230)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제1 전달클럭(TCLK<1>)에 동기 되어 제1 및 제3 라이징출력제어신호(ROUT<1,3>)를 생성할 수 있다. 라이징출력제어신호생성회로(230)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제1 전달클럭(TCLK<1>)에 동기 되어 제2 및 제4 라이징출력제어신호(ROUT<2,4>)를 생성할 수 있다. 라이징출력제어신호생성회로(230)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제1 전달클럭(TCLK<1>)에 동기 되어 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성할 수 있다.
폴링출력제어신호생성회로(240)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제2 전달클럭(TCLK<2>)에 동기 되어 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)를 생성할 수 있다. 폴링출력제어신호생성회로(240)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제2 전달클럭(TCLK<2>)에 동기 되어 제2 및 제4 폴링출력제어신호(FOUT<2,4>)를 생성할 수 있다. 폴링출력제어신호생성회로(240)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제2 전달클럭(TCLK<2>)에 동기 되어 제1 및 제3 폴링출력제어신호(FOUT<1,3>)를 생성할 수 있다. 폴링출력제어신호생성회로(240)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)를 생성할 수 있다.
이와 같은, 출력제어신호생성회로(22)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(22)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK), 폴링클럭(FCLK) 및 접지전압(VSS)으로부터 제1 내지 제4 폴링출력제어신호(FOUT<1:4>)를 생성할 수 있다.
도 4를 참고하면, 제1 전달클럭생성회로(210)는 제1 클럭전달회로(211), 제2 클럭전달회로(212), 제3 클럭전달회로(213) 및 제1 전달클럭출력회로(214)를 포함할 수 있다.
제1 클럭전달회로(211)는 인버터들(IV21,IV22)로 구현될 수 있다. 제1 클럭전달회로(211)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)을 반전 버퍼링하여 노드(nd21)로 출력할 수 있다.
제2 클럭전달회로(212)는 인버터들(IV23,IV24)로 구현될 수 있다. 제2 클럭전달회로(212)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd21)로 출력할 수 있다.
제3 클럭전달회로(213)는 인버터들(IV25,IV26)로 구현될 수 있다. 제3 클럭전달회로(213)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)을 반전 버퍼링하여 노드(nd21)로 출력할 수 있다.
제1 전달클럭출력회로(214)는 인버터(IV27)로 구현될 수 있다. 제1 전달클럭출력회로(214)는 노드(nd21)의 신호를 반전 버퍼링하여 제1 전달클럭(TCLK<1>)으로 출력할 수 있다.
도 5를 참고하면, 제2 전달클럭생성회로(220)는 제4 클럭전달회로(221), 제5 클럭전달회로(222), 제6 클럭전달회로(223) 및 제2 전달클럭출력회로(224)를 포함할 수 있다.
제4 클럭전달회로(221)는 인버터들(IV31,IV32)로 구현될 수 있다. 제4 클럭전달회로(221)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd31)로 출력할 수 있다.
제5 클럭전달회로(222)는 인버터들(IV33,IV34)로 구현될 수 있다. 제5 클럭전달회로(222)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 라이징클럭(RCLK)을 반전 버퍼링하여 노드(nd31)로 출력할 수 있다.
제6 클럭전달회로(223)는 인버터들(IV35,IV36)로 구현될 수 있다. 제6 클럭전달회로(223)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 폴링클럭(FCLK)을 반전 버퍼링하여 노드(nd31)로 출력할 수 있다.
제2 전달클럭출력회로(224)는 인버터(IV37)로 구현될 수 있다. 제2 전달클럭출력회로(224)는 노드(nd31)의 신호를 반전 버퍼링하여 제2 전달클럭(TCLK<2>)으로 출력할 수 있다.
도 6을 참고하면, 내부클럭생성회로(30)는 제1 전달회로(31), 제2 전달회로(32), 제3 전달회로(33) 및 제4 전달회로(34)를 포함할 수 있다.
제1 전달회로(31)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제1 분주클럭(ICLK_PRE) 또는 접지전압(VSS)으로부터 제1 내부클럭(ICLK)을 생성할 수 있다. 제1 전달회로(31)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)을 생성할 수 있다. 제1 전달회로(31)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제1 내부클럭(ICLK)을 생성할 수 있다. 제1 전달회로(31)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)을 생성할 수 있다.
제2 전달회로(32)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제1 분주클럭(ICLK_PRE) 및 제2 분주클럭(QCLK_PRE) 또는 접지전압(VSS)으로부터 제2 내부클럭(QCLK)을 생성할 수 있다. 제2 전달회로(32)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제2 내부클럭(QCLK)을 생성할 수 있다. 제2 전달회로(32)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)으로부터 제2 내부클럭(QCLK)을 생성할 수 있다. 제2 전달회로(32)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제2 분주클럭(QCLK_PRE)으로부터 제2 내부클럭(QCLK)을 생성할 수 있다.
제3 전달회로(33)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제3 분주클럭(IBCLK_PRRE) 또는 접지전압(VSS)으로부터 제3 내부클럭(IBCLK)을 생성할 수 있다. 제3 전달회로(33)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)을 생성할 수 있다. 제3 전달회로(33)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제3 내부클럭(IBCLK)을 생성할 수 있다. 제3 전달회로(33)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)을 생성할 수 있다.
제4 전달회로(34)는 제1 모드설정신호(EV), 제2 모드설정신호(OD) 및 제3 모드설정신호(NOR)에 의해 제3 분주클럭(IBCLK_PRE), 제4 분주클럭(QBCLK_PRE) 또는 접지전압(VSS)으로부터 제4 내부클럭(QBCLK)을 생성할 수 있다. 제4 전달회로(34)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)으로부터 제4 내부클럭(QBCLK)을 생성할 수 있다. 제4 전달회로(34)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)으로부터 제4 내부클럭(QBCLK)을 생성할 수 있다. 제4 전달회로(34)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제4 분주클럭(QBCLK_PRE)으로부터 제4 내부클럭(QBCLK)을 생성할 수 있다.
도 7을 참고하면, 제1 전달회로(31)는 제1 내부전달회로(311), 제2 내부전달회로(312), 제3 내부전달회로(313) 및 제1 내부클럭출력회로(314)를 포함할 수 있다.
제1 내부전달회로(311)는 인버터들(IV41,IV42)로 구현될 수 있다. 제1 내부전달회로(311)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)을 반전 버퍼링하여 노드(nd41)로 출력할 수 있다.
제2 내부전달회로(312)는 인버터들(IV43,IV44)로 구현될 수 있다. 제2 내부전달회로(312)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd41)로 출력할 수 있다.
제3 내부전달회로(313)는 인버터들(IV45,IV46)로 구현될 수 있다. 제3 내부전달회로(313)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)을 반전 버퍼링하여 노드(nd41)로 출력할 수 있다.
제1 내부클럭출력회로(314)는 인버터(IV47)로 구현될 수 있다. 제1 내부클럭출력회로(314)는 노드(nd41)의 신호를 반전 버퍼링하여 제1 내부클럭(ICLK)으로 출력할 수 있다.
도 8을 참고하면, 제2 전달회로(32)는 제5 내부전달회로(321), 제6 내부전달회로(322), 제7 내부전달회로(323) 및 제2 내부클럭출력회로(324)를 포함할 수 있다.
제5 내부전달회로(321)는 인버터들(IV51,IV52)로 구현될 수 있다. 제5 내부전달회로(321)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd51)로 출력할 수 있다.
제6 내부전달회로(322)는 인버터들(IV53,IV54)로 구현될 수 있다. 제6 내부전달회로(322)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제1 분주클럭(ICLK_PRE)을 반전 버퍼링하여 노드(nd51)로 출력할 수 있다.
제7 내부전달회로(323)는 인버터들(IV55,IV56)로 구현될 수 있다. 제7 내부전달회로(323)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(QCLK_PRE)을 반전 버퍼링하여 노드(nd51)로 출력할 수 있다.
제2 내부클럭출력회로(324)는 인버터(IV57)로 구현될 수 있다. 제2 내부클럭출력회로(324)는 노드(nd51)의 신호를 반전 버퍼링하여 제2 내부클럭(QCLK)으로 출력할 수 있다.
도 9를 참고하면, 제3 전달회로(33)는 제7 내부전달회로(331), 제8 내부전달회로(332), 제9 내부전달회로(333) 및 제3 내부클럭출력회로(334)를 포함할 수 있다.
제7 내부전달회로(331)는 인버터들(IV61,IV62)로 구현될 수 있다. 제7 내부전달회로(331)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)을 반전 버퍼링하여 노드(nd61)로 출력할 수 있다.
제8 내부전달회로(332)는 인버터들(IV63,IV64)로 구현될 수 있다. 제8 내부전달회로(332)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd61)로 출력할 수 있다.
제9 내부전달회로(333)는 인버터들(IV65,IV66)로 구현될 수 있다. 제9 내부전달회로(333)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)을 반전 버퍼링하여 노드(nd61)로 출력할 수 있다.
제3 내부클럭출력회로(334)는 인버터(IV67)로 구현될 수 있다. 제3 내부클럭출력회로(334)는 노드(nd61)의 신호를 반전 버퍼링하여 제3 내부클럭(IBCLK)으로 출력할 수 있다.
도 10을 참고하면, 제4 전달회로(34)는 제10 내부전달회로(341), 제11 내부전달회로(342), 제12 내부전달회로(343) 및 제4 내부클럭출력회로(344)를 포함할 수 있다.
제10 내부전달회로(341)는 인버터들(IV71,IV72)로 구현될 수 있다. 제10 내부전달회로(341)는 제1 모드설정신호(EV)가 로직하이레벨로 인에이블되는 경우 접지전압(VSS)을 반전 버퍼링하여 노드(nd71)로 출력할 수 있다.
제11 내부전달회로(342)는 인버터들(IV73,IV74)로 구현될 수 있다. 제11 내부전달회로(342)는 제2 모드설정신호(OD)가 로직하이레벨로 인에이블되는 경우 제3 분주클럭(IBCLK_PRE)을 반전 버퍼링하여 노드(nd71)로 출력할 수 있다.
제12 내부전달회로(343)는 인버터들(IV575,IV76)로 구현될 수 있다. 제12 내부전달회로(343)는 제3 모드설정신호(NOR)가 로직하이레벨로 인에이블되는 경우 제4 분주클럭(QBCLK_PRE)을 반전 버퍼링하여 노드(nd71)로 출력할 수 있다.
제4 내부클럭출력회로(344)는 인버터(IV77)로 구현될 수 있다. 제4 내부클럭출력회로(344)는 노드(nd71)의 신호를 반전 버퍼링하여 제4 내부클럭(QBCLK)으로 출력할 수 있다.
도 11을 참고하면, 파이프회로(51)는 제1 파이프래치(511), 제2 파이프래치(512), 제3 파이프래치(513) 및 제4 파이프래치(514)를 포함할 수 있다.
제1 파이프래치(511)는 제1 입력제어신호(PIN<1>)에 의해 내부데이터의 제1 비트(ID<1>) 및 내부데이터의 제5 비트(ID<5>)를 래치할 수 있다. 제1 파이프래치(511)는 제1 라이징출력제어신호(ROUT<1>)에 의해 래치된 내부데이터의 제1 비트(ID<1>) 및 내부데이터의 제5 비트(ID<5>)로부터 제1 래치데이터(LD1<1:2>)를 생성할 수 있다. 제1 파이프래치(511)는 제1 폴링출력제어신호(FOUT<1>)에 의해 래치된 내부데이터의 제1 비트(ID<1>) 및 내부데이터의 제5 비트(ID<5>)로부터 제1 래치데이터(LD1<1:2>)를 생성할 수 있다.
제2 파이프래치(512)는 제2 입력제어신호(PIN<2>)에 의해 내부데이터의 제2 비트(ID<2>) 및 내부데이터의 제6 비트(ID<6>)를 래치할 수 있다. 제2 파이프래치(512)는 제2 라이징출력제어신호(ROUT<2>)에 의해 래치된 내부데이터의 제2 비트(ID<2>) 및 내부데이터의 제6 비트(ID<6>)로부터 제2 래치데이터(LD2<1:2>)를 생성할 수 있다. 제2 파이프래치(512)는 제2 폴링출력제어신호(FOUT<2>)에 의해 래치된 내부데이터의 제2 비트(ID<2>) 및 내부데이터의 제6 비트(ID<6>)로부터 제2 래치데이터(LD2<1:2>)를 생성할 수 있다.
제3 파이프래치(513)는 제3 입력제어신호(PIN<3>)에 의해 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제7 비트(ID<7>)를 래치할 수 있다. 제3 파이프래치(513)는 제3 라이징출력제어신호(ROUT<3>)에 의해 래치된 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제7 비트(ID<7>)로부터 제3 래치데이터(LD3<1:2>)를 생성할 수 있다. 제3 파이프래치(513)는 제3 폴링출력제어신호(FOUT<3>)에 의해 래치된 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제7 비트(ID<7>)로부터 제3 래치데이터(LD3<1:2>)를 생성할 수 있다.
제4 파이프래치(514)는 제4 입력제어신호(PIN<4>)에 의해 내부데이터의 제4 비트(ID<4>) 및 내부데이터의 제8 비트(ID<8>)를 래치할 수 있다. 제4 파이프래치(514)는 제4 라이징출력제어신호(ROUT<4>)에 의해 래치된 내부데이터의 제4 비트(ID<4>) 및 내부데이터의 제8 비트(ID<8>)로부터 제4 래치데이터(LD4<1:2>)를 생성할 수 있다. 제4 파이프래치(514)는 제4 폴링출력제어신호(FOUT<4>)에 의해 래치된 내부데이터의 제4 비트(ID<4>) 및 내부데이터의 제8 비트(ID<8>)로부터 제4 래치데이터(LD4<1:2>)를 생성할 수 있다.
도 12를 참고하면, 데이터정렬회로(52)는 제1 드라이버(521), 제2 드라이버(522), 제3 드라이버(523), 제4 드라이버(524) 및 트랜스미터(525)를 포함할 수 있다.
제1 드라이버(521)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터(LD1<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다. 제1 드라이버(521)는 제1 내부클럭(ICLK)이 로직하이레벨로 입력되는 구간 동안 제1 래치데이터(LD1<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다.
제2 드라이버(522)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터(LD2<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다. 제2 드라이버(522)는 제2 내부클럭(QCLK)이 로직하이레벨로 입력되는 구간 동안 제2 래치데이터(LD2<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다.
제3 드라이버(523)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터(LD3<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다. 제3 드라이버(523)는 제3 내부클럭(IQCLK)이 로직하이레벨로 입력되는 구간 동안 제3 래치데이터(LD3<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다.
제4 드라이버(524)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터(LD4<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다. 제4 드라이버(524)는 제4 내부클럭(QBCLK)이 로직하이레벨로 입력되는 구간 동안 제4 래치데이터(LD4<1:2>)의 로직레레벨에 따라 노드(nd81)를 구동할 수 있다.
트랜스미터(525)는 노드(nd81)의 로직레벨에 따라 제1 내지 제8 출력데이터(DOUT<1:8>)를 구동할 수 있다. 트랜스미터(525)는 노드(nd81)의 로직레벨에 따라 구동된 제1 내지 제8 출력데이터(DOUT<1:8>)를 외부로 출력할 수 있다.
도 13 및 도 14를 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)의 동작을 설명하되, 제1 모드 이후 제2 모드가 연속으로 수행되는 동작을 설명하면 다음과 같다.
설명에 앞서, 모드설정회로(10)는 제1 모드에 진입하기 위해 로직하이레벨의 제1 모드신호(MODE<1>)와 로직로우레벨의 제2 모드신호(MODE<2>)에 의해 로직하이레벨로 인에이블되는 제1 모드설정신호(EV)를 생성한다.
메모리영역(40)은 내부에 저장된 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 출력한다.
도 13을 참고하면, T1 시점부터 T2 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제1 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제1 비트(ID<1>), 내부데이터의 제2 비트(ID<2>), 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제4 비트(ID<4>)를 저장한다.
T3 시점부터 T4 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제2 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제5 비트(ID<5>), 내부데이터의 제6 비트(ID<6>), 내부데이터의 제7 비트(ID<7>) 및 내부데이터의 제8 비트(ID<8>)를 저장한다.
한편, 도 14의 T11 시점은 도 13의 T1시점과 동일한 시점이고 T12 시점은 도 13의 T4시점과 동일한 시점으로 설정된다.
도 14를 참고하면, T13 시점에 출력제어신호생성회로(22)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 라이징클럭(RCLK)으로부터 로직하이레벨의 제1 및 제3 라이징출력제어신호(ROUT<1,3>)를 생성한다. 이때, 출력제어신호생성회로(22)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 접지전압(VSS)으로부터 로직로우레벨의 제2 및 제4 라이징출력제어신호(ROUT<2,4>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제1 및 제3 라이징출력제어신호(ROUT<1,3>)에 의해 래치된 내부데이터의 제1 비트(ID<1>) 및 내부데이터의 제3 비트(ID<3>)를 제1 래치데이터의 제1 비트(LD1<1>) 및 제3 래치데이터의 제1 비트(LD3<1>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제1 비트(LD1<1>)로부터 제1 출력데이터(DOUT<1>)를 생성한다. 제1 출력데이터(DOUT<1>)는 내부데이터의 제1 비트(ID<1>)로부터 생성된다.
T14 시점에 내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제1 비트(LD3<1>)로부터 제2 출력데이터(DOUT<2>)를 생성한다. 제2 출력데이터(DOUT<2>)는 내부데이터의 제3 비트(ID<3>)로부터 생성된다.
T15 시점에 파이프회로(51)는 로직하이레벨의 제1 및 제3 라이징출력제어신호(ROUT<1,3>)에 의해 래치된 내부데이터의 제5 비트(ID<5>) 및 내부데이터의 제7 비트(ID<7>)를 제1 래치데이터의 제2 비트(LD1<2>) 및 제3 래치데이터의 제2 비트(LD3<2>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제2 비트(LD1<2>)로부터 제3 출력데이터(DOUT<3>)를 생성한다. 제3 출력데이터(DOUT<3>)는 내부데이터의 제5 비트(ID<5>)로부터 생성된다.
T16 시점에 내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제2 비트(LD3<2>)로부터 제4 출력데이터(DOUT<4>)를 생성한다. 제4 출력데이터(DOUT<4>)는 내부데이터의 제7 비트(ID<7>)로부터 생성된다.
T17 시점에 모드설정회로(10)는 제2 모드에 진입하기 위해 로직로우레벨의 제1 모드신호(MODE<1>)와 로직하이레벨의 제2 모드신호(MODE<2>)에 의해 로직하이레벨로 인에이블되는 제2 모드설정신호(OD)를 생성한다.
출력제어신호생성회로(22)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 폴링클럭(FCLK)으로부터 로직하이레벨의 제2 및 제4 폴링출력제어신호(FOUT<2,4>)를 생성한다. 이때, 출력제어신호생성회로(22)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 접지전압(VSS)으로부터 로직로우레벨의 제1 및 제3 폴링출력제어신호(FOUT<1,3>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제2 및 제4 폴링출력제어신호(FOUT<2,4>)에 의해 래치된 내부데이터의 제2 비트(ID<2>) 및 내부데이터의 제4 비트(ID<4>)를 제2 래치데이터의 제1 비트(LD2<1>) 및 제4 래치데이터의 제1 비트(LD4<1>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제2 내부클럭(QCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제1 비트(LD2<1>)로부터 제5 출력데이터(DOUT<5>)를 생성한다. 제5 출력데이터(DOUT<5>)는 내부데이터의 제2 비트(ID<2>)로부터 생성된다.
T18 시점에 내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제4 내부클럭(QBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제1 비트(LD4<1>)로부터 제6 출력데이터(DOUT<6>)를 생성한다. 제6 출력데이터(DOUT<6>)는 내부데이터의 제4 비트(ID<4>)로부터 생성된다.
T19 시점에 파이프회로(51)는 로직하이레벨의 제2 및 제4 폴링출력제어신호(FOUT<2,4>)에 의해 래치된 내부데이터의 제6 비트(ID<6>) 및 내부데이터의 제8 비트(ID<8>)를 제2 래치데이터의 제2 비트(LD2<2>) 및 제4 래치데이터의 제2 비트(LD4<2>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제2 내부클럭(QCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제2 비트(LD2<2>)로부터 제7 출력데이터(DOUT<7>)를 생성한다. 제7 출력데이터(DOUT<7>)는 내부데이터의 제6 비트(ID<6>)로부터 생성된다.
T20 시점에 내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제4 내부클럭(QBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제2 비트(LD4<2>)로부터 제8 출력데이터(DOUT<8>)를 생성한다. 제8 출력데이터(DOUT<8>)는 내부데이터의 제8 비트(ID<8>)로부터 생성된다.
도 13 및 도 15를 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)의 동작을 설명하되, 제2 모드 이후 제1 모드가 연속으로 수행되는 동작을 설명하면 다음과 같다.
설명에 앞서, 모드설정회로(10)는 제2 모드에 진입하기 위해 로직로우레벨의 제1 모드신호(MODE<1>)와 로직하이레벨의 제2 모드신호(MODE<2>)에 의해 로직하이레벨로 인에이블되는 제2 모드설정신호(OD)를 생성한다.
메모리영역(40)은 내부에 저장된 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 출력한다.
도 13을 참고하면, T1 시점부터 T2 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제1 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제1 비트(ID<1>), 내부데이터의 제2 비트(ID<2>), 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제4 비트(ID<4>)를 저장한다.
T3 시점부터 T4 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제2 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제5 비트(ID<5>), 내부데이터의 제6 비트(ID<6>), 내부데이터의 제7 비트(ID<7>) 및 내부데이터의 제8 비트(ID<8>)를 저장한다.
한편, 도 15의 T21 시점은 도 13의 T1시점과 동일한 시점이고 T22 시점은 도 13의 T4시점과 동일한 시점으로 설정된다.
도 15를 참고하면, T23 시점에 출력제어신호생성회로(22)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 라이징클럭(RCLK)으로부터 로직하이레벨의 제2 및 제4 라이징출력제어신호(ROUT<2,4>)를 생성한다. 이때, 출력제어신호생성회로(22)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 접지전압(VSS)으로부터 로직로우레벨의 제1 및 제3 라이징출력제어신호(ROUT<1,3>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제2 및 제4 라이징출력제어신호(ROUT<2,4>)에 의해 래치된 내부데이터의 제2 비트(ID<2>) 및 내부데이터의 제4 비트(ID<4>)를 제2 래치데이터의 제1 비트(LD2<1>) 및 제4 래치데이터의 제1 비트(LD4<1>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제2 내부클럭(QCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제1 비트(LD2<1>)로부터 제1 출력데이터(DOUT<1>)를 생성한다. 제1 출력데이터(DOUT<1>)는 내부데이터의 제2 비트(ID<2>)로부터 생성된다.
T24 시점에 내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제4 내부클럭(QBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제1 비트(LD4<1>)로부터 제2 출력데이터(DOUT<2>)를 생성한다. 제2 출력데이터(DOUT<2>)는 내부데이터의 제4 비트(ID<4>)로부터 생성된다.
T25 시점에 파이프회로(51)는 로직하이레벨의 제2 및 제4 라이징출력제어신호(ROUT<2,4>)에 의해 래치된 내부데이터의 제6 비트(ID<6>) 및 내부데이터의 제8 비트(ID<8>)를 제2 래치데이터의 제2 비트(LD2<2>) 및 제4 래치데이터의 제2 비트(LD4<2>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제2 내부클럭(QCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제2 비트(LD2<2>)로부터 제3 출력데이터(DOUT<3>)를 생성한다. 제3 출력데이터(DOUT<3>)는 내부데이터의 제6 비트(ID<6>)로부터 생성된다.
T26 시점에 내부클럭생성회로(30)는 로직하이레벨의 제2 모드설정신호(OD)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제4 내부클럭(QBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제2 비트(LD4<2>)로부터 제4 출력데이터(DOUT<4>)를 생성한다. 제4 출력데이터(DOUT<4>)는 내부데이터의 제8 비트(ID<8>)로부터 생성된다.
T27 시점에 모드설정회로(10)는 제1 모드에 진입하기 위해 로직하이레벨의 제1 모드신호(MODE<1>)와 로직로우레벨의 제2 모드신호(MODE<2>)에 의해 로직하이레벨로 인에이블되는 제1 모드설정신호(EV)를 생성한다.
출력제어신호생성회로(22)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 폴링클럭(FCLK)으로부터 로직하이레벨의 제1 및 제3 폴링출력제어신호(FOUT<1,3>)를 생성한다. 이때, 출력제어신호생성회로(22)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 접지전압(VSS)으로부터 로직로우레벨의 제2 및 제4 폴링출력제어신호(FOUT<2,4>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제1 및 제3 폴링출력제어신호(FOUT<1,3>)에 의해 래치된 내부데이터의 제1 비트(ID<1>) 및 내부데이터의 제3 비트(ID<3>)를 제1 래치데이터의 제1 비트(LD1<1>) 및 제3 래치데이터의 제1 비트(LD3<1>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제1 비트(LD1<1>)로부터 제5 출력데이터(DOUT<5>)를 생성한다. 제5 출력데이터(DOUT<5>)는 내부데이터의 제1 비트(ID<1>)로부터 생성된다.
T28 시점에 내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제1 비트(LD3<1>)로부터 제6 출력데이터(DOUT<6>)를 생성한다. 제6 출력데이터(DOUT<6>)는 내부데이터의 제3 비트(ID<3>)로부터 생성된다.
T29 시점에 파이프회로(51)는 로직하이레벨의 제1 및 제3 폴링출력제어신호(FOUT<1,3>)에 의해 래치된 내부데이터의 제5 비트(ID<5>) 및 내부데이터의 제7 비트(ID<7>)를 제1 래치데이터의 제2 비트(LD1<2>) 및 제3 래치데이터의 제2 비트(LD3<2>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제2 비트(LD1<2>)로부터 제7 출력데이터(DOUT<7>)를 생성한다. 제7 출력데이터(DOUT<7>)는 내부데이터의 제5 비트(ID<5>)로부터 생성된다.
T30 시점에 내부클럭생성회로(30)는 로직하이레벨의 제1 모드설정신호(EV)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제2 비트(LD3<2>)로부터 제8 출력데이터(DOUT<8>)를 생성한다. 제8 출력데이터(DOUT<8>)는 내부데이터의 제7 비트(ID<7>)로부터 생성된다.
도 13 및 도 16을 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)의 동작을 설명하되, 제3 모드가 수행되는 동작을 설명하면 다음과 같다.
설명에 앞서, 모드설정회로(10)는 제3 모드에 진입하기 위해 로직로우레벨의 제1 모드신호(MODE<1>)와 로직로우레벨의 제2 모드신호(MODE<2>)에 의해 로직하이레벨로 인에이블되는 제3 모드설정신호(NOR)를 생성한다.
메모리영역(40)은 내부에 저장된 내부데이터의 제1 내지 제8 비트(ID<1:8>)를 출력한다.
도 13을 참고하면, T1 시점부터 T2 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제1 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제1 비트(ID<1>), 내부데이터의 제2 비트(ID<2>), 내부데이터의 제3 비트(ID<3>) 및 내부데이터의 제4 비트(ID<4>)를 저장한다.
T3 시점부터 T4 시점까지 파이프제어회로(20)의 입력제어신호생성회로(21)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기 되어 동시에 로직하이레벨로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)의 제2 펄스를 생성한다.
데이터처리회로(50)의 파이프회로(51)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제8 내부데이터(ID<1:8>)를 래치한다.
이때, 데이터처리회로(50)의 파이프회로(51)는 내부데이터의 제5 비트(ID<5>), 내부데이터의 제6 비트(ID<6>), 내부데이터의 제7 비트(ID<7>) 및 내부데이터의 제8 비트(ID<8>)를 저장한다.
한편, 도 16의 T31 시점은 도 13의 T1시점과 동일한 시점이고 T32 시점은 도 13의 T4시점과 동일한 시점으로 설정된다.
도 16을 참고하면, T33 시점에 출력제어신호생성회로(22)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK)으로부터 로직하이레벨의 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)에 의해 래치된 내부데이터의 제1 비트(ID<1>), 제2 비트(ID<2>), 제3 비트(ID<3>) 및 제4 비트(ID<4>)를 제1 래치데이터의 제1 비트(LD1<1>), 제2 래치데이터의 제1 비트(LD2<1>), 제3 래치데이터의 제1 비트(LD3<1>) 및 제4 래치데이터의 제1 비트(LD4<1>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제1 비트(LD1<1>)로부터 제1 출력데이터(DOUT<1>)를 생성한다. 제1 출력데이터(DOUT<1>)는 내부데이터의 제1 비트(ID<1>)로부터 생성된다.
T34 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제2 분주클럭(QCLK_PRE)으로부터 제2 내부클럭(QCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제1 비트(LD2<1>)로부터 제2 출력데이터(DOUT<2>)를 생성한다. 제2 출력데이터(DOUT<2>)는 내부데이터의 제2 비트(ID<2>)로부터 생성된다.
T35 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제1 비트(LD3<1>)로부터 제3 출력데이터(DOUT<3>)를 생성한다. 제3 출력데이터(DOUT<3>)는 내부데이터의 제3 비트(ID<3>)로부터 생성된다.
T36 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제4 분주클럭(QBCLK_PRE)으로부터 제4 내부클럭(QIBCLK)의 제1 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제1 비트(LD4<1>)로부터 제4 출력데이터(DOUT<4>)를 생성한다. 제4 출력데이터(DOUT<4>)는 내부데이터의 제4 비트(ID<4>)로부터 생성된다.
T37 시점에 출력제어신호생성회로(22)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 라이징클럭(RCLK)으로부터 로직하이레벨의 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)를 생성한다.
파이프회로(51)는 로직하이레벨의 제1 내지 제4 라이징출력제어신호(ROUT<1:4>)에 의해 래치된 내부데이터의 제5 비트(ID<5>), 제6 비트(ID<6>), 제7 비트(ID<7>) 및 제8 비트(ID<8>)를 제1 래치데이터의 제2 비트(LD1<2>), 제2 래치데이터의 제2 비트(LD2<2>), 제3 래치데이터의 제2 비트(LD3<2>) 및 제4 래치데이터의 제2 비트(LD4<2>)로 출력한다.
내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제1 분주클럭(ICLK_PRE)으로부터 제1 내부클럭(ICLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제1 내부클럭(ICLK)에 동기 되어 제1 래치데이터의 제2 비트(LD1<2>)로부터 제5 출력데이터(DOUT<5>)를 생성한다. 제5 출력데이터(DOUT<5>)는 내부데이터의 제5 비트(ID<5>)로부터 생성된다.
T38 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제2 분주클럭(QCLK_PRE)으로부터 제2 내부클럭(QCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제2 내부클럭(QCLK)에 동기 되어 제2 래치데이터의 제2 비트(LD2<2>)로부터 제6 출력데이터(DOUT<6>)를 생성한다. 제6 출력데이터(DOUT<6>)는 내부데이터의 제6 비트(ID<6>)로부터 생성된다.
T39 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제3 분주클럭(IBCLK_PRE)으로부터 제3 내부클럭(IBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제3 내부클럭(IBCLK)에 동기 되어 제3 래치데이터의 제2 비트(LD3<2>)로부터 제7 출력데이터(DOUT<7>)를 생성한다. 제7 출력데이터(DOUT<7>)는 내부데이터의 제7 비트(ID<7>)로부터 생성된다.
T40 시점에 내부클럭생성회로(30)는 로직하이레벨의 제3 모드설정신호(NOR)에 의해 제4 분주클럭(QBCLK_PRE)으로부터 제4 내부클럭(QIBCLK)의 제2 펄스를 생성한다.
데이터정렬회로(52)는 제4 내부클럭(QBCLK)에 동기 되어 제4 래치데이터의 제2 비트(LD4<2>)로부터 제8 출력데이터(DOUT<8>)를 생성한다. 제8 출력데이터(DOUT<8>)는 내부데이터의 제8 비트(ID<8>)로부터 생성된다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 동작모드에 따라 다수의 분주클럭과 접지전압으로부터 데이터의 입출력 순서를 결정하기 위한 다수의 내부클럭을 선택적으로 생성하고, 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정됨으로써 고속으로 데이터를 출력할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 동작모드에 따라 다수의 내부클럭을 선택적으로 생성되는 다수의 내부클럭에 동기 되어 데이터의 입출력 순서가 결정됨으로써 데이터 입출력 순서를 변경하기 위한 별도의 회로가 필요 없어 면적을 감소할 수 있다.
앞서, 도 1 내지 도 16에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 반도체장치 10. 모드설정회로
20. 파이프제어회로 21. 입력제어신호생성회로
22. 출력제어신호생성회로 30. 내부클럭생성회로
31. 제1 전달회로 32. 제2 전달회로
33. 제3 전달회로 34. 제4 전달회로
40. 메모리영역 50. 데이터처리회로
51. 파이프회로 52. 데이터정렬회로
210. 제1 전달클럭생성회로 211. 제1 클럭전달회로
212. 제2 클럭전달회로 213. 제3 클럭전달회로
214. 제1 전달클럭출력회로 220. 제2 전달클럭생성회로
221. 제4 클럭전달회로 222. 제5 클럭전달회로
223. 제6 클럭전달회로 224. 제2 전달클럭출력회로
230. 라이징출력제어신호생성회로 240. 폴링출력제어신호생성회로
311. 제1 내부전달회로 312. 제2 내부전달회로
313. 제3 내부전달회로 314. 제1 내부클럭출력회로
321. 제4 내부전달회로 322. 제5 내부전달회로
323. 제6 내부전달회로 324. 제2 내부클럭출력회로
331. 제7 내부전달회로 332. 제8 내부전달회로
333. 제9 내부전달회로 334. 제3 내부클럭출력회로
341. 제10 내부전달회로 342. 제11 내부전달회로
343. 제12 내부전달회로 344. 제4 내부클럭출력회로
511. 제1 파이프래치 512. 제2 파이프래치
513. 제3 파이프래치 514. 제4 파이프래치
521. 제1 드라이버 522. 제2 드라이버
523. 제3 드라이버 524. 제4 드라이버
525. 트랜스미터

Claims (30)

  1. 제1 및 제2 모드에서 제1 및 제3 분주클럭 및 접지전압으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로; 및
    제1 내지 제4 입력제어신호에 의해 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 내부클럭, 제1 내지 제4 라이징출력제어신호 및 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 및 제3 내부데이터와 상기 제2 및 제4 내부데이터 중 출력 우선순위를 결정하여 제1 내지 제4 출력데이터를 생성하는 데이터처리회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 및 제3 내부클럭은 상기 제2 모드에서 상기 접지전압으로부터 생성되고, 상기 제2 및 제4 내부클럭은 상기 제1 모드에서 상기 접지전압으로부터 생성는 반도체장치.
  3. 제 1 항에 있어서, 상기 내부클럭생성회로는
    상기 제1 모드에서 상기 제1 및 제3 분주클럭 및 상기 접지전압으로부터 상기 제1 및 제3 내부클럭을 생성한 이후 상기 제2 및 제4 내부클럭을 생성하고, 상기 제2 모드에서 상기 제2 및 제4 분주클럭 및 상기 접지전압으로부터 상기 제2 및 제4 내부클럭을 생성한 이후 상기 제1 및 제3 내부클럭을 생성하는 반도체장치.
  4. 제 1 항에 있어서, 상기 데이터처리회로는
    상기 제1 모드에서 상기 제1 및 제3 내부데이터로부터 상기 제1 및 제2 출력데이터를 생성한 이후 상기 제2 및 제4 내부데이터로부터 상기 제3 및 제4 출력데이터를 생성하며, 상기 제2 모드에서 상기 제2 및 제4 내부데이터로부터 상기 제1 및 제2 출력데이터를 생성한 이후 제1 및 제3 내부데이터로부터 상기 상기 제3 및 제4 출력데이터를 생성하는 반도체장치.
  5. 제 1 항에 있어서, 상기 내부클럭생성회로는
    상기 제1 모드에서 상기 제1 분주클럭으로부터 상기 제1 내부클럭을 생성하고, 상기 제2 모드에서 상기 접지전압으로부터 상기 제1 내부클럭을 생성하는 제1 전달회로;
    상기 제1 모드에서 상기 접지전압으로부터 상기 제2 내부클럭을 생성하고, 상기 제2 모드에서 상기 제1 분주클럭으로부터 상기 제2 내부클럭을 생성하는 제2 전달회로;
    상기 제1 모드에서 상기 제3 분주클럭으로부터 상기 제3 내부클럭을 생성하고, 상기 제2 모드에서 상기 접지전압으로부터 상기 제3 내부클럭을 생성하는 제3 전달회로; 및
    상기 제1 모드에서 상기 접지전압으로부터 상기 제4 내부클럭을 생성하고, 상기 제2 모드에서 상기 제3 분주클럭으로부터 상기 제4 내부클럭을 생성하는 제4 전달회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 전달회로는
    상기 제1 모드에서 상기 제1 분주클럭을 반전 버퍼링하여 제1 노드로 출력하는 제1 내부전달회로;
    상기 제2 모드에서 상기 접지전압을 반전 버퍼링하여 상기 제1 노드로 출력하는 제2 내부전달회로; 및
    상기 제1 노드의 신호를 반전 버퍼링하여 상기 제1 내부클럭으로 출력하는 제1 내부클럭출력회로를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 제2 전달회로는
    상기 제1 모드에서 상기 접지전압을 반전 버퍼링하여 제2 노드로 출력하는 제3 내부전달회로;
    상기 제2 모드에서 상기 제1 분주클럭을 반전 버퍼링하여 상기 제2 노드로 출력하는 제4 내부전달회로; 및
    상기 제2 노드의 신호를 반전 버퍼링하여 상기 제2 내부클럭으로 출력하는 제2 내부클럭출력회로를 포함하는 반도체장치.
  8. 제 5 항에 있어서, 상기 제3 전달회로는
    상기 제1 모드에서 상기 제3 분주클럭을 반전 버퍼링하여 제3 노드로 출력하는 제5 내부전달회로;
    상기 제2 모드에서 상기 접지전압을 반전 버퍼링하여 상기 제3 노드로 출력하는 제6 내부전달회로; 및
    상기 제3 노드의 신호를 반전 버퍼링하여 상기 제3 내부클럭으로 출력하는 제3 출력회로를 포함하는 반도체장치.
  9. 제 5 항에 있어서, 상기 제4 전달회로는
    상기 제1 모드에서 상기 접지전압을 반전 버퍼링하여 제4 노드로 출력하는 제7 내부전달회로;
    상기 제2 모드에서 상기 제3 분주클럭을 반전 버퍼링하여 상기 제4 노드로 출력하는 제8 내부전달회로; 및
    상기 제4 노드의 신호를 반전 버퍼링하여 상기 제4 내부클럭으로 출력하는 제4 내부클럭출력회로를 포함하는 반도체장치.
  10. 제 1 항에 있어서, 데이터처리회로는
    상기 제1 내지 제4 입력제어신호에 의해 상기 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 라이징출력제어신호와 상기 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 내지 제4 내부데이터를 제1 내지 제4 래치데이터로 출력하는 파이프회로; 및
    상기 제1 내지 제4 내부클럭에 동기 되어 상기 제1 내지 제4 래치데이터로부터 상기 제1 내지 제4 출력데이터를 생성하는 데이터정렬회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 파이프회로는
    상기 제1 입력제어신호에 의해 상기 제1 내부데이터를 래치하고, 상기 제1 라이징출력제어신호 및 상기 제1 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제1 내부데이터로부터 상기 제1 래치데이터를 생성하는 제1 파이프래치;
    상기 제2 입력제어신호에 의해 상기 제2 내부데이터를 래치하고, 상기 제2 라이징출력제어신호 및 상기 제2 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제2 내부데이터로부터 상기 제2 래치데이터를 생성하는 제2 파이프래치;
    상기 제3 입력제어신호에 의해 상기 제3 내부데이터를 래치하고, 상기 제3 라이징출력제어신호 및 상기 제3 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제3 내부데이터로부터 상기 제3 래치데이터를 생성하는 제3 파이프래치; 및
    상기 제4 입력제어신호에 의해 상기 제4 내부데이터를 래치하고, 상기 제4 라이징출력제어신호 및 상기 제4 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제4 내부데이터로부터 상기 제4 래치데이터를 생성하는 제4 파이프래치를 포함하는 반도체장치.
  12. 제 10 항에 있어서, 상기 데이터정렬회로는
    상기 제1 내부클럭에 동기 되어 상기 제1 래치데이터의 로직레레벨에 따라 제5 노드를 구동하는 제1 드라이버;
    상기 제2 내부클럭에 동기 되어 상기 제2 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제2 드라이버;
    상기 제3 내부클럭에 동기 되어 상기 제3 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제3 드라이버;
    상기 제4 내부클럭에 동기 되어 상기 제4 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제4 드라이버; 및
    상기 제5 노드의 로직레벨에 따라 상기 제1 내지 제4 출력데이터를 구동하여 외부로 출력하는 트렌스미터를 포함하는 반도체장치.
  13. 제1 및 제2 모드신호의 조합에 따라 제1 내지 제3 모드설정신호를 생성하는 모드설정회로;
    상기 제1 내지 제3 모드설정신호에 의해 제1 내지 제4 분주클럭 및 접지전압으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로; 및
    제1 내지 제4 입력제어신호에 의해 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 내부클럭, 제1 내지 제4 라이징출력제어신호 및 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 및 제3 내부데이터와 상기 제2 및 제4 내부데이터 중 출력 우선순위를 결정하여 제1 내지 제4 출력데이터를 생성하는 데이터처리회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 제1 내지 제4 분주클럭은 적어도 하나 이상의 펄스를 포함하고, 상기 제1 내지 제4 분주클럭은 각각 서로 상이한 위상을 갖는 신호인 반도체장치.
  15. 제 13 항에 있어서, 상기 내부클럭생성회로는
    상기 제1 모드설정신호에 의해 제1 모드에 진입하여 상기 제1 및 제3 분주클럭 및 상기 접지전압으로부터 상기 제1 및 제3 내부클럭을 생성한 이후 상기 제2 및 제4 내부클럭을 생성하고, 상기 제2 모드설정신호에 의해 제2 모드에 진입하여 상기 제2 및 제4 분주클럭 및 상기 접지전압으로부터 상기 제2 및 제4 내부클럭을 생성한 이후 상기 제1 및 제3 내부클럭을 생성하며, 상기 제3 모드설정신호에 의해 제3 모드에 진입하여 상기 제1 내지 제4 분주클럭으로부터 상기 제1 내지 제4 내부클럭을 생성하는 반도체장치.
  16. 제 13 항에 있어서, 상기 내부클럭생성회로는
    상기 제1 내지 제3 모드설정신호에 의해 상기 제1 분주클럭 또는 상기 접지전압으로부터 상기 제1 내부클럭을 생성하는 제1 전달회로;
    상기 제1 내지 제3 모드설정신호에 의해 상기 제1 및 제2 분주클럭 또는 상기 접지전압으로부터 상기 제2 내부클럭을 생성하는 제2 전달회로;
    상기 제1 내지 제3 모드설정신호에 의해 상기 제3 분주클럭 또는 상기 접지전압으로부터 상기 제3 내부클럭을 생성하는 제3 전달회로; 및
    상기 제1 내지 제3 모드설정신호에 의해 상기 제3 제4 분주클럭 또는 상기 접지전압으로부터 상기 제4 내부클럭을 생성하는 제4 전달회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제1 전달회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 제1 분주클럭을 반전 버퍼링하여 제1 노드로 출력하는 제1 내부전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 상기 제1 노드로 출력하는 제2 내부전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 제1 분주클럭을 반전 버퍼링하여 상기 제1 노드로 출력하는 제3 내부전달회로; 및
    상기 제1 노드의 신호를 반전 버퍼링하여 상기 제1 내부클럭으로 출력하는 제1 내부클럭출력회로를 포함하는 반도체장치.
  18. 제 16 항에 있어서, 상기 제2 전달회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 제2 노드로 출력하는 제4 내부전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 제1 분주클럭을 반전 버퍼링하여 상기 제2 노드로 출력하는 제5 내부전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 제2 분주클럭을 반전 버퍼링하여 상기 제2 노드로 출력하는 제6 내부전달회로; 및
    상기 제2 노드의 신호를 반전 버퍼링하여 상기 제2 내부클럭으로 출력하는 제2 내부클럭출력회로를 포함하는 반도체장치.
  19. 제 16 항에 있어서, 상기 제3 전달회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 제3 분주클럭을 반전 버퍼링하여 제3 노드로 출력하는 제7 내부전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 상기 제3 노드로 출력하는 제8 내부전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 제3 분주클럭을 반전 버퍼링하여 상기 제3 노드로 출력하는 제9 내부전달회로; 및
    상기 제3 노드의 신호를 반전 버퍼링하여 상기 제3 내부클럭으로 출력하는 제3 출력회로를 포함하는 반도체장치.
  20. 제 16 항에 있어서, 상기 제4 전달회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 제4 노드로 출력하는 제10 내부전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 제3 분주클럭을 반전 버퍼링하여 상기 제4 노드로 출력하는 제11 내부전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 제4 분주클럭을 반전 버퍼링하여 상기 제4 노드로 출력하는 제12 내부전달회로; 및
    상기 제4 노드의 신호를 반전 버퍼링하여 상기 제4 내부클럭으로 출력하는 제4 내부클럭출력회로를 포함하는 반도체장치.
  21. 제 13 항에 있어서, 데이터처리회로는
    상기 제1 내지 제4 입력제어신호에 의해 상기 제1 내지 제4 내부데이터를 래치하고, 상기 제1 내지 제4 라이징출력제어신호와 상기 제1 내지 제4 폴링출력제어신호에 의해 래치된 상기 제1 내지 제4 내부데이터를 제1 내지 제4 래치데이터로 출력하는 파이프회로; 및
    상기 제1 내지 제4 내부클럭에 동기 되어 상기 제1 내지 제4 래치데이터로부터 상기 제1 내지 제4 출력데이터를 생성하는 데이터정렬회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 파이프회로는
    상기 제1 입력제어신호에 의해 상기 제1 내부데이터를 래치하고, 상기 제1 라이징출력제어신호 및 상기 제1 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제1 내부데이터로부터 상기 제1 래치데이터를 생성하는 제1 파이프래치;
    상기 제2 입력제어신호에 의해 상기 제2 내부데이터를 래치하고, 상기 제2 라이징출력제어신호 및 상기 제2 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제2 내부데이터로부터 상기 제2 래치데이터를 생성하는 제2 파이프래치;
    상기 제3 입력제어신호에 의해 상기 제3 내부데이터를 래치하고, 상기 제3 라이징출력제어신호 및 상기 제3 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제3 내부데이터로부터 상기 제3 래치데이터를 생성하는 제3 파이프래치; 및
    상기 제4 입력제어신호에 의해 상기 제4 내부데이터를 래치하고, 상기 제4 라이징출력제어신호 및 상기 제4 폴링출력제어신호 중 어느 하나에 의해 래치된 상기 제4 내부데이터로부터 상기 제4 래치데이터를 생성하는 제4 파이프래치를 포함하는 반도체장치.
  23. 제 21 항에 있어서, 상기 데이터정렬회로는
    상기 제1 내부클럭에 동기 되어 상기 제1 래치데이터의 로직레레벨에 따라 제5 노드를 구동하는 제1 드라이버;
    상기 제2 내부클럭에 동기 되어 상기 제2 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제2 드라이버;
    상기 제3 내부클럭에 동기 되어 상기 제3 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제3 드라이버;
    상기 제4 내부클럭에 동기 되어 상기 제4 래치데이터의 로직레레벨에 따라 상기 제5 노드를 구동하는 제4 드라이버; 및
    상기 제5 노드의 로직레벨에 따라 상기 제1 내지 제4 출력데이터를 구동하여 외부로 출력하는 트렌스미터를 포함하는 반도체장치.
  24. 제 13 항에 있어서,
    상기 제1 내지 제3 모드설정신호에 의해 라이징클럭 및 폴링클럭으로부터 상기 제1 내지 제4 입력제어신호를 생성하고, 상기 제1 내지 제3 모드설정신호에 의해 상기 라이징클럭, 상기 폴링클럭 및 접지전압으로부터 상기 제1 내지 제4 라이징출력제어신호 및 상기 제1 내지 제4 폴링출력제어신호를 생성하는 파이프제어회로를 더 포함하는 반도체장치.
  25. 제 24 항에 있어서, 상기 파이프제어회로는
    상기 제1 내지 제3 모드설정신호 중 어느 하나라도 인에이블되는 경우 상기 라이징클럭 및 상기 폴링클럭에 의해 동시에 인에이블되는 상기 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로; 및
    상기 제1 내지 제3 모드설정신호에 의해 상기 라이징클럭, 상기 폴링클럭 및 상기 접지전압으로부터 상기 제1 내지 제4 라이징출력제어신호 및 상기 제1 내지 제4 폴링출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 반도체장치.
  26. 제 25 항에 있어서, 상기 출력제어신호생성회로는
    상기 제1 내지 제3 모드설정신호에 의해 상기 라이징클럭 및 상기 접지전압으로부터 제1 전달클럭을 생성하는 제1 전달클럭생성회로;
    상기 제1 내지 제3 모드설정신호에 의해 상기 라이징클럭, 상기 폴링클럭 및 상기 접지전압으로부터 제2 전달클럭을 생성하는 제2 전달클럭생성회로;
    상기 제1 내지 제3 모드설정신호에 의해 상기 제1 전달클럭에 동기 되어 상기 제1 내지 제4 라이징출력제어신호을 생성하는 라이징출력제어신호생성회로; 및
    상기 제1 내지 제3 모드설정신호에 의해 상기 제2 전달클럭에 동기 되어 상기 제1 내지 제4 폴링출력제어신호을 생성하는 폴링출력제어신호생성회로를 포함하는 반도체장치.
  27. 제 26 항에 있어서, 상기 제1 전달클럭생성회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 라이징클럭을 반전 버퍼링하여 제6 노드로 출력하는 제1 클럭전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 상기 제6 노드로 출력하는 제2 클럭전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 라이징클럭을 반전 버퍼링하여 상기 제6 노드로 출력하는 제3 클럭전달회로; 및
    상기 제6 노드의 신호를 반전 버퍼링하여 상기 제1 전달클럭으로 출력하는 제1 전달클럭출력회로를 포함하는 반도체장치.
  28. 제 26 항에 있어서, 상기 제2 전달클럭생성회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 접지전압을 반전 버퍼링하여 제7 노드로 출력하는 제4 클럭전달회로;
    상기 제2 모드설정신호가 인에이블되는 경우 상기 라이징클럭을 반전 버퍼링하여 상기 제7 노드로 출력하는 제5 클럭전달회로;
    상기 제3 모드설정신호가 인에이블되는 경우 상기 폴링클럭을 반전 버퍼링하여 상기 제7 노드로 출력하는 제6 클럭전달회로; 및
    상기 제7 노드의 신호를 반전 버퍼링하여 상기 제2 전달클럭으로 출력하는 제2 전달클럭출력회로를 포함하는 반도체장치.
  29. 제 26 항에 있어서, 상기 라이징출력제어신호생성회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 제1 전달클럭에 동기 되어 인에이블되는 상기 제1 및 제3 라이징출력제어신호를 생성하고, 상기 제2 모드설정신호가 인에이블되는 경우 상기 제1 전달클럭에 동기 되어 인에이블되는 상기 제2 및 제4 라이징출력제어신호를 생성하며, 상기 제3 모드설정신호가 인에이블되는 경우 상기 제1 전달클럭에 동기 되어 인에이블되는 상기 제1 내지 제4 라이징출력제어신호를 생성하는 반도체장치.
  30. 제 26 항에 있어서, 상기 폴링출력제어신호생성회로는
    상기 제1 모드설정신호가 인에이블되는 경우 상기 제2 전달클럭에 동기 되어 인에이블되는 상기 제2 및 제4 폴링출력제어신호를 생성하고, 상기 제2 모드설정신호가 인에이블되는 경우 상기 제2 전달클럭에 동기 되어 인에이블되는 상기 제1 및 제3 폴링출력제어신호를 생성하며, 상기 제3 모드설정신호가 인에이블되는 경우 디스에이블되는 상기 제1 내지 제4 폴링출력제어신호를 생성하는 반도체장치.
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