KR20230032776A - 파이프래치회로를 포함하는 반도체장치 - Google Patents

파이프래치회로를 포함하는 반도체장치 Download PDF

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Abstract

반도체장치는 내부동작을 수행할 때 입력제어신호를 생성하되, 클럭의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 상기 입력제어신호가 생성되는 시점을 조절하는 입력제어신호생성회로를 포함한다. 반도체장치는 상기 내부동작을 수행할 때 레이턴시가 경과한 후 출력제어신호를 생성하는 출력제어신호생성회로를 포함한다. 반도체장치는 상기 입력제어신호를 토대로 입력데이터를 래치하고, 상기 출력제어신호를 토대로 래치된 상기 입력데이터를 출력데이터로 출력하는 파이프래치회로를 포함한다.

Description

파이프래치회로를 포함하는 반도체장치{SEMICONDUCTOR INCLUDING A PIPE LATCH CIRCUIT}
본 개시는 파이프래치회로를 포함하는 반도체장치에 관한 것이다.
반도체장치는 내부에서 전송되는 신호들을 효율적으로 처리하기 위해 다수의 래치회로를 포함한 파이프래치회로를 구비할 수 있다. 파이프래치회로의 신호 처리 방식은 입력타이밍에 동기하여 입력되는 신호를 래치하고, 출력타이밍에 동기하여 래치된 신호를 출력하는 방식으로 구현될 수 있다.
본 개시는 파이프래치회로를 포함하는 반도체장치를 제공한다.
이를 위해 본 개시는 내부동작을 수행할 때 입력제어신호를 생성하되, 클럭의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 상기 입력제어신호가 생성되는 시점을 조절하는 입력제어신호생성회로; 상기 내부동작을 수행할 때 레이턴시가 경과한 후 출력제어신호를 생성하는 출력제어신호생성회로; 및 상기 입력제어신호를 토대로 입력데이터를 래치하고, 상기 출력제어신호를 토대로 래치된 상기 입력데이터를 출력데이터로 출력하는 파이프래치회로를 포함하는 반도체장치를 제공한다.
또한, 본 개시는 내부동작을 수행할 때 입력데이터를 생성하되, 클럭의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 상기 입력데이터가 생성되는 시점을 조절하는 입력데이터생성회로; 입력제어신호의 제1 비트를 토대로 상기 입력데이터를 래치하여 제1 래치데이터를 생성하고, 출력제어신호의 제1 비트를 토대로 상기 제1 래치데이터를 출력데이터로 출력하는 제1 래치회로; 및 입력제어신호의 제2 비트를 토대로 상기 입력데이터를 래치하여 제2 래치데이터를 생성하고, 출력제어신호의 제2 비트를 토대로 상기 제2 래치데이터를 상기 출력데이터로 출력하는 제2 래치회로를 포함하는 반도체장치를 제공한다.
본 개시에 의하면 클럭주파수에 따라 파이프래치회로에서 래치된 데이터가 출력되는 시점을 가변함에 있어서, 클럭주파수가 기 설정된 주파수 범위에 해당하는지에 따라 파이프래치회로에 데이터가 입력되는 시점을 조절함으로써, 클럭주파수에 관계없이 중복기재(overwrite)를 방지하고, 파이프래치회로에 포함된 래치회로의 수가 많을수록 증가되는 출력 로딩(loading)을 줄일 수 있다.
도 1은 본 개시의 일 예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 레이턴시셋정보신호생성회로의 일 예에 따른 도면이다.
도 3은 도 2에 도시된 레이턴시셋정보신호생성회로의 동작을 설명하기 위한 표이다.
도 4는 도 1에 도시된 레이턴시신호생성회로의 동작을 설명하기 위한 표이다.
도 5는 도 1에 도시된 타이밍제어신호생성회로의 일 예에 따른 회로도이다.
도 6은 도 5에 도시된 타이밍제어신호생성회로의 동작을 설명하기 위한 표이다.
도 7은 도 1에 도시된 내부입력제어신호생성회로의 일 예에 따른 회로도이다.
도 8은 도 1에 도시된 내부입력제어신호생성회로의 다른 예에 따른 회로도이다.
도 9는 도 1에 도시된 입력데이터생성회로의 일 예에 따른 회로도이다.
도 10은 도 1에 도시된 입력데이터생성회로의 다른 예에 따른 회로도이다.
도 11은 도 1에 도시된 파이프래치회로의 일 예에 따른 도면이다.
도 12 및 도 13은 도 1에 도시된 반도체장치에서 수행되는 내부동작을 설명하기 위한 타이밍도들이다.
다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 개시의 일 예에 따른 반도체장치(10)의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 반도체장치(10)는 레지스터회로(REGISTER)(101), 주파수정보신호생성회로(FIS GEN)(103), 레이턴시셋정보신호생성회로(LSS GEN)(105), 레이턴시신호생성회로(LS GEN)(107), 타이밍제어신호생성회로(TCS GEN)(109), 커맨드입력회로(COMMAND INPUT CIRCUIT)(111), 데이터저장회로(DATA STORAGE CIRCUIT)(113), 입력제어신호생성회로(115), 출력제어신호생성회로(121), 입력데이터생성회로(DIN GEN)(127), 파이프래치회로(PIPE LATCH)(129) 및 데이터출력회로(DATA OUTPUT CIRCUIT)(131)를 포함할 수 있다. 본 실시예에서, 반도체장치(10)는 메모리장치로 구현될 수 있다. 반도체장치(10)는 외부장치(미도시)로부터 커맨드(CMD), 클럭(CLK) 및 데이터클럭(WCK)을 인가받아 라이트동작 및 리드동작을 포함한 다양한 내부동작을 수행할 수 있다. 본 실시예는 반도체장치(10)가 다양한 내부동작 중 리드동작을 수행하는 예를 설명한다.
레지스터회로(101)는 주파수정보코드(OP), 주파수비정보신호(RTO) 및 모드인에이블신호(EN)를 저장 및 출력할 수 있다. 레지스터회로(101)는 외부장치(미도시)로부터 주파수정보코드(OP), 주파수비정보신호(RTO) 및 모드인에이블신호(EN)에 대한 정보를 수신하여 저장할 수 있다. 주파수정보코드(OP)는 클럭(CLK)의 주파수에 대한 정보를 가질 수 있다. 일 예로, 주파수정보코드(OP)는 클럭(CLK)의 주파수가 제1 주파수일 때, 제1 로직레벨조합을 가질 수 있다. 주파수정보코드(OP)는 클럭(CLK)의 주파수가 제2 주파수일 때, 제2 로직레벨조합을 가질 수 있다. 주파수비정보신호(RTO)는 클럭(CLK)의 주파수 및 데이터클럭(WCK)의 주파수의 비를 나타낼 수 있다. 일 예로, 주파수비정보신호(RTO)는 클럭(CLK)의 주파수 및 데이터클럭(WCK)의 주파수의 비가 1:2일 때, 제1 로직레벨을 가질 수 있다. 주파수비정보신호(RTO)는 클럭(CLK)의 주파수 및 데이터클럭(WCK)의 주파수의 비가 1:4일 때, 제2 로직레벨을 가질 수 있다. 제1 로직레벨 및 제2 로직레벨은 각각 로직하이레벨 및 로직로우레벨로 설정될 수 있다. 실시예에 따라, 제1 로직레벨 및 제2 로직레벨은 각각 로직로우레벨 및 로직하이레벨로 설정될 수 있다. 모드인에이블신호(EN)는 다수의 신호들을 포함할 수 있다. 모드인에이블신호(EN)는 각각 내부동작에서 데이터 연산, 데이터 에러 정보 전송 및 데이터 전이 중 적어도 하나와 관련된 모드를 수행하기 위해 활성화될 수 있다.
주파수정보신호생성회로(103)는 주파수정보코드(OP)를 디코딩하여 주파수정보신호(FIS)를 생성할 수 있다. 주파수정보신호(FIS)는 제1 내지 제J 주파수정보신호(FIS<1:J>)를 포함할 수 있다. 제1 내지 제J 주파수정보신호(FIS<1:J>)는 각각 상이한 클럭(CLK)의 주파수를 나타낼 수 있다. 일 예로, 제1 주파수정보신호(FIS<1>)는 클럭(CLK)의 주파수가 제1 주파수임을 나타내기 위해 활성화될 수 있다. 제2 주파수정보신호(FIS<2>)는 클럭(CLK)의 주파수가 제2 주파수임을 나타내기 위해 활성화될 수 있다.
레이턴시셋정보신호생성회로(105)는 모드인에이블신호(EN)를 디코딩하여 레이턴시셋을 나타내는 레이턴시셋정보신호(LSS)를 생성할 수 있다. 레이턴시셋은 제1, 제2, 제3, 제4 및 제5 레이턴시셋을 포함할 수 있다. 레이턴시셋은 모드인에이블신호(EN)에 의해 인에이블되는 모드들의 수행여부에 따라 결정되는 레이턴시 그룹을 의미한다. 레이턴시셋정보신호생성회로(105)의 구성 및 동작 방법은 도 2를 참고하여 구체적으로 후술한다.
레이턴시신호생성회로(107)는 클럭주파수정보신호(FIS), 클럭비정보신호(RTO) 및 레이턴시셋정보신호(LSS)를 토대로 레이턴시를 나타내는 레이턴시신호(LS)를 생성할 수 있다. 레이턴시신호생성회로(107)는 클럭(CLK)의 주파수, 클럭(CLK) 및 데이터클럭(WCK)의 주파수 비 및 레이턴시셋에 따라 가변되는 레이턴시에 대한 레이턴시신호(LS)를 생성할 수 있다. 레이턴시는 클럭(CLK)의 주파수가 높을수록 증가할 수 있다. 본 실시예에서, 레이턴시는 반도체장치(10)가 리드동작을 위한 커맨드(CMD)를 인가받을 때, 데이터를 외부로 출력하기 위해 소요되는 리드레이턴시를 의미한다. 레이턴시신호생성회로(107)가 레이턴시신호(LS)를 생성하는 동작에 대한 설명은 도 4를 참고하여 구체적으로 후술한다.
타이밍제어신호생성회로(109)는 클럭주파수정보신호(FIS) 및 레이턴시셋정보신호(LSS)를 토대로 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하는지 여부 및 레이턴시셋에 따라 입력타이밍제어신호(TCS)를 생성할 수 있다. 기 설정된 주파수 범위는 제1 주파수 범위, 제2 주파수 범위 및 제3 주파수 범위를 포함할 수 있다. 제2 주파수 범위는 제1 주파수 범위보다 높게 설정될 수 있다. 제3 주파수 범위는 제1 주파수 범위 및 제2 주파수 범위 사이로 설정될 수 있다. 입력타이밍제어신호(TCS)는 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>)를 포함할 수 있다.
타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당할 때 입력타이밍제어신호(TCS)를 활성화시킬 수 있다. 일 예로, 타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 제1 주파수 범위에 해당할 때, 제1 입력타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 제2 주파수 범위에 해당할 때, 제2 입력타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 타이밍제어신호생성회로(109)는 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋에 따라 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>) 중 하나를 활성화시킬 수 있다. 일 예로, 타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 제3 주파수 범위에 해당할 때, 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 제1 및 제2 레이턴시셋 중 하나일 경우, 제1 입력타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 제3 주파수 범위에 해당할 때, 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 제3, 제4 및 제5 레이턴시셋 중 하나일 경우, 제2 입력타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 타이밍제어신호생성회로(109)의 구성 및 동작 방법은 도 5를 참고하여 구체적으로 후술한다.
커맨드입력회로(111)는 클럭(CLK)에 동기하여 커맨드(CMD)로부터 커맨드펄스(CMDP) 및 스트로빙펄스(STBP)를 생성할 수 있다. 커맨드입력회로(111)는 내부동작을 위한 커맨드(CMD)를 디코딩하여 커맨드펄스(CMDP) 및 스트로빙펄스(STBP)를 순차적으로 생성할 수 있다. 커맨드(CMD)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다.
데이터저장회로(113)는 내부데이터(ID)를 저장하는 다수의 셀어레이를 포함할 수 있다. 데이터저장회로(113)는 스트로빙펄스(STBP)가 입력될 때, 셀어레이에 저장된 내부데이터(ID)를 출력할 수 있다.
입력제어신호생성회로(115)는 내부입력제어신호생성회로(IPIN GEN)(117) 및 제1 카운트회로(COUNTER)(119)를 포함할 수 있다. 입력제어신호생성회로(115)는 내부동작을 수행할 때 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)로부터 입력제어신호(PIN)를 생성할 수 있다.
입력제어신호생성회로(115)는 내부동작을 수행할 때 입력타이밍제어신호(TCS)를 토대로 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 스트로빙펄스(STBP)로부터 입력제어신호(PIN)가 생성되는 시점을 조절할 수 있다. 입력제어신호생성회로(115)는 입력타이밍제어신호(TCS)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 스트로빙펄스(STBP)를 입력지연구간만큼 더 지연시켜 입력제어신호(PIN)를 생성할 수 있다. 입력지연구간은 제1 입력지연구간 및 제2 입력지연구간을 포함할 수 있다. 제2 입력지연구간은 제1 입력지연구간보다 크게 설정될 수 있다. 좀 더 구체적으로, 입력제어신호생성회로(115)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 스트로빙펄스(STBP)를 제1 입력지연구간만큼 더 지연시켜 입력제어신호(PIN)를 생성할 수 있다. 입력제어신호생성회로(115)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 스트로빙펄스(STBP)를 제2 입력지연구간만큼 더 지연시켜 입력제어신호(PIN)를 생성할 수 있다. 즉, 입력제어신호생성회로(115)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때에 비해 입력지연구간을 더 크게 조절할 수 있다.
입력제어신호생성회로(115)는 내부동작을 위한 스트로빙펄스(STBP)의 입력을 카운트하여 입력제어신호의 제1 내지 제N 비트들(PIN<1:N>)을 순차적으로 활성화시킬 수 있다. ('N'은 2 이상의 자연수) 일 예로, 입력제어신호생성회로(115)는 스트로빙펄스(STBP)가 첫 번째로 입력되었을 때, 입력제어신호의 제1 비트(PIN<1>)를 활성화시킬 수 있다. 입력제어신호생성회로(115)는 스트로빙펄스(STBP)가 N 번째로 입력되었을 때, 입력제어신호의 제N 비트(PIN<N>)를 활성화시킬 수 있다. 그 후, 입력제어신호생성회로(115)는 스트로빙펄스(STBP)가 N+1 번째로 입력되었을 때, 입력제어신호의 제1 비트(PIN<1>)를 다시 활성화시킬 수 있다.
내부입력제어신호생성회로(117)는 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)로부터 내부입력제어신호(IPIN)를 생성할 수 있다. 내부입력제어신호생성회로(117)는 입력타이밍제어신호(TCS)가 비활성화될 때, 스트로빙펄스(STBP)를 버퍼링하여 내부입력제어신호(IPIN)로 출력할 수 있다. 내부입력제어신호생성회로(117)는 입력타이밍제어신호(TCS)가 활성화될 때, 스트로빙펄스(STBP)를 입력지연구간만큼 지연시켜 내부입력제어신호(IPIN)로 출력할 수 있다. 일 예로, 내부입력제어신호생성회로(117)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때, 스트로빙펄스(STBP)를 제1 입력지연구간만큼 지연시켜 내부입력제어신호(IPIN)로 출력할 수 있다. 내부입력제어신호생성회로(117)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 스트로빙펄스(STBP)를 제2 입력지연구간만큼 지연시켜 내부입력제어신호(IPIN)로 출력할 수 있다. 내부입력제어신호생성회로(117)의 구성 및 동작 방법은 도 7 및 도 8을 참고하여 구체적으로 후술한다.
제1 카운트회로(119)는 내부입력제어신호(IPIN)의 입력을 카운트하여 입력제어신호의 제1 내지 제N 비트들(PIN<1:N>)을 순차적으로 활성화시킬 수 있다. 일 예로, 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 첫 번째로 입력되었을 때, 입력제어신호의 제1 비트(PIN<1>)를 활성화시킬 수 있다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 N 번째로 입력되었을 때, 입력제어신호의 제N 비트(PIN<N>)를 활성화시킬 수 있다. 그 후, 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 N+1 번째로 입력되었을 때, 입력제어신호의 제1 비트(PIN<1>)를 다시 활성화시킬 수 있다.
출력제어신호생성회로(121)는 내부출력제어신호생성회로(IPIN GEN)(123) 및 제2 카운트회로(COUNTER)(125)를 포함할 수 있다. 출력제어신호생성회로(121)는 내부동작을 수행할 때 클럭(CLK)에 동기하여 레이턴시신호(LS)를 토대로 커맨드펄스(CMDP)로부터 출력제어신호(POUT)를 생성할 수 있다.
출력제어신호생성회로(121)는 내부동작을 수행할 때 레이턴시신호(LS)를 토대로 레이턴시가 경과한 후 출력제어신호(POUT)를 생성할 수 있다. 출력제어신호생성회로(121)는 내부동작을 수행할 때 클럭(CLK)에 동기하여 커맨드펄스(CMDP)를 레이턴시신호(LS)가 나타내는 레이턴시만큼 지연시켜 출력제어신호(POUT)를 생성할 수 있다.
출력제어신호생성회로(121)는 내부동작을 위한 커맨드펄스(CMDP)의 입력을 카운트하여 출력제어신호의 제1 내지 제N 비트들(POUT<1:N>)을 순차적으로 활성화시킬 수 있다. 일 예로, 출력제어신호생성회로(121)는 커맨드펄스(CMDP)가 첫 번째로 입력되었을 때, 출력제어신호의 제1 비트(POUT<1>)를 활성화시킬 수 있다. 출력제어신호생성회로(121)는 커맨드펄스(CMDP)가 N 번째로 입력되었을 때, 출력제어신호의 제N 비트(POUT<N>)를 활성화시킬 수 있다. 그 후, 출력제어신호생성회로(121)는 커맨드펄스(CMDP)가 N+1 번째로 입력되었을 때, 출력제어신호의 제1 비트(POUT<1>)를 다시 활성화시킬 수 있다.
내부출력제어신호생성회로(123)는 클럭(CLK)에 동기하여 레이턴시신호(LS)를 토대로 커맨드펄스(CMDP)로부터 내부출력제어신호(IPOUT)를 생성할 수 있다. 내부출력제어신호생성회로(123)는 클럭(CLK)에 동기하여 커맨드펄스(CMDP)를 레이턴시신호(LS)가 나타내는 레이턴시만큼 지연시켜 내부입력제어신호(IPOUT)로 출력할 수 있다.
제2 카운트회로(125)는 내부출력제어신호(IPOUT)의 입력을 카운트하여 출력제어신호의 제1 내지 제N 비트들(POUT<1:N>)을 순차적으로 활성화시킬 수 있다. 일 예로, 제2 카운트회로(125)는 내부출력제어신호(IPOUT)가 첫 번째로 입력되었을 때, 출력제어신호의 제1 비트(POUT<1>)를 활성화시킬 수 있다. 제2 카운트회로(125)는 내부출력제어신호(IPOUT)가 N 번째로 입력되었을 때, 출력제어신호의 제N 비트(POUT<N>)를 활성화시킬 수 있다. 그 후, 제2 카운트회로(125)는 내부출력제어신호(IPOUT)가 N+1 번째로 입력되었을 때, 출력제어신호의 제1 비트(POUT<1>)를 다시 활성화시킬 수 있다.
입력데이터생성회로(127)는 내부동작을 수행할 때 입력타이밍제어신호(TCS)를 토대로 내부데이터(ID)로부터 입력데이터(DIN)를 생성할 수 있다. 입력데이터생성회로(127)는 내부동작을 수행할 때 입력타이밍제어신호(TCS)를 토대로 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 내부데이터(ID)로부터 입력데이터(DIN)가 생성되는 시점을 조절할 수 있다. 입력데이터생성회로(127)는 입력타이밍제어신호(TCS)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 내부데이터(ID)를 입력지연구간만큼 더 지연시켜 입력데이터(DIN)를 생성할 수 있다. 좀 더 구체적으로, 입력데이터생성회로(127)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 내부데이터(ID)를 제1 입력지연구간만큼 더 지연시켜 입력데이터(DIN)를 생성할 수 있다. 입력데이터생성회로(127)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 입력타이밍제어신호(TCS)가 비활성화될 때에 비해 내부데이터(ID)를 제2 입력지연구간만큼 더 지연시켜 입력데이터(DIN)를 생성할 수 있다. 즉, 입력데이터생성회로(127)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때에 비해 입력지연구간을 더 크게 조절할 수 있다.
입력데이터생성회로(127)는 입력타이밍제어신호(TCS)가 비활성화될 때 내부데이터(ID)를 버퍼링하여 입력데이터(DIN)로 출력할 수 있다. 입력데이터생성회로(127)는 입력타이밍제어신호(TCS)가 활성화될 때 내부데이터(ID)를 지연시켜 입력데이터(DIN)로 출력할 수 있다. 일 예로, 입력데이터생성회로(127)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때 내부데이터(ID)를 제1 입력지연구간만큼 지연시켜 입력데이터(DIN)로 출력할 수 있다. 입력데이터생성회로(127)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때 내부데이터(ID)를 제2 입력지연구간만큼 지연시켜 입력데이터(DIN)로 출력할 수 있다. 입력데이터생성회로(127)의 구성 및 동작 방법은 도 9 및 도 10을 참고하여 구체적으로 후술한다.
파이프래치회로(129)는 입력제어신호(PIN) 및 출력제어신호(POUT)를 토대로 입력데이터(DIN)를 래치하여 출력데이터(DOUT)로 출력할 수 있다. 파이프래치회로(129)는 다수의 래치회로(도 11의 241_1-N)를 포함할 수 있다. 파이프래치회로(129)는 입력제어신호(PIN)가 활성화될 때 입력데이터(DIN)를 래치할 수 있다. 일 예로, 파이프래치회로(129)는 입력제어신호의 제N 비트(PIN<N>)가 활성화될 때, 제N 래치회로(도 11의 241_N)에서 입력데이터(DIN)를 래치하여 제N 래치데이터(미도시)를 생성할 수 있다. 파이프래치회로(129)는 출력제어신호(POUT)가 활성화될 때 래치된 입력데이터(DIN)를 출력데이터(DOUT)로 출력할 수 있다. 일 예로, 파이프래치회로(129)는 출력제어신호의 제N 비트(POUT<N>)가 활성화될 때, 제N 래치회로(도 11의 241_N)에서 제N 래치데이터(미도시)를 출력데이터(DOUT)로 출력할 수 있다. 파이프래치회로(129)는 내부동작에서 레이턴시가 경과한 후 생성되는 출력제어신호(POUT)에 의해 클럭(CLK)의 주파수가 높을수록 출력데이터(DOUT)가 출력되는 시점이 늦춰질 수 있다. 파이프래치회로(129)는 입력제어신호(PIN)에 의해 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 입력데이터(DIN)가 입력되는 시점이 조절될 수 있다. 이에 따라, 파이프래치회로(129)는 클럭(CLK)의 주파수가 높을 때 다수의 래치회로(도 11의 241_1-N) 중 하나에 입력데이터(DIN)가 중복기재(overwrite)되는 현상을 방지할 수 있다. 또한, 파이프래치회로(129)에 포함된 다수의 래치회로(241_1-N)의 수를 늘리지 않고 중복기재(overwrite)되는 현상을 방지함으로써, 다수의 래치회로(241_1-N)의 수가 많을수록 증가되는 출력데이터(DOUT)의 출력 로딩(loading)을 줄일 수 있다. 파이프래치회로(129)의 구성 및 동작 방법은 도 11을 참고하여 구체적으로 후술한다.
데이터출력회로(131)는 내부동작을 수행할 때 데이터클럭(WCK)에 동기하여 출력데이터(DOUT)를 외부데이터(ED)로 출력할 수 있다. 외부데이터(ED)는 내부동작을 수행할 때 외부장치(미도시)로 전송될 수 있다.
도 2는 도 1에 도시된 레이턴시셋정보신호생성회로(105)의 일 예에 따른 도면이다. 도 2에 도시된 바와 같이, 레이턴시셋정보신호생성회로(105)는 노어게이트(201_1), 인버터들(201_2, 201_3, 201_4) 및 디코더(DECODER)(201_5)를 포함할 수 있다.
레이턴시셋정보신호생성회로(105)는 제1 내지 제5 모드인에이블신호(EN<1:5>)로부터 레이턴시셋을 나타내는 레이턴시셋정보신호(LSS)를 생성할 수 있다. 제1 내지 제5 모드인에이블신호(EN<1:5>)는 각각 내부동작에서 데이터 연산, 데이터 에러 정보 전송 및 데이터 전이 중 적어도 하나와 관련된 모드를 수행하기 위해 활성화될 수 있다. 일 예로, 제1 모드인에이블신호(EN<1>)는 내부동작에서 데이터에 포함된 비트들 중 '1'을 가지는 비트의 수를 연산함으로써 '1'을 가지는 비트의 수가 설정 개수 이상일 때 데이터에 포함된 비트들을 반전시키는 데이터버스반전('DBI', DATA BUS INVERSION)모드를 수행하기 위해 활성화될 수 있다. 제2 모드인에이블신호(EN<2>)는 내부동작에서 데이터에 포함된 비트들의 값이 동일한지를 연산함으로써 데이터에 포함된 비트들의 값이 동일할 때 일부 비트의 값만 전송하는 데이터카피('DATA COPY')모드를 수행하기 위해 활성화될 수 있다. 제3 모드인에이블신호(EN<3>)는 내부동작에서 데이터에 포함된 비트들 중 에러가 발생된 비트 수에 대한 정보를 전송하는 디코딩상태플래그('DSF', DECODING STATUS FLAG)모드를 수행하기 위해 활성화될 수 있다. 제4 모드인에이블신호(EN<4>)는 내부동작에서 데이터전송라인에 실린 데이터를 다른 데이터전송라인으로 전이하는 바이트모드('BM')를 수행하기 위해 활성화될 수 있다. 제5 모드인에이블신호(EN<5>)는 내부동작에서 패리티를 생성하기 위해 데이터에 포함된 비트들을 배타적논리연산하는 LINK ECC('LECC')모드를 수행하기 위해 활성화될 수 있다.
노어게이트(201_1)는 제1, 제2 및 제3 모드인에이블신호(EN<1>, EN<2>, EN<3>)를 입력받아 부정논리합연산하여 반전합성인에이블신호(EN_SUMB)를 생성할 수 있다. 인버터(201_2)는 반전합성인에이블신호(EN_SUMB)를 반전버퍼링하여 합성인에이블신호(EN_SUM)로 출력할 수 있다. 인버터(201_3)는 제4 모드인에이블신호(EN<4>)를 반전버퍼링하여 제4 반전모드인에이블신호(ENB<4>)로 출력할 수 있다. 인버터(201_4)는 제5 모드인에이블신호(EN<5>)를 반전버퍼링하여 제5 반전모드인에이블신호(ENB<5>)로 출력할 수 있다. 디코더(201_5)는 합성인에이블신호(EN_SUM), 반전합성인에이블신호(EN_SUMB), 제4 모드인에이블신호(EN<4>), 제4 반전모드인에이블신호(ENB<4>), 제5 모드인에이블신호(EN<5>) 및 제5 반전모드인에이블신호(ENB<5>)를 디코딩하여 레이턴시셋을 나타내는 레이턴시셋정보신호(LSS)로 출력할 수 있다.
도 3은 도 2에 도시된 레이턴시셋정보신호생성회로(105)의 동작을 설명하기 위한 표이다. 도 3에 도시된 바와 같이, 레이턴시셋정보신호(LSS)는 제1 내지 제5 레이턴시셋정보신호(LSS<1:5>)를 포함할 수 있다. 제1 내지 제5 레이턴시셋정보신호(LSS<1:5>)는 각각 제1 내지 제5 레이턴시셋을 나타낼 수 있다. 모드인에이블신호(EN)는 로직로우레벨('L')일 때 비활성화되고, 로직하이레벨('H')일 때 활성화될 수 있다.
레이턴시셋정보신호생성회로(105)는 내부동작에서 모드인에이블신호(EN)가 모두 비활성화될 때, 제1 레이턴시셋을 나타내는 제1 레이턴시셋정보신호(LSS<1>)를 활성화시킬 수 있다.
레이턴시셋정보신호생성회로(105)는 내부동작에서 데이터버스반전('DBI', DATA BUS INVERSION)모드, 데이터카피('DATA COPY')모드 및 디코딩상태플래그('DSF', DECODING STATUS FLAG)모드 중 적어도 하나가 수행되고, 바이트모드('BM')가 수행되지 않을 때, 제2 레이턴시셋을 나타내는 제2 레이턴시셋정보신호(LSS<2>)를 활성화시킬 수 있다.
레이턴시셋정보신호생성회로(105)는 내부동작에서 데이터버스반전('DBI', DATA BUS INVERSION)모드, 데이터카피('DATA COPY')모드 및 디코딩상태플래그('DSF', DECODING STATUS FLAG)모드 중 적어도 하나가 수행되고, 바이트모드('BM')도 수행될 때, 제3 레이턴시셋을 나타내는 제3 레이턴시셋정보신호(LSS<3>)를 활성화시킬 수 있다.
레이턴시셋정보신호생성회로(105)는 내부동작에서 LINK ECC('LECC')모드가 수행되고 바이트모드('BM')가 수행되지 않을 때, 제4 레이턴시셋을 나타내는 제4 레이턴시셋정보신호(LSS<4>)를 활성화시킬 수 있다.
레이턴시셋정보신호생성회로(105)는 내부동작에서 LINK ECC('LECC')모드 및 바이트모드('BM')를 수행할 때, 제5 레이턴시셋을 나타내는 제5 레이턴시셋정보신호(LSS<5>)를 활성화시킬 수 있다.
도 4는 도 1에 도시된 레이턴시신호생성회로(107)의 동작을 설명하기 위한 표이다. 레이턴시신호생성회로(107)는 주파수정보신호(FIS), 주파수비정보신호(RTO) 및 레이턴시셋정보신호(LSS)를 토대로 레이턴시를 나타내는 레이턴시신호(LS)를 생성할 수 있다. 제1 내지 제J 주파수정보신호(FIS<1:J>)는 각각 상이한 클럭(CLK)의 주파수를 나타낼 수 있다. 주파수비정보신호(RTO)는 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비를 나타낼 수 있다. 제1 내지 제5 레이턴시셋정보신호(LSS<1:5>)는 각각 제1 레이턴시셋(SET_A), 제2 레이턴시셋(SET_B), 제3 레이턴시셋(SET_C), 제4 레이턴시셋(SET_D) 및 제5 레이턴시셋(SET_E)를 나타낼 수 있다. 레이턴시신호(LS)는 레이턴시가 클럭(CLK)의 몇 주기인지를 나타낼 수 있다.
주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 2:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제1 레이턴시셋(SET_A)을 나타내는 경우, 레이턴시신호생성회로(107)는 제1 주파수임을 나타내는 제1 주파수정보신호(FIS<1>)를 토대로 레이턴시가 클럭(CLK)의 '6'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 반대로, 주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 2:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제1 레이턴시셋(SET_A)을 나타내는 경우, 레이턴시신호생성회로(107)는 제2 주파수임을 나타내는 제2 주파수정보신호(FIS<2>)를 토대로 레이턴시가 클럭(CLK)의 '8'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 이로써, 레이턴시가 클럭(CLK)의 주파수에 따라 가변됨을 확인할 수 있다.
주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 2:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제1 레이턴시셋(SET_A)을 나타내는 경우, 레이턴시신호생성회로(107)는 제1 주파수임을 나타내는 제1 주파수정보신호(FIS<1>)를 토대로 레이턴시가 클럭(CLK)의 '6'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 반대로, 주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 4:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제1 레이턴시셋(SET_A)을 나타내는 경우, 레이턴시신호생성회로(107)는 제1 주파수임을 나타내는 제1 주파수정보신호(FIS<1>)를 토대로 레이턴시가 클럭(CLK)의 '3'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 이로써, 레이턴시가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비에 따라 가변됨을 확인할 수 있다.
주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 2:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제1 레이턴시셋(SET_A)을 나타내는 경우, 레이턴시신호생성회로(107)는 제3 주파수임을 나타내는 제3 주파수정보신호(FIS<3>)를 토대로 레이턴시가 클럭(CLK)의 '10'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 반대로, 주파수비정보신호(RTO)가 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 2:1임을 나타내고, 레이턴시셋정보신호(LSS)가 제3 레이턴시셋(SET_C)을 나타내는 경우, 레이턴시신호생성회로(107)는 제3 주파수임을 나타내는 제3 주파수정보신호(FIS<3>)를 토대로 레이턴시가 클럭(CLK)의 '12'주기임을 나타내는 레이턴시신호(LS)를 생성할 수 있다. 이로써, 레이턴시가 레이턴시셋에 따라 가변됨을 확인할 수 있다.
도 5는 도 1에 도시된 타이밍제어신호생성회로(109)의 일 예에 따른 회로도이다. 도 5에 도시된 바와 같이, 타이밍제어신호생성회로(109)는 선택신호생성회로(211), 제1 타이밍제어신호생성회로(213) 및 제2 타이밍제어신호생성회로(215)를 포함할 수 있다.
선택신호생성회로(211)는 레이턴시셋정보신호(LSS)를 토대로 레이턴시셋이 기 설정된 레이턴시셋인지에 따라 선택신호(SEL) 및 반전선택신호(SELB)를 생성할 수 있다. 선택신호(SEL)는 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 기 설정된 레이턴시셋일 때, 활성화될 수 있다. 반전선택신호(SELB)는 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 기 설정된 레이턴시셋과 다를 때, 활성화될 수 있다. 일 예로, 선택신호생성회로(211)는 기 설정된 레이턴시셋이 제1 및 제2 레이턴시셋인 경우, 제1 및 제2 레이턴시셋정보신호(LSS<1:2>) 중 하나가 입력될 때 선택신호(SEL)를 활성화시키고 반전선택신호(SELB)를 비활성화시킬 수 있다. 선택신호생성회로(211)는 노어게이트(211_1) 및 인버터(211_2)로 구현될 수 있다.
제1 타이밍제어신호생성회로(213)는 선택신호(SEL) 및 주파수정보신호(FIS)를 토대로 제1 타이밍제어신호(TCS<1>)를 생성할 수 있다. 제1 타이밍제어신호생성회로(213)는 주파수정보신호(FIS)가 나타내는 클럭(도 1의 CLK)의 주파수가 기 설정된 제1 주파수 범위에 해당할 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 일 예로, 제1 타이밍제어신호생성회로(213)는 제1 주파수 범위에 해당되는 주파수정보신호(FIS<J-4>, FIS<J-3>, FIS<J-2>) 중 하나가 입력될 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 제1 타이밍제어신호생성회로(213)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 제3 주파수 범위에 해당하고, 선택신호(SEL)가 활성화될 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 일 예로, 제1 타이밍제어신호생성회로(213)는 제3 주파수 범위에 해당되는 주파수정보신호(FIS<J-1>)가 입력되고, 선택신호(SEL)가 활성화될 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 제1 타이밍제어신호생성회로(213)는 노어게이트(213_1) 및 낸드게이트들(213_2, 213_3)로 구현될 수 있다.
제2 타이밍제어신호생성회로(215)는 반전선택신호(SELB) 및 주파수정보신호(FIS)를 토대로 제2 타이밍제어신호(TCS<2>)를 생성할 수 있다. 제2 타이밍제어신호생성회로(215)는 주파수정보신호(FIS)가 나타내는 클럭(도 1의 CLK)의 주파수가 기 설정된 제2 주파수 범위에 해당할 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 일 예로, 제2 타이밍제어신호생성회로(215)는 제2 주파수 범위에 해당되는 주파수정보신호(FIS<J>)가 입력될 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 제2 타이밍제어신호생성회로(215)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 제3 주파수 범위에 해당하고, 반전선택신호(SELB)가 활성화될 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 일 예로, 제2 타이밍제어신호생성회로(215)는 제3 주파수 범위에 해당되는 주파수정보신호(FIS<J-1>)가 입력되고, 반전선택신호(SELB)가 활성화될 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다. 제2 타이밍제어신호생성회로(215)는 인버터(215_1) 및 낸드게이트들(215_2, 215_3)로 구현될 수 있다.
도 6은 도 5에 도시된 타이밍제어신호생성회로(109)의 동작을 설명하기 위한 표이다. 타이밍제어신호생성회로(109)는 주파수정보신호(FIS) 및 레이턴시셋정보신호(LSS)를 토대로 타이밍제어신호(TCS)를 생성할 수 있다. 제1 내지 제J 주파수정보신호(FIS<1:J>)는 각각 상이한 클럭(CLK)의 주파수를 나타낼 수 있다. 제J-4, 제J-3, 제J-2 주파수정보신호(FIS<J-4>, FIS<J-3>, FIS<J-2>)가 나타내는 클럭(CLK)의 주파수는 제1 주파수 범위에 해당할 수 있다. 제J 주파수정보신호(FIS<J>)가 나타내는 클럭(CLK)의 주파수는 제2 주파수 범위에 해당할 수 있다. 제2 주파수 범위는 제1 주파수 범위보다 높게 설정될 수 있다. 제J-1 주파수정보신호(FIS<J-1>)가 나타내는 클럭(CLK)의 주파수는 제3 주파수 범위에 해당할 수 있다. 제3 주파수 범위는 제1 주파수 범위와 제2 주파수 범위 사이로 설정될 수 있다. 제1 내지 제5 레이턴시셋정보신호(LSS<1:5>)는 각각 제1 레이턴시셋(SET_A), 제2 레이턴시셋(SET_B), 제3 레이턴시셋(SET_C), 제4 레이턴시셋(SET_D) 및 제5 레이턴시셋(SET_E)를 나타낼 수 있다.
타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하지 않을 때, 제1 타이밍제어신호(TCS<1>) 및 제2 타이밍제어신호(TCS<2>)를 비활성화시킬 수 있다.
타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 제1 주파수 범위에 해당할 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다.
타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 제2 주파수 범위에 해당할 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다.
타이밍제어신호생성회로(109)는 주파수정보신호(FIS)가 나타내는 클럭(CLK)의 주파수가 기 설정된 제3 주파수 범위에 해당하는 경우, 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋에 따라 제1 타이밍제어신호(TCS<1>) 및 제2 타이밍제어신호(TCS<2>) 중 하나를 활성화시킬 수 있다. 타이밍제어신호생성회로(109)는 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 제1 및 제2 레이턴시셋(SET_A, SET_B) 중 하나일 때, 제1 타이밍제어신호(TCS<1>)를 활성화시킬 수 있다. 반대로, 타이밍제어신호생성회로(109)는 레이턴시셋정보신호(LSS)가 나타내는 레이턴시셋이 제3, 제4 및 제5 레이턴시셋(SET_C, SET_D, SET_E) 중 하나일 때, 제2 타이밍제어신호(TCS<2>)를 활성화시킬 수 있다.
도 7은 도 1에 도시된 내부입력제어신호생성회로(117)의 일 예(117a)에 따른 회로도이다. 도 7에 도시된 바와 같이, 내부입력제어신호생성회로(117a)는 펄스지연회로(221a) 및 제어신호출력회로(223a)를 포함할 수 있다.
펄스지연회로(221a)는 클럭(CLK)에 동기하여 스트로빙펄스(STBP)를 지연시켜 제1 지연스트로빙펄스(STBPd1) 및 제2 지연스트로빙펄스(STBPd2)를 생성할 수 있다. 펄스지연회로(221a)는 클럭(CLK)에 동기하여 스트로빙펄스(STBP)를 제1 입력지연구간만큼 지연시켜 제1 지연스트로빙펄스(STBPd1)로 출력할 수 있다. 예를 들어, 펄스지연회로(221a)는 스트로빙펄스(STBP)를 클럭(CLK)의 6 주기만큼 지연시켜 제1 지연스트로빙펄스(STBPd1)로 출력할 수 있다. 펄스지연회로(221a)는 클럭(CLK)에 동기하여 스트로빙펄스(STBP)를 제2 입력지연구간만큼 지연시켜 제2 지연스트로빙펄스(STBPd2)로 출력할 수 있다. 예를 들어, 펄스지연회로(221a)는 스트로빙펄스(STBP)를 클럭(CLK)의 12 주기만큼 지연시켜 제2 지연스트로빙펄스(STBPd2)로 출력할 수 있다. 펄스지연회로(221a)는 클럭(CLK)에 동기하여 입력되는 신호를 쉬프트하여 출력하는 다수의 플립플롭들(F/F)로 구현될 수 있다.
제어신호출력회로(223a)는 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>)를 토대로 스트로빙펄스(STBP), 제1 지연스트로빙펄스(STBPd1) 및 제2 지연스트로빙펄스(STBPd2) 중 하나를 내부입력제어신호(IPIN)로 출력할 수 있다. 제어신호출력회로(223a)는 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>)가 모두 비활성화될 때, 스트로빙펄스(STBP)를 내부입력제어신호(IPIN)로 출력할 수 있다. 제어신호출력회로(223a)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때, 제1 지연스트로빙펄스(STBPd1)를 내부입력제어신호(IPIN)로 출력할 수 있다. 제어신호출력회로(223a)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 제2 지연스트로빙펄스(STBPd2)를 내부입력제어신호(IPIN)로 출력할 수 있다. 제어신호출력회로(223a)는 노어게이트(223_1a) 및 인버터들(223_2a, 223_3a, 223_4a, 223_5a, 223_6a)로 구현될 수 있다.
도 8은 도 1에 도시된 내부입력제어신호생성회로(117)의 다른 예(117b)에 따른 회로도이다. 도 8에 도시된 바와 같이, 내부입력제어신호생성회로(117b)는 펄스지연회로(221b) 및 제어신호출력회로(223b)를 포함할 수 있다.
펄스지연회로(221b)는 스트로빙펄스(STBP)를 지연시켜 제1 지연스트로빙펄스(STBPd1) 및 제2 지연스트로빙펄스(STBPd2)를 생성할 수 있다. 펄스지연회로(221b)는 비동기식지연회로들(DLY)(221_1b, 221_2b)을 포함할 수 있다. 비동기식지연회로들(221_1b, 221_2b)은 각각 저항소자와 커패시터가 연결된 RC지연회로 및 다수의 인버터들이 체인 형식으로 연결된 인버터체인 등과 같이 클럭(도 7의 CLK)에 동기되지 않은 지연회로로 구현될 수 있다. 비동기식지연회로(221_1b)는 스트로빙펄스(STBP)를 제1 입력지연구간만큼 지연시켜 제1 지연스트로빙펄스(STBPd1)로 출력할 수 있다. 비동기식지연회로(221_2b)는 제1 지연스트로빙펄스(STBPd1)를 제2 입력지연구간과 제1 입력지연구간의 차이만큼 지연시켜 제2 지연스트로빙펄스(STBPd2)로 출력할 수 있다.
제어신호출력회로(223b)는 노어게이트(223_1b) 및 인버터들(223_2b, 223_3b, 223_4b, 223_5b, 223_6b)로 구현될 수 있다. 제어신호출력회로(223b)의 동작 방식은 도 7의 제어신호출력회로(223a)와 동일하게 구현된다.
도 9는 도 1에 도시된 입력데이터생성회로(127)의 일 예(127a)에 따른 회로도이다. 도 9에 도시된 바와 같이, 입력데이터생성회로(127a)는 데이터지연회로(231a) 및 입력데이터출력회로(233a)를 포함할 수 있다.
데이터지연회로(231a)는 클럭(CLK)에 동기하여 내부데이터(ID)를 지연시켜 제1 지연데이터(IDd1) 및 제2 지연데이터(IDd2)를 생성할 수 있다. 데이터지연회로(231a)는 클럭(CLK)에 동기하여 내부데이터(ID)를 제1 입력지연구간만큼 지연시켜 제1 지연데이터(IDd1)로 출력할 수 있다. 예를 들어, 데이터지연회로(231a)는 내부데이터(ID)를 클럭(CLK)의 6 주기만큼 지연시켜 제1 지연데이터(IDd1)로 출력할 수 있다. 데이터지연회로(231a)는 클럭(CLK)에 동기하여 내부데이터(ID)를 제2 입력지연구간만큼 지연시켜 제2 지연데이터(IDd2)로 출력할 수 있다. 예를 들어, 데이터지연회로(231a)는 내부데이터(ID)를 클럭(CLK)의 12 주기만큼 지연시켜 제2 지연데이터(IDd2)로 출력할 수 있다. 데이터지연회로(231a)는 클럭(CLK)에 동기하여 입력되는 신호를 쉬프트하여 출력하는 다수의 플립플롭들(F/F)로 구현될 수 있다.
입력데이터출력회로(233a)는 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>)를 토대로 내부데이터(ID), 제1 지연데이터(IDd1) 및 제2 지연데이터(IDd2) 중 하나를 입력데이터(DIN)로 출력할 수 있다. 입력데이터출력회로(233a)는 제1 입력타이밍제어신호(TCS<1>) 및 제2 입력타이밍제어신호(TCS<2>)가 모두 비활성화될 때, 내부데이터(ID)를 입력데이터(DIN)로 출력할 수 있다. 입력데이터출력회로(233a)는 제1 입력타이밍제어신호(TCS<1>)가 활성화될 때, 제1 지연데이터(IDd1)를 입력데이터(DIN)로 출력할 수 있다. 입력데이터출력회로(233a)는 제2 입력타이밍제어신호(TCS<2>)가 활성화될 때, 제2 지연데이터(IDd2)를 입력데이터(DIN)로 출력할 수 있다. 입력데이터출력회로(233a)는 노어게이트(233_1a) 및 인버터들(233_2a, 233_3a, 233_4a, 233_5a, 233_6a)로 구현될 수 있다.
도 10은 도 1에 도시된 입력데이터생성회로(127)의 다른 예(127b)에 따른 회로도이다. 도 10에 도시된 바와 같이, 입력데이터생성회로(127b)는 데이터지연회로(231b) 및 입력데이터출력회로(233b)를 포함할 수 있다.
데이터지연회로(231b)는 내부데이터(ID)를 지연시켜 제1 지연데이터(IDd1) 및 제2 지연데이터(IDd2)를 생성할 수 있다. 데이터지연회로(231b)는 비동기식지연회로들(DLY)(231_1b, 231_2b)을 포함할 수 있다. 비동기식지연회로들(231_1b, 231_2b)은 각각 저항소자와 커패시터가 연결된 RC지연회로 및 다수의 인버터들이 체인 형식으로 연결된 인버터체인 등과 같이 클럭(도 9의 CLK)에 동기되지 않은 지연회로로 구현될 수 있다. 데이터지연회로(231b)는 내부데이터(ID)를 제1 입력지연구간만큼 지연시켜 제1 지연데이터(IDd1)로 출력할 수 있다. 데이터지연회로(231b)는 제1 지연데이터(IDd1)를 제2 입력지연구간과 제1 입력지연구간의 차이만큼 지연시켜 제2 지연데이터(IDd2)로 출력할 수 있다.
입력데이터출력회로(233b)는 노어게이트(233_1b) 및 인버터들(233_2b, 233_3b, 233_4b, 233_5b, 233_6b)로 구현될 수 있다. 입력데이터출력회로(233b)의 동작 방식은 도 9의 입력데이터출력회로(233a)와 동일하게 구현된다.
도 11은 도 1에 도시된 파이프래치회로(129)의 일 예에 따른 도면이다. 도 11에 도시된 바와 같이, 파이프래치회로(129)는 다수의 래치회로(LATCH CIRCUIT)(241_1-N)를 포함할 수 있다.
제1 래치회로(241_1)는 입력제어신호의 제1 비트(PIN<1>)가 활성화될 때 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성할 수 있다. 제1 래치회로(241_1)는 출력제어신호의 제1 비트(POUT<1>)가 활성화될 때 제1 래치데이터(DLAT<1>)를 출력데이터(DOUT)로 출력할 수 있다. 제1 래치회로(241_1)는 전달게이트들(241_1_1, 241_1_4) 및 인버터들(241_1_2, 241_1_3)을 포함할 수 있다. 전달게이트(241_1_1)는 입력제어신호의 제1 비트(PIN<1>)가 로직하이레벨이고 입력제어신호의 제1 반전비트(PINB<1>)가 로직로우레벨일 때, 입력데이터(DIN)를 인버터(241_1_2)의 입력단으로 전달할 수 있다. 입력제어신호의 제1 반전비트(PINB<1>)는 입력제어신호의 제1 비트(PIN<1>)의 로직레벨을 반전시켜 생성될 수 있다. 인버터(241_1_2)는 전달게이트(241_1_1)를 통해 입력되는 입력데이터(DIN)를 반전버퍼링하여 제1 래치데이터(DLAT<1>)로 출력할 수 있다. 인버터(241_1_3)는 제1 래치데이터(DLAT<1>)를 반전버퍼링하여 인버터(241_1_2)의 입력단으로 출력할 수 있다. 인버터(241_1_3)는 입력제어신호의 제1 비트(PIN<1>)가 로직로우레벨이고 입력제어신호의 제1 반전비트(PINB<1>)가 로직하이레벨일 때, 인에이블될 수 있다. 전달게이트(241_1_1)는 출력제어신호의 제1 비트(POUT<1>)가 로직하이레벨이고 출력제어신호의 제1 반전비트(POUTB<1>)가 로직로우레벨일 때, 제1 래치데이터(DOUT<1>)를 출력데이터(DOUT)로 출력할 수 있다. 출력제어신호의 제1 반전비트(POUTB<1>)는 출력제어신호의 제1 비트(POUT<1>)의 로직레벨을 반전시켜 생성될 수 있다.
제2 래치회로(241_2)는 입력제어신호의 제2 비트(PIN<2>)가 활성화될 때 입력데이터(DIN)를 래치하여 제2 래치데이터(DLAT<2>)를 생성할 수 있다. 제2 래치회로(241_2)는 출력제어신호의 제2 비트(POUT<2>)가 활성화될 때 제2 래치데이터(DLAT<2>)를 출력데이터(DOUT)로 출력할 수 있다. 제2 래치회로(241_2)는 전달게이트들(241_2_1, 241_2_4) 및 인버터들(241_2_2, 241_2_3)을 포함할 수 있다. 제N 래치회로(241_N)는 입력제어신호의 제N 비트(PIN<N>)가 활성화될 때 입력데이터(DIN)를 래치하여 제N 래치데이터(미도시)를 생성할 수 있다. 제N 래치회로(241_N)는 출력제어신호의 제N 비트(POUT<N>)가 활성화될 때 제N 래치데이터(미도시)를 출력데이터(DOUT)로 출력할 수 있다. 제2 내지 제N 래치회로(241_2-N)의 동작 방식은 제1 래치회로(241_1)와 동일하게 구현될 수 있다.
도 12는 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하지 않을 때, 도 1의 반도체장치(10)에서 수행되는 내부동작을 설명하기 위한 타이밍도이다. 타이밍제어신호생성회로(109)는 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당하지 않을 때, 입력타이밍제어신호(TCS)를 비활성화시킬 수 있다. 클럭(CLK)의 주파수에 따라 가변되는 레이턴시(td11)는 클럭(CLK)의 7주기이다.
커맨드입력회로(111)는 클럭(CLK)에 동기하여 내부동작을 위한 커맨드(CMD)를 연속적으로 수신한다. 커맨드입력회로(111)는 내부동작을 위한 커맨드(CMD)로부터 커맨드펄스(CMDP)를 생성한다.(T11, T21, T31) 커맨드입력회로(111)는 내부동작을 위한 커맨드(CMD)로부터 스트로빙펄스(STBP)를 생성한다. (T12, T22, T32)
데이터저장회로(113)는 스트로빙펄스(STBP)가 첫 번째로 입력될 때, 'D1'을 가지는 내부데이터(ID)를 출력한다.(T12) 데이터저장회로(113)는 스트로빙펄스(STBP)가 두 번째로 입력될 때, 'D2'를 가지는 내부데이터(ID)를 출력한다.(T22) 데이터저장회로(113)는 스트로빙펄스(STBP)가 세 번째로 입력될 때, 'D3'을 가지는 내부데이터(ID)를 출력한다.(T32)
T12에서, 내부입력제어신호생성회로(117)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)를 버퍼링하여 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 첫 번째로 입력될 때, 입력제어신호의 제1 비트(PIN<1>)를 활성화시킨다. 입력데이터생성회로(127)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 내부데이터(ID)를 버퍼링하여 'D1'을 가지는 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제1 비트(PIN<1>)가 활성화될 때, 'D1'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성한다.
T22에서, 내부입력제어신호생성회로(117)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)를 버퍼링하여 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 두 번째로 입력될 때, 입력제어신호의 제2 비트(PIN<2>)를 활성화시킨다. 입력데이터생성회로(127)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 내부데이터(ID)를 버퍼링하여 'D2'를 가지는 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제2 비트(PIN<2>)가 활성화될 때, 'D2'을 가지는 입력데이터(DIN)를 래치하여 제2 래치데이터(DLAT<2>)를 생성한다.
T13에서, 내부출력제어신호생성회로(123)는 T11에서 생성된 커맨드펄스(CMDP)를 레이턴시(td11)만큼 지연시켜 내부출력제어신호(IPOUT)를 생성한다. 제2 카운트회로(125)는 내부출력제어신호(IPOUT)가 첫 번째로 입력될 때, 출력제어신호의 제1 비트(POUT<1>)를 활성화시킨다. 파이프래치회로(129)는 출력제어신호의 제1 비트(POUT<1>)가 활성화될 때, 'D1'을 가지는 제1 래치데이터(DLAT<1>)를 출력데이터(DOUT)로 출력한다.
T32에서, 내부입력제어신호생성회로(117)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)를 버퍼링하여 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 세 번째로 입력될 때, 입력제어신호의 제1 비트(PIN<1>)를 다시 활성화시킨다. 입력데이터생성회로(127)는 비활성화된 입력타이밍제어신호(TCS)를 토대로 내부데이터(ID)를 버퍼링하여 'D3'를 가지는 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제1 비트(PIN<1>)가 다시 활성화될 때, 'D3'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성한다. 파이프래치회로(129)는 T32에서 'D3'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성하기 전에 T13에서 'D1'을 가지는 제1 래치데이터(DLAT<1>)를 먼저 출력함으로써, 제1 래치데이터(DLAT<1>)에 입력데이터(DIN)가 중복기재(overwrite)되는 현상을 방지할 수 있다.
T23 및 T33에서, 파이프래치회로(129)는 T13에서와 같이 'D2'를 가지는 제2 래치데이터(DLAT<2>) 및 'D3'을 가지는 제1 래치데이터(DLAT<1>)를 순차적으로 출력데이터(DOUT)로 출력한다.
도 13은 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당할 때, 도 1의 반도체장치(10)에서 수행되는 내부동작을 설명하기 위한 타이밍도이다. 타이밍제어신호생성회로(109)는 클럭(CLK)의 주파수가 기 설정된 주파수 범위에 해당할 때, 입력타이밍제어신호(TCS)를 활성화시킬 수 있다. 클럭(CLK)의 주파수에 따라 가변되는 레이턴시(td21)는 클럭(CLK)의 15주기이다.
커맨드입력회로(111)는 클럭(CLK)에 동기하여 내부동작을 위한 커맨드(CMD)를 연속적으로 수신한다. 커맨드입력회로(111)는 내부동작을 위한 커맨드(CMD)로부터 커맨드펄스(CMDP)를 생성한다.(T41, T51, T61) 커맨드입력회로(111)는 내부동작을 위한 커맨드(CMD)로부터 스트로빙펄스(STBP)를 생성한다. (T42, T52, T62)
데이터저장회로(113)는 스트로빙펄스(STBP)가 첫 번째로 입력될 때, 'D1'을 가지는 내부데이터(ID)를 출력한다.(T42) 데이터저장회로(113)는 스트로빙펄스(STBP)가 두 번째로 입력될 때, 'D2'을 가지는 내부데이터(ID)를 출력한다.(T52) 데이터저장회로(113)는 스트로빙펄스(STBP)가 세 번째로 입력될 때, 'D3'을 가지는 내부데이터(ID)를 출력한다.(T62)
T43에서, 내부입력제어신호생성회로(117)는 활성화된 입력타이밍제어신호(TCS)를 토대로 T42에서 생성된 스트로빙펄스(STBP)를 입력지연구간(td22)만큼 지연시켜 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 첫 번째로 입력될 때, 입력제어신호의 제1 비트(PIN<1>)를 활성화시킨다. 입력데이터생성회로(127)는 활성화된 입력타이밍제어신호(TCS)를 토대로 'D1'을 가지는 내부데이터(ID)를 입력지연구간(td22)만큼 지연시켜 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제1 비트(PIN<1>)가 활성화될 때, 'D1'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성한다.
T53에서, 내부입력제어신호생성회로(117)는 활성화된 입력타이밍제어신호(TCS)를 토대로 T52에서 생성된 스트로빙펄스(STBP)를 입력지연구간(td22)만큼 지연시켜 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 두 번째로 입력될 때, 입력제어신호의 제2 비트(PIN<2>)를 활성화시킨다. 입력데이터생성회로(127)는 활성화된 입력타이밍제어신호(TCS)를 토대로 'D2'를 가지는 내부데이터(ID)를 입력지연구간(td22)만큼 지연시켜 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제2 비트(PIN<2>)가 활성화될 때, 'D2'를 가지는 입력데이터(DIN)를 래치하여 제2 래치데이터(DLAT<2>)를 생성한다.
T44에서, 내부출력제어신호생성회로(123)는 T41에서 생성된 커맨드펄스(CMDP)를 레이턴시(td21)만큼 지연시켜 내부출력제어신호(IPOUT)를 생성한다. 제2 카운트회로(125)는 내부출력제어신호(IPOUT)가 첫 번째로 입력될 때, 출력제어신호의 제1 비트(POUT<1>)를 활성화시킨다. 파이프래치회로(129)는 출력제어신호의 제1 비트(POUT<1>)가 활성화될 때, 'D1'을 가지는 제1 래치데이터(DLAT<1>)를 출력데이터(DOUT)로 출력한다.
T63에서, 내부입력제어신호생성회로(117)는 활성화된 입력타이밍제어신호(TCS)를 토대로 스트로빙펄스(STBP)를 입력지연구간(td12)만큼 지연시켜 내부입력제어신호(IPIN)를 생성한다. 제1 카운트회로(119)는 내부입력제어신호(IPIN)가 세 번째로 입력될 때, 입력제어신호의 제1 비트(PIN<1>)를 다시 활성화시킨다. 입력데이터생성회로(127)는 활성화된 입력타이밍제어신호(TCS)를 토대로 'D3'를 가지는 내부데이터(ID)를 입력지연구간(td12)만큼 지연시켜 입력데이터(DIN)를 생성한다. 파이프래치회로(129)는 입력제어신호의 제1 비트(PIN<1>)가 다시 활성화될 때, 'D3'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성한다. 파이프래치회로(129)는 T63에서 'D3'을 가지는 입력데이터(DIN)를 래치하여 제1 래치데이터(DLAT<1>)를 생성하기 전에 T44에서 'D1'을 가지는 제1 래치데이터(DLAT<1>)를 먼저 출력함으로써, 제1 래치데이터(DLAT<1>)에 입력데이터(DIN)가 중복기재(overwrite)되는 현상을 방지할 수 있다.
T54 및 T64에서, 파이프래치회로(129)는 T44에서와 같이 'D2'를 가지는 제2 래치데이터(DLAT<2>) 및 'D3'을 가지는 제1 래치데이터(DLAT<1>)를 순차적으로 출력데이터(DOUT)로 출력한다.
위에서 살펴본 바와 같이, 본 개시는 클럭주파수에 따라 파이프래치회로에서 래치된 데이터가 출력되는 시점을 가변함에 있어서, 클럭주파수가 기 설정된 주파수 범위에 해당하는지에 따라 파이프래치회로에 데이터가 입력되는 시점을 조절함으로써, 클럭주파수에 관계없이 중복기재(overwrite)를 방지하고, 파이프래치회로에 포함된 래치회로의 수가 많을수록 증가되는 출력 로딩(loading)을 줄일 수 있다.
10: 반도체장치 101: 레지스터회로
103: 주파수정보신호생성회로 105: 레이턴시셋정보신호생성회로
107: 레이턴시신호생성회로 109: 타이밍제어신호생성회로
111: 커맨드입력회로 113: 데이터저장회로
115: 입력제어신호생성회로 117: 내부입력제어신호생성회로
119: 제1 카운트회로 121: 출력제어신호생성회로
123: 내부출력제어신호생성회로 125: 제2 카운트회로
127: 입력데이터생성회로 129: 파이프래치회로
131: 데이터출력회로

Claims (20)

  1. 내부동작을 수행할 때 입력제어신호를 생성하되, 클럭의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 상기 입력제어신호가 생성되는 시점을 조절하는 입력제어신호생성회로;
    상기 내부동작을 수행할 때 레이턴시가 경과한 후 출력제어신호를 생성하는 출력제어신호생성회로; 및
    상기 입력제어신호를 토대로 입력데이터를 래치하고, 상기 출력제어신호를 토대로 래치된 상기 입력데이터를 출력데이터로 출력하는 파이프래치회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 입력제어신호생성회로는
    입력타이밍제어신호를 토대로 상기 내부동작을 위한 스트로빙펄스로부터 상기 입력제어신호를 생성하되, 상기 입력타이밍제어신호는 상기 클럭의 주파수가 상기 기 설정된 주파수 범위에 해당할 때 활성화되는 반도체장치.
  3. 제 2 항에 있어서, 상기 입력제어신호생성회로는
    상기 입력타이밍제어신호가 활성화될 때, 상기 입력타이밍제어신호가 비활성화될 때에 비해 상기 스트로빙펄스를 입력지연구간만큼 더 지연시켜 상기 입력제어신호를 생성하는 반도체장치.
  4. 제 3 항에 있어서, 상기 입력제어신호생성회로는
    제2 입력타이밍제어신호가 활성화될 때, 제1 입력타이밍제어신호가 활성화될 때에 비해 상기 입력지연구간을 더 크게 조절하되, 상기 입력타이밍제어신호는 상기 제1 입력타이밍제어신호 및 상기 제2 입력타이밍제어신호를 포함하는 반도체장치.
  5. 제 4 항에 있어서,
    주파수정보신호가 나타내는 상기 클럭의 주파수가 기 설정된 제1 주파수 범위에 해당할 때 상기 제1 입력타이밍제어신호를 활성화시키고, 상기 주파수정보신호가 나타내는 상기 클럭의 주파수가 기 설정된 제2 주파수 범위에 해당할 때 상기 제2 입력타이밍제어신호를 활성화시키는 타이밍제어신호생성회로를 더 포함하되, 상기 제2 주파수 범위는 상기 제1 주파수 범위보다 높게 설정되는 반도체장치.
  6. 제 5 항에 있어서, 상기 타이밍제어신호생성회로는
    상기 주파수정보신호가 나타내는 상기 클럭의 주파수가 기 설정된 제3 주파수 범위에 해당할 때, 레이턴시셋정보신호가 나타내는 레이턴시셋에 따라 상기 제1 및 제2 입력타이밍제어신호 중 하나를 활성화시키되, 상기 제3 주파수 범위는 상기 제1 주파수 범위와 상기 제2 주파수 범위 사이로 설정되는 반도체장치.
  7. 제 6 항에 있어서,
    모드인에이블신호를 토대로 상기 레이턴시셋정보신호를 생성하는 레이턴시셋정보신호생성회로를 더 포함하되, 상기 모드인에이블신호는 상기 내부동작에서 데이터 연산, 데이터 에러 정보 전송 및 데이터 전이 중 적어도 하나와 관련된 모드를 수행하기 위해 활성화되는 반도체장치.
  8. 제 2 항에 있어서,
    상기 입력타이밍제어신호가 활성화될 때, 상기 입력타이밍제어신호가 비활성화될 때에 비해 내부데이터를 입력지연구간만큼 더 지연시켜 상기 입력데이터를 생성하는 입력데이터생성회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 내부데이터를 저장하는 셀어레이를 포함하고, 상기 스트로빙펄스가 입력될 때 상기 셀어레이에 저장된 상기 내부데이터를 출력하는 데이터저장회로를 더 포함하는 반도체장치.
  10. 제 8 항에 있어서, 상기 입력데이터생성회로는
    제2 입력타이밍제어신호가 활성화될 때, 제1 입력타이밍제어신호가 활성화될 때에 비해 상기 입력지연구간을 더 크게 조절하되, 상기 입력타이밍제어신호는 상기 제1 입력타이밍제어신호 및 상기 제2 입력타이밍제어신호를 포함하는 반도체장치.
  11. 제 1 항에 있어서, 상기 출력제어신호생성회로는
    레이턴시신호를 토대로 상기 내부동작을 위한 커맨드펄스를 상기 레이턴시만큼 지연시켜 상기 출력제어신호를 생성하되, 상기 레이턴시신호는 상기 클럭의 주파수에 따라 가변되는 상기 레이턴시를 나타내는 반도체장치.
  12. 제 11 항에 있어서,
    클럭주파수정보신호, 클럭비정보신호 및 레이턴시셋정보신호를 토대로 상기 클럭의 주파수, 상기 클럭 및 데이터클럭의 주파수 비 및 레이턴시셋에 따라 가변되는 상기 레이턴시에 대한 상기 레이턴시신호를 생성하는 레이턴시신호생성회로를 더 포함하되, 상기 클럭주파수정보신호는 상기 클럭의 주파수를 나타내고, 상기 클럭비정보신호는 상기 클럭 및 상기 데이터클럭의 주파수 비를 나타내며, 상기 레이턴시셋정보신호는 상기 레이턴시셋을 나타내는 반도체장치.
  13. 제 1 항에 있어서,
    상기 입력제어신호생성회로는 상기 내부동작을 위한 스트로빙펄스의 입력을 카운트하여 상기 입력제어신호의 비트들을 순차적으로 활성화시키고,
    상기 출력제어신호생성회로는 상기 내부동작을 위한 커맨드펄스의 입력을 카운트하여 상기 출력제어신호의 비트들을 순차적으로 활성화시키는 반도체장치.
  14. 제 13 항에 있어서, 상기 파이프래치회로는
    상기 입력제어신호의 제1 비트가 활성화될 때 상기 입력데이터를 래치하여 제1 래치데이터를 생성하고, 상기 출력제어신호의 제1 비트가 활성화될 때 상기 제1 래치데이터를 상기 출력데이터로 출력하는 제1 래치회로; 및
    상기 입력제어신호의 제2 비트가 활성화될 때 상기 입력데이터를 래치하여 제2 래치데이터를 생성하고, 상기 출력제어신호의 제2 비트가 활성화될 때 상기 제2 래치데이터를 상기 출력데이터로 출력하는 제2 래치회로를 포함하는 반도체장치.
  15. 내부동작을 수행할 때 입력데이터를 생성하되, 클럭의 주파수가 기 설정된 주파수 범위에 해당하는지에 따라 상기 입력데이터가 생성되는 시점을 조절하는 입력데이터생성회로;
    입력제어신호의 제1 비트를 토대로 상기 입력데이터를 래치하여 제1 래치데이터를 생성하고, 출력제어신호의 제1 비트를 토대로 상기 제1 래치데이터를 출력데이터로 출력하는 제1 래치회로; 및
    입력제어신호의 제2 비트를 토대로 상기 입력데이터를 래치하여 제2 래치데이터를 생성하고, 출력제어신호의 제2 비트를 토대로 상기 제2 래치데이터를 상기 출력데이터로 출력하는 제2 래치회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 입력데이터생성회로는
    입력타이밍제어신호를 토대로 내부데이터로부터 상기 입력데이터를 생성하되, 상기 입력타이밍제어신호는 상기 클럭의 주파수가 상기 기 설정된 주파수 범위에 해당할 때 활성화되는 반도체장치.
  17. 제 16 항에 있어서, 상기 입력데이터생성회로는
    상기 내부데이터를 제1 입력지연구간만큼 지연시켜 제1 지연데이터로 출력하고, 상기 내부데이터를 제2 입력지연구간만큼 지연시켜 제2 지연데이터로 출력하는 데이터지연회로; 및
    상기 입력타이밍제어신호를 토대로 상기 내부데이터, 상기 제1 지연데이터 및 상기 제2 지연데이터 중 하나를 상기 입력데이터로 출력하는 입력데이터출력회로를 포함하는 반도체장치.
  18. 제 16 항에 있어서,
    상기 내부동작을 수행할 때 상기 입력타이밍제어신호를 토대로 스트로빙펄스로부터 상기 입력제어신호의 제1 및 제2 비트를 생성하는 입력제어신호생성회로를 더 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 입력제어신호생성회로는
    상기 스트로빙펄스를 제1 입력지연구간만큼 지연시켜 제1 지연스트로빙펄스로 출력하고, 상기 스트로빙펄스를 제2 입력지연구간만큼 지연시켜 제2 지연스트로빙펄스로 출력하는 펄스지연회로;
    상기 입력타이밍제어신호를 토대로 상기 스트로빙펄스, 상기 제1 지연스트로빙펄스 및 상기 제2 지연스트로빙펄스 중 하나를 내부입력제어신호로 출력하는 제어신호출력회로; 및
    상기 내부입력제어신호의 입력을 카운트하여 상기 입력제어신호의 제1 및 제2 비트를 순차적으로 활성화시키는 제1 카운트회로를 포함하는 반도체장치.
  20. 제 15 항에 있어서,
    상기 내부동작을 수행할 때 상기 클럭의 주파수에 따라 가변되는 레이턴시가 경과한 후 내부출력제어신호를 생성하는 내부출력제어신호생성회로; 및
    상기 내부출력제어신호의 입력을 카운트하여 상기 출력제어신호의 제1 및 제2 비트를 순차적으로 활성화시키는 제2 카운트회로를 더 포함하는 반도체장치.
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