CN109473135B - 数据控制电路以及包括其的半导体存储装置和半导体系统 - Google Patents

数据控制电路以及包括其的半导体存储装置和半导体系统 Download PDF

Info

Publication number
CN109473135B
CN109473135B CN201810473630.9A CN201810473630A CN109473135B CN 109473135 B CN109473135 B CN 109473135B CN 201810473630 A CN201810473630 A CN 201810473630A CN 109473135 B CN109473135 B CN 109473135B
Authority
CN
China
Prior art keywords
data
signal
output
control flag
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810473630.9A
Other languages
English (en)
Other versions
CN109473135A (zh
Inventor
金显承
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109473135A publication Critical patent/CN109473135A/zh
Application granted granted Critical
Publication of CN109473135B publication Critical patent/CN109473135B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

一种半导体存储装置可以包括数据控制电路、输入/输出电路块和数据线中继器块。数据控制电路可以基于操作控制信号和数据来产生数据控制标志信号。输入/输出电路块可以基于数据控制标志信号来对数据执行数据总线反相操作。数据线中继器块可以基于数据控制标志信号来对数据执行数据掩蔽操作。

Description

数据控制电路以及包括其的半导体存储装置和半导体系统
相关申请的交叉引用
本专利申请要求于2017年9月8日向韩国知识产权局提交的申请号为10-2017-0115194的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体技术，更具体地，涉及一种数据控制电路以及包括其的半导体装置和半导体系统。
背景技术
电子系统可以由大量电子组件组成。在电子系统中，计算机系统可以具有许多半导体装置，其为利用半导体材料的电子特性的电子组件。组成计算机系统的半导体装置可以通过执行数据输入/输出操作来进行通信。
半导体存储装置包括其中设置有多个存储单元的存储体区。
发明内容
各种实施例涉及半导体装置以及包括集成数据控制电路的半导体系统，该集成数据控制电路能够控制数据总线反相操作和数据掩蔽操作。
在一个实施例中，一种半导体存储装置可以包括：数据控制电路，其被配置为基于操作控制信号和数据来产生数据控制标志信号；输入/输出电路块，其被配置为基于数据控制标志信号来将数据反相或不反相，并且被配置为输出一输出；以及数据线中继器块，其被配置为基于数据控制标志信号来选择性地输出数据。
在一个实施例中，一种半导体存储装置可以包括：数据控制电路，其被配置为基于操作控制信号来产生数据控制标志信号，使得针对读取数据的数据总线反相操作和针对写入数据的数据掩蔽操作中的一个操作被执行；输入/输出电路块，其被配置为基于数据控制标志信号来将经由数据传输线传输的读取数据反相或不反相，并且被配置为输出一输出；以及数据线中继器块，其被配置为基于数据控制标志信号来选择性地将经由数据传输线传输的写入数据输出至存储体区。
附图说明
图1是示出根据一个实施例的半导体系统的示例性配置的代表的示图。
图2是示出根据一个实施例的半导体存储装置的示例性配置的代表的示图。
图3是示出图2中所示的数据控制电路的示例性配置的代表的示图。
图4是示出图3中所示的控制信号发生器的示例性配置的代表的示图。
图5是示出图3中所示的第一多数确定器的示例性配置的代表的示图。
图6是示出根据一个实施例的读取多路复用器的示例性配置的代表的示图。
图7是示出根据一个实施例的写入多路复用器的示例性配置的代表的示图。
具体实施方式
下面，将参照附图通过各种示例性实施例来描述数据控制电路以及包括其的半导体装置和半导体系统。
图1是示出根据一个实施例的半导体系统1的示例性配置的代表的示图。在图1中，半导体系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110和第二半导体装置120可以是相互通信的电子组件。在一个实施例中，第一半导体装置110可以是主装置，而第二半导体装置120可以是通过由第一半导体装置110控制而工作的从装置。例如，第一半导体装置110可以是诸如处理器或控制器的主机装置，并且可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)或存储器控制器。此外，第一半导体装置110可以通过将具有各种功能的处理器芯片(诸如应用处理器(AP))组合以片上系统的形式来实现。第二半导体装置120可以是存储装置，并且存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)。非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
第一半导体装置110可以提供各种控制信号以控制第二半导体装置120并且从而执行数据通信。例如，第一半导体装置110可以通过命令总线101、地址总线102、时钟总线103和数据总线104来与第二半导体装置120耦接。命令总线101可以是用于传输命令信号CMD的单向信号传输线。地址总线102可以是用于传输地址信号ADD的单向信号传输线。时钟总线103可以是用于传输时钟信号CLK的单向信号传输线。在一个实施例中，时钟信号CLK可以是多个，且可以包括系统时钟信号和数据时钟信号。数据时钟信号可以是用于通过同步化来传输数据的时钟信号，而系统时钟信号可以是用于传输除数据以外剩余的控制信号的信号。数据总线104可以是用于传输数据DQ的双向信号传输线。将数据从第一半导体装置110传输到第二半导体装置120且将数据储存在第二半导体装置120中的操作可以是数据输入操作和/或写入操作，而将储存在第二半导体装置120中的数据从第二半导体装置120传输到第一半导体装置110的操作可以是数据输出操作和/或读取操作。为了执行写入操作，第一半导体装置110可以将命令信号CMD、地址信号ADD和数据DQ提供给第二半导体装置120。为了执行读取操作，第一半导体装置110可以将命令信号CMD和地址信号ADD提供给第二半导体装置120，而第二半导体装置120可以将数据DQ提供给第一半导体装置110。
在图1中，第二半导体装置120可以包括存储体区121、输入/输出电路块122、数据线中继器块123和数据控制电路124。存储体区121可以是核心区，并且可以包括能够储存数据的多个存储单元。多个位线和多个字线可以设置在存储体区121中，并且存储单元可以耦接至多个位线与多个字线彼此交叉的点。存储体区121可以包括各种核心控制电路，该核心控制电路用于将数据储存在存储单元中或用于输出储存在存储单元中的数据。输入/输出电路块122可以通过数据总线104来与第一半导体装置110耦接。输入/输出电路块122可以通过数据传输线125来与存储体区121耦接。输入/输出电路块122可以在写入操作中将从第一半导体装置110传输来的数据输出至数据传输线125，并且可以在读取操作中将经由数据传输线125传输来的数据输出至第一半导体装置110。在下文中，在写入操作中从第一半导体装置110传输来的且经由数据传输线125传输的数据可以被称为写入数据，而在读取操作中从存储体区121输出的且经由数据传输线125传输的数据可以被称为读取数据。输入/输出电路块122可以在读取操作中执行数据总线反相操作。输入/输出电路块122可以基于数据控制标志信号DBIF<1:m>(m为大于等于2的整数)而在读取操作中对读取数据执行数据总线反相操作。
数据线中继器块123可以耦接在数据传输线125和存储体区121之间。数据线中继器块123可以驱动或重复经由输入/输出电路块122和数据传输线125传输的写入数据，并且将写入数据提供给存储体区121。数据线中继器块123可以驱动或重复从存储体区121输出的数据，并且可以将数据输出至数据传输线125。换言之，数据线中继器块123可以基于从存储体区121输出的数据来驱动数据传输线125。数据线中继器块123可以在写入操作中执行数据掩蔽操作。数据线中继器块123可以基于数据控制标志信号DBIF<1:m>来对写入数据执行数据掩蔽操作。
数据控制电路124可以与数据传输线125耦接，并且可以接收经由数据传输线125传输的数据。数据控制电路124可以基于操作控制信号RDWTP和所接收的数据来产生数据控制标志信号DBIF<1:m>。操作控制信号RDWTP可以包括关于第二半导体装置120是否执行写入操作或读取操作的信息。可以基于命令信号CMD来产生操作控制信号RDWTP。例如，操作控制信号RDWTP可以在读取操作中基于读取命令信号而被使能，并且可以在写入操作中基于写入命令信号而被禁止。数据控制电路124可以产生数据控制标志信号DBIF<1:m>，使得数据总线反相操作和数据掩蔽操作中的一个操作可以被执行。数据控制电路124可以在读取操作中产生数据控制标志信号DBIF<1:m>，使得对读取数据执行数据总线反相操作，并且可以在写入操作中产生数据控制标志信号DBIF<1:m>使得对写入数据执行数据掩蔽操作。数据控制电路124可以是用于数据总线反相操作和数据掩蔽操作的集成逻辑电路。数据控制标志信号DBIF<1:m>可以被共同提供至输入/输出电路块122和数据线中继器块123。因此，根据一个实施例的半导体存储装置可以提高设计效率并且可以充分地确保电路面积。数据控制电路124可以在读取操作中通过确定经由数据传输线125传输的数据的所有比特位的电平来产生数据控制标志信号DBIF<1:m>。数据控制电路124可以在写入操作中通过确定经由数据传输线125传输的数据的部分比特位的电平来产生数据控制标志信号DBIF<1:m>。
图2是示出根据一个实施例的半导体存储装置200的示例性配置的代表的示图。图2中所示的半导体存储装置200可以用作图1中所示的第二半导体装置120。在图2中，半导体存储装置200可以包括存储体区、输入/输出电路块、数据线中继器块和数据控制电路240。存储体区可以包括第一存储体区211和第二存储体区212。虽然在图2中示出了半导体存储装置200包括两个存储体区，但是并不意图将该实施例限制于此。半导体存储装置200可以包括至少两个存储体区，其中可以有偶数个存储体区。在一个实施例中，半导体存储装置200可以以第一字节模式和第二字节模式来操作。例如，第一字节模式可以是X16操作模式，并且可以是其中可能实现16-比特位数据的连续输入/输出的操作模式。例如，第二字节模式可以是X8操作模式，并且可以是其中可能实现8-比特位数据的连续输入/输出的操作模式。在第二字节模式中，第一存储体区211和第二存储体区212中的任意一个可以选择性地执行数据输入/输出操作。图2示出了用于以第二字节模式中操作的半导体存储装置200的组件。
输入/输出电路块可以包括多个输入/输出电路221、222、223、224、……、22n-1和22n。多个输入/输出电路221、222、223、224、……、22n-1和22n可以耦接在数据总线DQ<1:n>(n是大于等于2的整数)与数据传输线250之间，该数据总线DQ<1:n>与外部装置(诸如图1中所示的第一半导体装置110)耦接。多个输入/输出电路221、222、223、224、……、22n-1和22n可以通过数据总线DQ<1:n>来接收数据或者将数据输出至数据总线DQ<1:n>。多个输入/输出电路221、222、223、224、……、22n-1和22n可以使通过数据总线DQ<1:n>接收到的数据并行化，并且将并行化的数据输出至数据传输线250。多个输入/输出电路221、222、223、224、……、22n-1和22n可以使通过数据传输线250接收到的数据串行化，并且将串行化的数据输出至数据总线DQ<1:n>。多个输入/输出电路221、222、223、224、……、22n-1和22n中的每个输入/输出电路可以包括用于使所接收的数据并行化的并行化器和用于使所接收的数据串行化的串行化器。多个输入/输出电路221、222、223、224、……、22n-1和22n可以对读取数据执行数据总线反相操作。多个输入/输出电路221、222、223、224、……、22n-1和22n可以基于数据控制标志信号DBIF<1:m>来将通过数据传输线250接收到的读取数据反相或不反相，并且可以将已反相的读取数据或未反相的读取数据输出至数据总线DQ<1:n>。多个输入/输出电路221、222、223、224、……、22n-1和22n可以包括读取多路复用器，该读取多路复用器用于基于数据控制标志信号DBIF<1:m>来将通过数据传输线250接收到的数据反相或不反相并且输出已反相的或未反相的数据。稍后将对读取多路复用器进行描述。
数据线中继器块可以包括多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以耦接在第一存储体区211与数据传输线250之间以及第二存储体区212与数据传输线250之间。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以驱动和/或重复通过数据传输线250接收到的数据，并且可以将所重复的数据提供给第一存储体区211和第二存储体区212。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以驱动和/或重复从第一存储体区211和第二存储体区212输出的数据，并且可以将所重复的数据输出到数据传输线250。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以包括写入驱动器和读取驱动器，该写入驱动器用于重复通过数据传输线250接收到的数据，而读取驱动器用于重复从第一存储体区211和第二存储体区212输出的数据。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以对写入数据执行数据掩蔽操作。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以基于数据控制标志信号DBIF<1:m>来将通过数据传输线250接收到的写入数据选择性地提供给第一存储体区211和第二存储体区212。例如，当执行数据掩蔽操作时，多个中继器RPT11、RPT12……、RPT1m、RPT21、RPT22、……和RPT2m可以在数据掩蔽信号DM被使能时阻止通过数据传输线250接收到的写入数据被输出至第一存储体区211和第二存储体区212。在一个示例中，多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以在数据掩蔽信号被禁止时将通过数据传输线250接收到数据输出至第一存储体区211和第二存储体区212。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以包括写入多路复用器，该写入多路复用器基于数据控制标志信号DBIF<1:m>来产生数据掩蔽信号，使得通过数据传输线250接收到的数据可以被选择性地输出。稍后将对写入多路复用器进行描述。
在图2中，半导体存储装置200可以以例如第二字节模式来操作，并且第一存储体区211和第二存储体区212中的一个存储体区可以根据外部装置(诸如图1中所示的第一半导体装置110)的控制来选择性地执行写入操作和读取操作。例如，半导体存储装置200可以与n个数据总线耦接，并且可以用突发长度m来操作。可以提供若干(诸如m*n)条数据传输线250。在图2中，多个输入/输出电路221、222、223、224、……、22n-1和22n和多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以通过数据传输线250来彼此耦接。为了清楚地说明，在图2中，要由多个输入/输出电路221、222、223、224、……、22n-1和22n输入/输出的数据与要由多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m输入/输出的数据被分开表示。第一输入/输出电路221可以输入/输出第一突发长度至第m突发长度的第一数据GIO1<1>至GIOm<1>，而第二输入/输出电路222可以输入/输出第一突发长度至第m突发长度的第二数据GIO1<2>至GIOm<2>。第三输入/输出电路223可以输入/输出第一突发长度至第m突发长度的第三数据GIO1<3>至GIOm<3>，而第四输入/输出电路224可以输入/输出第一突发长度至第m突发长度的第四数据GIO1<4>至GIOm<4>。第(n-1)输入/输出电路22n-1可以输入/输出第一突发长度至第m突发长度的第(n-1)数据GIO1<n-1>至GIOm<n-1>，而第n输入/输出电路22n可以输入/输出第一突发长度至第m突发长度的第n数据GIO1<n>至GIOm<n>。与第一存储体区211耦接的第一中继器RPT11和与第二存储体区212耦接的第一中继器RPT21中的每个可以输入/输出第一突发长度的第一数据至第n数据GIO1<1:n>。与第一存储体区211耦接的第二中继器RPT12和与第二存储体区212耦接的第二中继器RPT22中的每个可以输入/输出第二突发长度的第一数据至第n数据GIO2<1:n>。与第一存储体区211耦接的第m中继器RPT1m和与第二存储体区212耦接的第m中继器RPT2m中的每个可以输入/输出第m突发长度的第一数据至第n数据GIOm<1:n>。
数据控制电路240可以接收操作控制信号RDWTP和经由数据传输线250传输的数据GIO1<1:n>至GIOm<1:n>两者。数据控制电路240可以基于操作控制信号RDWTP来产生数据控制标志信号DBIF<1:m>，使得数据总线反相操作和数据掩蔽操作中的一个操作可以被执行。数据控制电路240可以基于在读取操作中被使能的操作控制信号RDWTP来产生用于数据总线反相操作的数据控制标志信号DBIF<1:m>，并且可以基于在写入操作中被禁止的操作控制信号RDWTP来产生用于数据掩蔽操作的数据控制标志信号DBIF<1:m>掩蔽。数据控制电路240可以通过确定用于配置一个突发长度的多个数据的电平来产生数据控制标志信号DBIF<1:m>中的每个数据控制标志信号。数据控制标志信号DBIF<1:m>可以具有与突发长度相对应的数量的比特位。数据控制电路240可以在读取操作中通过确定一个突发长度中的所有数据比特位的电平来产生数据控制标志信号DBIF<1:m>中的每个数据控制标志信号。例如，当配置一个突发长度的数据比特位之中的具有预定电平的比特位的数量为多数时，数据控制电路240可以使能数据控制标志信号DBIF<1:m>中的每个数据控制标志信号，而当该数量不是多数时，数据控制电路240可以禁止数据控制标志信号DBIF<1:m>中的每个数据控制标志信号。数据控制电路240可以在写入操作中通过确定一个突发长度中的部分数据比特位的电平来产生数据控制标志信号DBIF<1:m>中的每个数据控制标志信号。例如，当一个突发长度的部分数据比特位之中的具有预定电平的比特位的数量大于或等于预定数量时，数据控制电路240可以使能数据控制标志信号DBIF<1:m>中的每个数据控制标志信号，而当该数量小于预定数量时，数据控制电路240可以禁止数据控制标志信号DBIF<1:m>中的每个数据控制标志信号。
多个输入/输出电路221、222、223、224、……、22n-1和22n可以基于被使能的数据控制标志信号DBIF<1:m>来将数据GIO1<1>至GIOm<n>反相，并且可以将已反相的数据输出至数据总线DQ<1:n>。多个输入/输出电路221、222、223、224、……、22n-1和22n可以基于被禁止的数据控制标志信号DBIF<1:m>而不将数据GIO1<1>至GIOm<n>反相，并且可以将未反相的数据输出至数据总线DQ<1:n>。为了提供如下通知：不管是经由数据传输线250传输的数据GIO1<1>至GIOm<n>由多个输入/输出电路221、222、223、224、……、22n-1和22n反相并且因此已反相的数据被输出至数据总线DQ<1:n>，还是经由数据传输线250传输的数据GIO1<1>至GIOm<n>未被反相并且因此未反相的数据被输出至数据总线DQ<1:n>，数据控制标志信号DBIF<1:m>都可以通过独立的焊盘和总线来被输出至外部装置。
多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以基于被使能的数据控制标志信号DBIF<1:m>来使能数据掩蔽信号，以阻止数据GIO1<1:n>至GIOm<1:n>被输出至第一存储体区211和第二存储体区212。多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以基于被禁止的数据控制标志信号DBIF<1:m>来禁止数据掩蔽信号，以将数据GIO1<1:n>至GIOm<1:n>输出至第一存储体区211和第二存储体区212。
图3是示出图2中所示的数据控制电路240的示例性配置的代表的示图。在图3中，数据控制电路240可以包括控制信号发生器310以及多个多数确定器321、322、……和32m。控制信号发生器310可以基于操作控制信号RDWTP以及操作设置信号RDDBI和WTDBI来产生第一比特位选择信号DBI12和第二比特位选择信号DBI38。基于半导体存储装置200的操作设置信息而产生的操作设置信号RDDBI和WTDBI可以是从例如模式寄存器组产生的信号，该模式寄存器组基于命令信号(CMD)而储存信息。操作设置信号RDDBI和WTDBI可以包括数据总线反相设置信号RDDBI和数据掩蔽设置信号WTDBI，该数据总线反相设置信号RDDBI指示在读取操作中是否执行数据总线反相操作，而数据掩蔽设置信号WTDBI指示在写入操作中是否执行数据掩蔽操作。当数据总线反相设置信号RDDBI被使能时，数据控制电路240可以产生用于数据总线反相操作的数据控制标志信号DBIF<1:m>。当数据掩蔽设置信号WTDBI被使能时，数据控制电路240可以产生用于数据掩蔽操作的数据控制标志信号DBIF<1:m>掩蔽。当操作控制信号RDWTP和数据总线反相设置信号RDDBI处于被使能的状态时，控制信号发生器310可以使能第一比特位选择信号DBI12和第二比特位选择信号DBI38两者。当操作控制信号RDWTP被禁止且数据掩蔽设置信号WTDBI被使能时，控制信号发生器310可以禁止第一比特位选择信号DBI12并且使能第二比特位选择信号DBI38。
多个多数确定器321、322、……和32m可以分别接收已分配的突发长度的数据GIO1<1:n>、GIO2<1:n>、……和GIOm<1:n>以及第一比特位选择信号DBI12和第二比特位选择信号DBI38。多个多数确定器321、322、……和32m可以基于第一比特位选择信号DBI12和第二比特位选择信号DBI38而通过分别确定已分配的突发长度的数据GIO1<1:n>、GIO2<1:n>、……和GIOm<1:n>的所有比特位或部分比特位的电平来产生数据控制标志信号DBIF<1:m>。第一比特位选择信号DBI12可以用于选择由多个多数确定器321、322、……和32m所接收的数据的部分比特位，而第二比特位选择信号DBI38可以用于选择多个多数确定器321、322、……和32m所接收的数据的剩余比特位。例如，当一个突发长度由八个数据比特位来配置时(即，n为8时)，第一比特位选择信号DBI12可以是选择八个数据比特位之中的第一比特位和第二比特位的信号，而第二比特位选择信号DBI38可以是选择八个数据比特位之中的第三比特位至第八比特位的信号。然而，第一比特位选择信号DBI12和第二比特位选择信号DBI38所选择的比特位的数量可以有各种变化。第一多数确定器321可以接收第一突发长度的数据GIO1<1:n>，并且可以在第一比特位选择信号DBI12和第二比特位选择信号DBI38被使能时通过确定第一突发长度的数据GIO1<1:n>的所有比特位的电平来产生数据控制标志信号DBIF<1>。例如，当第一比特位至第八比特位中的多数具有高电平时，第一多数确定器321可以使能数据控制标志信号DBIF<1>，而当第一比特位至第八比特位中的多数具有低电平时，第一多数确定器321可以禁止数据控制标志信号DBIF<1>。第一多数确定器321可以接收第一突发长度的数据GIO1<1:n>，并且可以在第一比特位选择信号DBI12被禁止且第二比特位选择信号DBI38被使能时通过确定第一突发长度的数据GIO1<1:n>的部分比特位的电平来产生数据控制标志信号DBIF<1>。例如，第一多数确定器321可以确定数据的第三比特位至第八比特位的电平，当数据的第三比特位至第八比特位之中的具有高电平的数据比特位的数量大于或等于预定数量时，第一多数确定器321可以使能数据控制标志信号DBIF<1>，而当数据的第三比特位至第八比特位之中的具有高电平的数据比特位的数量小于预定数量时，第一多数确定器321可以禁止数据控制标志信号DBIF<1>。第二多数确定器至第m多数确定器322、……和32m可以分别接收已分配的突发长度的数据GIO2<1:n>、……和GIOm<1:n>，并且可以基于第一比特位选择信号DBI12和第二比特位选择信号DBI38而通过确定所接收的数据GIO2<1:n>、……和GIOm<1:n>的所有比特位或部分比特位的电平来产生数据控制标志信号DBIF<2:m>。
图4是示出图3中所示的控制信号发生器310的示例性配置的代表的示图。在图4中，控制信号发生器310可以包括第一反相器411、第一与非门412、第二与非门413、第三与非门414、第二反相器415、第四与非门416、第三反相器417、第五与非门418、第四反相器419和或非门420。第一反相器411可以接收操作控制信号RDWTP，将操作控制信号RDWTP反相并且输出已反相的操作控制信号RDWTP。第一与非门412可以接收数据掩蔽设置信号WTDBI以及已反相的操作控制信号RDWTP。第二与非门413可以接收操作控制信号RDWTP和数据总线反相设置信号RDDBI。第三与非门414可以接收第一与非门412的输出和第二与非门413的输出，并且对第一与非门412的输出和第二与非门413的输出执行与非运算。第二反相器415可以将第二与非门413的输出反相并且输出已反相的输出。第四与非门416可以接收第三与非门414的输出和或非门420的输出，并且第三反相器417可以将第四与非门416的输出反相并且产生第二比特位选择信号DBI38。第五与非门418可以接收第二反相器415的输出和或非门420的输出，并且第四反相器419可以将第五与非门418的输出反相并且产生第一比特位选择信号DBI12。或非门420可以接收训练信号TR和测试模式信号TM。半导体存储装置200可能在训练操作和测试操作期间不执行数据总线反相操作和数据掩蔽操作。即使在训练信号TR和测试模式信号TM中的一个被使能时，或非门420也可以产生低电平的输出信号，因而可以将第一比特位选择信号DBI12和第二比特位选择信号DBI38禁止为低电平。当半导体存储装置200不执行训练操作或测试操作而执行正常操作时，训练信号TR和测试模式信号TM可以被禁止，并且或非门420可以输出高电平的信号。如果数据总线反相设置信号RDDBI被使能为高电平且操作控制信号RDWTP被使能为高电平，则第四与非门416和第五与非门418接收高电平的信号，并且第一比特位选择信号DBI12和第二比特位选择信号DBI38两者都可以被使能为高电平。如果数据掩蔽设置信号WTDBI被使能为高电平且操作控制信号RDWTP被禁止为低电平，则第四与非门416可以接收高电平的信号，但是第五与非门418可以接收低电平的信号。因此，第一比特位选择信号DBI12可以被禁止为低电平，而第二比特位选择信号DBI38可以被使能为高电平。
图5是示出图3中所示的第一多数确定器321的示例性配置的示图。除了其中接收到的数据之外，图3中所示的第二多数确定器至第m多数确定器322、……和32m可以与第一多数确定器321具有基本相同的配置。第一多数确定器321可以包括数据比特位选择器510和解码器520。数据比特位选择器510可以接收第一突发长度的数据GIO1<1:8>以及第一比特位选择信号DBI12和第二比特位选择信号DBI38。数据比特位选择器510可以包括多个与门。当一个突发长度的数据配置为八时，数据比特位选择器510可以包括八个与门。第一与门511和第二与门512可以分别接收已分配的数据GIO1<1:2>以及第一比特位选择信号DBI12。第一与门511和第二与门512可以在第一比特位选择信号DBI12被使能时分别输出已分配的数据GIO1<1:2>，且可以在第一比特位选择信号DBI12被禁止时分别阻止已分配的数据GIO1<1:2>被输出。第三与门至第八与门513、514、515、516、517和518可以分别接收已分配的数据GIO1<3:8>以及第二比特位选择信号DBI38。第三与门至第八与门513、514、515、516、517和518可以在第二比特位选择信号DBI38被使能时分别输出已分配的数据GIO1<3:8>，且可以在第二比特位选择信号DBI38被禁止时分别阻止已分配的数据GIO1<3:8>被输出。因此，当第一比特位选择信号DBI12和第二比特位选择信号DBI38两者都被使能时，数据比特位选择器510可以输出所接收的数据GIO1<1:8>的所有比特位。此外，当第一比特位选择信号DBI12被禁止而第二比特位选择信号被使能时，数据比特位选择器510可以输出所接收的数据比特位的部分。
解码器520可以接收数据比特位选择器510的输出并且对数据比特位选择器510的输出进行解码。当在读取操作中数据比特位选择器510的输出之中的多数比特位具有预定电平时，解码器520可以使能数据控制标志信号DBIF<1>，而当比特位的数量不是多数时，解码器520可以禁止数据控制标志信号DBIF<1>。当在写入操作中数据比特位选择器510的输出之中的具有预定电平的比特位的数量大于或等于预定数量时，解码器520可以使能数据控制标志信号DBIF<1>，而当比特位的该数量小于预定数量时，解码器520可以禁止数据控制标志信号DBIF<1>。例如，当数据比特位选择器510的输出之中的至少五个比特位为逻辑高电平时，解码器520可以使能数据控制标志信号DBIF<1>，而当数据比特位选择器510的输出之中的最多四个比特位为逻辑高电平时，解码器520可以禁止数据控制标志信号DBIF<1>。
图6是示出根据一个实施例的读取多路复用器600的示例性配置的代表的示图。读取多路复用器600可以用作图2中所示的多个输入/输出电路221、222、223、224、……、22n-1和22n的部分。读取多路复用器600可以包括第一反相器至第五反相器611、612、613、614和615以及传输门616。第一反相器611可以将已分配的数据控制标志信号DBIF<k>(k是1与m之间的整数)反相并且输出或提供输出。第二反相器612可以将已分配的数据GIOk<l>(l是1与n之间的整数)反相并且提供输出。第三反相器613可以将第一反相器611的输出反相并且提供输出。第四反相器614可以是具有PMOS端子和NMOS端子的三态反相器，该PMOS端子由第一反相器611的输出控制，NMOS端子由第三反相器613的输出控制。第四反相器614可以通过在已分配的数据控制标志信号DBIF<k>被使能为高电平时被导通来将第二反相器612的输出反相并且提供输出。传输门616可以由其PMOS端子中的第三反相器613的输出来控制，并且可以由其NMOS端子中的第一反相器611的输出来控制。传输门616可以通过在已分配的数据控制标志信号DBIF<k>被禁止为低电平时被导通来输出第二反相器612的输出。第五反相器615可以与传输门616以及第四反相器614的输出端子共同耦接。此外，第五反相器615可以将传输门616的输出或第四反相器614的输出反相，并且产生输出信号DOUT。因此，读取多路复用器600可以在已分配的数据控制标志信号DBIF<k>被使能时将已分配的数据GIOk<l>反相并且将已反相的数据输出为输出信号DOUT，而在已分配的数据控制标志信号DBIF<k>被禁止时不将已分配的数据GIOk<l>反相并且将未反相的数据输出为输出信号DOUT。已反相的数据和未反相的数据可以被输出至数据总线104(参见图1)。
图7是示出根据一个实施例的写入多路复用器700的示例性配置的代表的示图。写入多路复用器700可以用作图2中所示的多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m的部分。写入多路复用器700可以接收已分配的数据控制标志信号DBIF<k>和选通脉冲信号STBP。在图2中，多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以同步于选通脉冲信号STBP而驱动和/或重复所接收的数据，并且可以基于数据掩蔽信号DM来选择性地输出所重复的数据。写入多路复用器700可以包括第一反相器至第六反相器711、712、713、714、715和716。第一反相器711可以将选通脉冲信号STBP反相并且提供输出。第二反相器712可以是具有PMOS端子和NMOS端子的三态反相器，该PMOS端子由第一反相器711的输出控制，NMOS端子由选通脉冲信号STBP控制。当选通脉冲信号STBP被使能为高电平时，第二反相器712可以将已分配的数据控制标志信号DBIF<k>反相并且提供输出。第三反相器713可以将第二反相器712的输出反相并且驱动节点721。第四反相器714可以是具有PMOS端子和NMOS端子的三态反相器，该PMOS端子由选通脉冲信号STBP控制，NMOS端子由第一反相器711的输出控制。当选通脉冲信号STBP被禁止为低电平时，第四反相器714可以将节点721与第三反相器713的电压电平一起进行锁存。第五反相器715和第六反相器716可以顺序将节点721的电压电平反相并且产生数据掩蔽信号DM。因此，写入多路复用器700可以在选通脉冲信号STBP被使能时基于已分配的数据控制标志信号DBIF<k>来产生数据掩蔽信号DM，且可以在选通脉冲信号STBP被禁止时保持数据掩蔽信号DM的电平。换言之，写入多路复用器700可以在数据控制标志信号DBIF<k>处于使能状态时使能数据掩蔽信号DM，而可以在数据控制标志信号DBIF<k>处于禁止状态时禁止数据掩蔽信号DM。因此，在图2中，多个中继器RPT11、RPT12、……、RPT1m、RPT21、RPT22、……和RPT2m可以接收数据掩蔽信号DM，并且将通过数据传输线250接收到的数据GIO1<1:n>至GIOm<1:n>选择性地输出至第一存储体区211和第二存储体区212。
虽然上面已经描述了各种实施例，但是本领域技术人员要理解的是所描述的实施例仅为示例。因此，不应基于所描述的实施例来限制本文描述的数据控制电路以及包括数据控制电路的半导体存储装置和半导体系统。

Claims (16)

1.一种半导体存储装置，包括：
控制信号发生器，其被配置为基于操作控制信号和操作设置信号来产生第一比特位选择信号和第二比特位选择信号；
多数确定器，其被配置为：在读取操作中基于第一比特位选择信号和第二比特位选择信号而通过确定数据的所有比特位的电平来产生数据控制标志信号，在写入操作中基于第一比特位选择信号和第二比特位选择信号而通过确定数据的部分比特位的电平来产生数据控制标志信号；
输入/输出电路块，其被配置为基于数据控制标志信号来将数据反相或不反相，并且被配置为输出一输出；以及
数据线中继器块，其被配置为基于数据控制标志信号来选择性地输出数据。
2.根据权利要求1所述的半导体存储装置，其中，多数确定器包括：
数据比特位选择器，其被配置为在第一比特位选择信号和第二比特位选择信号两者都被使能时输出数据的所有比特位，而在第一比特位选择信号被禁止且第二比特位选择信号被使能时输出数据的部分比特位；以及
解码器，其被配置为对数据比特位选择器的输出进行解码并且产生数据控制标志信号。
3.根据权利要求1所述的半导体存储装置，
其中，半导体存储装置还包括：
存储体区，其被配置为储存数据；以及
数据传输线，其被配置为传输数据，
其中，输入/输出电路块将与外部装置耦接的数据总线与数据传输线耦接，以及
其中，数据线中继器块将数据传输线与存储体区耦接。
4.根据权利要求3所述的半导体存储装置，其中，输入/输出电路块将通过数据总线接收到的数据输出至数据传输线，或者将通过数据传输线接收到的数据输出至数据总线。
5.根据权利要求4所述的半导体存储装置，其中，输入/输出电路块包括至少一个输入/输出电路，所述输入/输出电路包括读取多路复用器，所述读取多路复用器在数据控制标志信号为使能状态时通过将数据反相来输出一输出，而在数据控制标志信号为禁止状态时通过将数据不反相来输出一输出。
6.根据权利要求3所述的半导体存储装置，其中，数据线中继器块将通过数据传输线接收到的数据提供给存储体区，或者将从存储体区输出的数据提供给数据传输线。
7.根据权利要求6所述的半导体存储装置，其中，数据线中继器块包括至少一个中继器，所述中继器包括写入多路复用器，所述写入多路复用器在数据控制标志信号处于使能状态时使能数据掩蔽信号，而在数据控制标志信号处于禁止状态时禁止数据掩蔽信号。
8.根据权利要求7所述的半导体存储装置，其中，数据线中继器块包括至少一个中继器，所述中继器在数据掩蔽信号为使能状态时阻止通过数据传输线接收到的数据被输出至存储体区，而在数据掩蔽信号为禁止状态时将通过数据传输线接收到的数据输出至存储体区。
9.一种半导体存储装置，包括：
控制信号发生器，其被配置为：无论读取操作还是写入操作被执行，产生第一比特位选择信号和第二比特位选择信号；
多数确定器，其被配置为基于第一比特位选择信号和第二比特位选择信号而通过确定读取数据的所有比特位的电平和写入数据的部分比特位的电平来产生数据控制标志信号；
输入/输出电路块，其被配置为基于数据控制标志信号来将经由数据传输线传输的读取数据反相或不反相，并且被配置为输出一输出；以及
数据线中继器块，其被配置为基于数据控制标志信号来选择性地将经由数据传输线传输的写入数据输出至存储体区。
10.根据权利要求9所述的半导体存储装置，其中，多数确定器在读取操作中通过确定读取数据的所有比特位的电平来产生数据控制标志信号，而在写入操作中通过确定写入数据的部分比特位的电平来产生数据控制标志信号。
11.根据权利要求9所述的半导体存储装置，其中，多数确定器包括：
数据比特位选择器，其被配置为在第一比特位选择信号和第二比特位选择信号被使能时输出所接收的数据的所有比特位，而在第一比特位选择信号被禁止且第二比特位选择信号被使能时输出所接收的数据的部分比特位；以及
解码器，其被配置为对数据比特位选择器的输出进行解码并且产生数据控制标志信号。
12.根据权利要求9所述的半导体存储装置，其中，输入/输出电路块将与外部装置耦接的数据总线与数据传输线耦接。
13.根据权利要求12所述的半导体存储装置，其中，输入/输出电路块包括至少一个输入/输出电路，所述输入/输出电路包括读取多路复用器，所述读取多路复用器在数据控制标志信号为使能状态时将读取数据反相并且将已反相的读取数据输出至数据总线，而在数据控制标志信号处于禁止状态时将读取数据不反相并且将未反相的读取数据输出至数据总线。
14.根据权利要求9所述的半导体存储装置，其中，数据线中继器块将数据传输线与存储体区耦接。
15.根据权利要求14所述的半导体存储装置，其中，数据线中继器块包括至少一个中继器，所述中继器包括写入多路复用器，所述写入多路复用器在数据控制标志信号处于使能状态时使能数据掩蔽信号，而在数据控制标志信号处于禁止状态时禁止数据掩蔽信号。
16.根据权利要求15所述的半导体存储装置，其中，中继器在数据掩蔽信号为使能状态时阻止通过数据传输线接收到的数据被输出至存储体区，而在数据掩蔽信号为禁止状态时将通过数据传输线接收到的数据输出至存储体区。
CN201810473630.9A 2017-09-08 2018-05-17 数据控制电路以及包括其的半导体存储装置和半导体系统 Active CN109473135B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0115194 2017-09-08
KR1020170115194A KR102432849B1 (ko) 2017-09-08 2017-09-08 데이터 제어 회로 및 이를 포함하는 반도체 메모리 장치 및 반도체 시스템

Publications (2)

Publication Number Publication Date
CN109473135A CN109473135A (zh) 2019-03-15
CN109473135B true CN109473135B (zh) 2022-12-13

Family

ID=65631030

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810473630.9A Active CN109473135B (zh) 2017-09-08 2018-05-17 数据控制电路以及包括其的半导体存储装置和半导体系统

Country Status (4)

Country Link
US (1) US10599338B2 (zh)
KR (1) KR102432849B1 (zh)
CN (1) CN109473135B (zh)
TW (1) TWI787255B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US10861508B1 (en) * 2019-11-11 2020-12-08 Sandisk Technologies Llc Transmitting DBI over strobe in nonvolatile memory
CN112885388B (zh) * 2021-03-30 2022-04-26 长鑫存储技术有限公司 数据传输电路和存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142270A (zh) * 2009-12-22 2011-08-03 三星电子株式会社 半导体器件、关联的控制器、包括其的系统以及操作方法
CN103295616A (zh) * 2012-02-28 2013-09-11 三星电子株式会社 半导体存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597084A (en) * 1981-10-01 1986-06-24 Stratus Computer, Inc. Computer memory apparatus
KR100518604B1 (ko) * 2003-12-13 2005-10-04 삼성전자주식회사 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법
KR100933806B1 (ko) 2008-09-22 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치
KR100980424B1 (ko) * 2008-12-24 2010-09-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 데이터 리드 방법
TW201135747A (en) * 2010-04-13 2011-10-16 Novatek Microelectronics Corp Embedded storage apparatus and test method thereof
KR20120095700A (ko) * 2011-02-21 2012-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130139633A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치
KR20150109209A (ko) * 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 반도체 장치
KR20160076889A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102398541B1 (ko) * 2015-09-17 2022-05-17 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142270A (zh) * 2009-12-22 2011-08-03 三星电子株式会社 半导体器件、关联的控制器、包括其的系统以及操作方法
CN103295616A (zh) * 2012-02-28 2013-09-11 三星电子株式会社 半导体存储器件

Also Published As

Publication number Publication date
TWI787255B (zh) 2022-12-21
KR102432849B1 (ko) 2022-08-17
TW201913661A (zh) 2019-04-01
US20190079672A1 (en) 2019-03-14
CN109473135A (zh) 2019-03-15
KR20190028127A (ko) 2019-03-18
US10599338B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
US7327613B2 (en) Input circuit for a memory device
TWI590250B (zh) 用於組態用於混合記憶體模組之記憶體之輸入／輸出之裝置及方法
US7529140B2 (en) Semiconductor memory device
US10825492B2 (en) Methods and apparatuses for command shifter reduction
CN109473135B (zh) 数据控制电路以及包括其的半导体存储装置和半导体系统
US10224082B2 (en) Semiconductor device and method of operation
CN110415755B (zh) 动态随机存取存储器器件和存储器系统
CN110809798B (zh) 用于ddr5存储器装置中数据路径功率节省的系统及方法
US9336838B1 (en) Semiconductor memory apparatus and system including the same
US11817175B2 (en) Enable signal generation circuit and semiconductor apparatus using the same
CN109949855B (zh) 测试控制电路、使用其的半导体存储装置和半导体系统
US10553261B2 (en) Semiconductor memory apparatus with memory banks and semiconductor system including the same
US9070426B2 (en) Semiconductor memory device capable of setting an internal state of a NAND flash memory in response to a set feature command
US10943629B2 (en) Enable signal generation circuit and semiconductor apparatus using the same
KR20140068648A (ko) 반도체 메모리 장치
US7263014B2 (en) Semiconductor memory device having N-bit prefetch type and method of transferring data thereof
US7058756B2 (en) Circuit for implementing special mode in packet-based semiconductor memory device
KR101001142B1 (ko) 커맨드 처리회로 및 그를 이용한 상변화 메모리 장치
US10366730B2 (en) Semiconductor devices and semiconductor systems including the same
US20150155051A1 (en) Semiconductor device having fuse circuit
US7903496B2 (en) Semiconductor memory device
KR20090072271A (ko) 소비 전력을 줄이기 위한 반도체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant