CN113689905A - 用于控制命令输入的电子器件 - Google Patents

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Abstract

本申请公开一种用于控制命令输入的电子器件。电子器件包括命令发生电路，该命令发生电路被配置为根据内部芯片选择信号与内部命令地址的逻辑电平组合来产生在全部存储体刷新操作期间被使能的刷新命令和驱动控制信号。该电子器件还包括缓冲器控制电路，该缓冲器控制电路被配置为从刷新命令和驱动控制信号产生用于将第一组缓冲器使能的第一缓冲器使能信号和用于将第二组缓冲器使能的第二缓冲器使能信号。

Description

用于控制命令输入的电子器件
相关申请的交叉引用
本申请要求于2020年5月19日提交的申请号为10-2020-0060031的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例总体上涉及一种用于在刷新操作期间控制缓冲器使能的电子器件。
背景技术
通常，包括DDR SDRAM(双数据速率同步DRAM)的半导体器件根据从外部芯片组输入的命令执行储存数据的写入操作、输出数据的读取操作以及感测并放大存储单元的数据的刷新操作。半导体器件需要执行激活操作以便执行写入操作、读取操作和刷新操作。半导体器件根据经由命令地址引脚所输入的命令和地址来产生用于执行激活操作的内部命令，并利用芯片地址选择信号对被顺序地输入的命令进行分拣。
已建议了各种刷新操作方法用于半导体器件的高速操作。所建议的刷新操作的示例包括对半导体器件的核心电路中所包括的多个存储体全部进行刷新的全部存储体刷新操作以及仅对核心电路中所包括的多个存储体中的一些存储体执行刷新操作并对其他存储体执行写入/读取操作的相同存储体刷新操作(same-bank refresh operation)。
发明内容
各个实施例针对一种能够在刷新操作期间通过将接收了一些命令地址的缓冲器进行禁止来减少电流消耗的电子器件。
在一个实施例中，一种电子器件可以包括命令发生电路，该命令发生电路被配置为根据内部芯片选择信号与内部命令地址的逻辑电平组合来产生刷新命令和驱动控制信号，所述刷新命令和驱动控制信号在全部存储体刷新操作期间被使能。电子器件还可以包括缓冲器控制电路，该缓冲器控制电路被配置为从刷新命令和驱动控制信号产生用于将第一组缓冲器使能的第一缓冲器使能信号和用于将第二组缓冲器使能的第二缓冲器使能信号。
在一个实施例中，一种电子器件可以包括命令发生电路，该命令发生电路被配置为根据内部芯片选择信号、第一组内部命令地址和第二组内部命令地址的逻辑电平组合来产生刷新命令和驱动控制信号，所述刷新命令和驱动控制信号在全部存储体刷新操作期间被使能，并被配置为在全部存储体刷新操作期间通过对内部芯片选择信号与第二组内部命令地址的逻辑电平组合进行检测来产生内部命令。电子器件还可以包括缓冲器控制电路，该缓冲器控制电路被配置为从刷新命令和驱动控制信号来产生用于将第一组缓冲器使能的第一缓冲器使能信号和用于将第二组缓冲器使能的第二缓冲器使能信号。
根据本实施例，电子器件可以在刷新操作的全部存储体刷新操作期间将接收了一些命令地址的缓冲器进行禁止，从而减少电流消耗。
此外，电子器件可以在刷新操作期间对经由接收了一些命令地址的缓冲器所接收的命令地址的逻辑电平进行检测，并且执行内部操作。因此，可以有效地执行内部操作。
附图说明
图1是示出根据实施例的电子器件的配置的框图。
图2是用于描述图1所示的电子器件中所包括的内部时钟发生电路的操作的示图。
图3是示出用于执行图1所示的电子器件的刷新操作和内部操作的内部芯片选择信号和内部命令地址的逻辑电平的表格。
图4是示出图1所示的电子器件中所包括的缓冲器电路的配置的框图。
图5是示出图4所示的缓冲器电路中所包括的芯片选择信号缓冲器电路的配置的示图。
图6是示出图4所示的缓冲器电路中所包括的第一命令缓冲器电路的配置的示图。
图7是示出图6所示的第一命令缓冲器电路中所包括的第二缓冲器的配置的电路图。
图8、图9和图10是用于描述图7所示的第二缓冲器的操作的示图。
图11是示出图4所示的缓冲器电路中所包括的第二命令缓冲器电路的配置的示图。
图12是示出图11所示的第二命令缓冲器电路中所包括的第三缓冲器的配置的电路图。
图13是示出图1所示的电子器件中所包括的命令发生电路的配置的框图。
图14是示出图13所示的命令发生电路中所包括的命令输入电路的配置的电路图。
图15是示出图13所示的命令发生电路中所包括的命令解码器的配置的框图。
图16是示出图15所示的命令解码器中所包括的同步电路的配置的电路图。
图17是示出图13所示的命令发生电路中所包括的驱动控制信号发生电路的配置的电路图。
图18是示出图1所示的电子器件中所包括的缓冲器控制电路的配置的电路图。
图19是示出根据实施例的应用了图1至图18中所示的电子器件的电子系统的配置的示图。
具体实施方式
术语“预定”表示当在过程或算法中使用参数时，该参数的值被预先确定。根据实施例，参数的值可以在过程或算法开始时或在过程或算法被执行的同时被设定。
用于在各种组件之间进行区分的诸如“第一”和“第二”的术语不受组件的限制。例如，第一组件可以被称为第二组件，反之亦然。
当一个组件被称为“耦接”或“连接”到另一组件时，其可以指这些组件彼此直接耦接或连接，或者通过介于其间的另一组件彼此耦接或连接。另一方面，当一个组件被称为“直接耦接”或“直接连接”到另一组件时，这可以指这些组件在没有另一组件介于其间的情况下彼此直接耦接或连接。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设定为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设定为不同的逻辑电平或相反的逻辑电平。例如，具有逻辑高电平的信号可以根据实施例而被设定为具有逻辑低电平，并且具有逻辑低电平的信号可以根据实施例而被设定为具有逻辑高电平。
此后，将通过实施例更详细地描述本公开。实施例仅用于举例说明本公开，并且本公开的范围不受实施例的限制。
如图1所示，根据实施例的电子器件1可以包括内部时钟发生电路110、缓冲器电路120、命令发生电路130、缓冲器控制电路140和核心电路150。
内部时钟发生电路110可以接收时钟CLK并产生内部时钟ICLK。内部时钟发生电路110可以通过调整时钟CLK的相位来产生内部时钟ICLK。内部时钟发生电路110可以通过对时钟CLK的频率进行分频来产生内部时钟ICLK。内部时钟发生电路110可以产生具有与时钟CLK的频率的1/2相对应的频率的内部时钟ICLK。时钟CLK可以被设定为周期性地切换以控制根据本实施例的电子器件1的操作的信号。将参考下面将描述的图2来详细描述内部时钟发生电路110通过对时钟CLK的频率进行分频来产生内部时钟ICLK的操作。
缓冲器电路120可以从芯片选择信号CS和第一至第十一命令地址CA<1:11>产生内部芯片选择信号ICS和第一至第十一内部命令地址ICA<1:11>。缓冲器电路120可以通过对芯片选择信号CS进行缓冲来产生内部芯片选择信号ICS。缓冲器电路120可以包括第一组缓冲器和第二组缓冲器，所述第一组缓冲器和第二组缓冲器由第一缓冲器使能信号CA_EN1和第二缓冲器使能信号CA_EN2使能。缓冲器电路120可以通过被使能的第一组缓冲器来产生第一组内部命令地址ICA<1,3,4,6:11>。缓冲器电路120可以通过被使能的第二组缓冲器来产生第二组内部命令地址ICA<2,5>。将参考图4、图6和图11详细描述第一组缓冲器和第二组缓冲器。根据实施例，第一组内部命令地址ICA<1,3,4,6:11>和第二组内部命令地址ICA<2,5>可以被设定为第一至第十一内部命令地址ICA<1:11>之中的各个比特位的组合。
命令发生电路130可以在刷新操作期间根据内部芯片选择信号ICS与第一组内部命令地址和第二组内部命令地址ICA<1:11>的逻辑电平组合来产生刷新命令REF和驱动控制信号REF_PD。命令发生电路130可以在刷新操作期间通过对内部芯片选择信号ICS与第二组内部命令地址ICA<2,5>的逻辑电平组合进行检测来产生第一内部命令WT和第二内部命令RD。
缓冲器控制电路140可以从刷新命令REF和驱动控制信号REF_PD产生用于将第一组缓冲器使能的第一缓冲器使能信号CA_EN1和用于将第二组缓冲器使能的第二缓冲器使能信号CA_EN2。
核心电路150可以包括第一存储体BK1至第八存储体BK8。核心电路150可以根据刷新命令REF执行全部存储体刷新操作和相同存储体刷新操作。核心电路150可以根据刷新命令REF而在全部存储体刷新操作期间刷新第一存储体BK1至第八存储体BK8。核心电路150可以根据刷新命令REF而在相同存储体刷新操作期间刷新第一存储体BK1至第八存储体BK8中的任意一个。核心电路150可以根据第一内部命令WT而执行第一内部操作。核心电路150可以根据第二内部命令RD而执行第二内部操作。第一内部操作可以被设定为通过补偿将数据输入到其/从其输出数据的输入/输出线的电阻值来储存数据的写入操作。第二内部操作可以被设定为通过补偿将数据输入到其/从其输出数据的输入/输出线的电阻值来输出数据的读取操作。
参考图2，下面将描述内部时钟发生电路110的操作。
内部时钟发生电路110可以通过对时钟CLK的频率进行分频来产生内部时钟ICLK。内部时钟ICLK的一个周期P2可以被设定为是时钟CLK的一个周期P1两倍长的周期。内部时钟ICLK的频率可以被设定为与时钟CLK的频率的1/2相对应的频率。
参考图3，下面将描述根据本实施例的用于执行刷新操作以及第一内部操作和第二内部操作的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合。
首先，以下将描述用于在刷新操作期间执行全部存储体刷新操作REFRESH ALLBANK的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合。
为了在刷新操作期间执行全部存储体刷新操作REFRESH ALL BANK，内部芯片选择信号ICS可以被设定为逻辑低电平L，第一内部命令地址ICA<1>可以被设定为逻辑高电平H，第二内部命令地址ICA<2>可以设定为逻辑高电平H，第三内部命令地址ICA<3>可以被设定为逻辑低电平L，第四内部命令地址ICA<4>可以被设定为逻辑低电平L，第五内部命令地址ICA<5>可以被设定为逻辑高电平H，以及第十一内部命令地址ICA<11>可以被设定为逻辑低电平L。第六至第十内部命令地址ICA<6:10>可以被设定为用于设定电子器件1的操作的各种片段信息(诸如地址)。第十一内部命令地址ICA<11>可以被设定为全部存储体信息信号，其用于在刷新操作期间设定全部存储体刷新操作。
接下来，以下将描述用于在刷新操作期间执行相同存储体刷新操作REFRESH SAMEBANK的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合。
为了在刷新操作期间执行相同存储体刷新操作REFRESH SAME BANK，内部芯片选择信号ICS可以被设定为逻辑低电平L，第一内部命令地址ICA<1>可以被设定为逻辑高电平H，第二内部命令地址ICA<2>可以被设定为逻辑高电平H，第三内部命令地址ICA<3>可以被设定为逻辑低电平L，第四内部命令地址ICA<4>可以被设定为逻辑低电平L，第五内部命令地址ICA<5>可以被设定为逻辑高电平H，以及第十一内部命令地址ICA<11>可以被设定为逻辑高电平H。第六至第十内部命令地址ICA<6:10>可以被设定为用于设定电子器件1的操作的各种片段信息(诸如地址)。
经由第十一内部命令地址ICA<11>输入以在刷新操作期间执行全部存储体刷新操作的全部存储体信息信号可以被设定为逻辑低电平。经由第十一内部命令地址ICA<11>输入以在刷新操作期间执行相同存储体刷新操作的的全部存储体信息信号可以被设定为逻辑高电平。
接下来，以下将描述用于在刷新操作期间执行第一内部操作WRITE的内部芯片选择信号ICS与第二组内部命令地址ICA<2,5>的逻辑电平组合。
为了在刷新操作期间执行第一内部操作WRITE，内部芯片选择信号ICS可以被设定为逻辑低电平L，第二内部命令地址ICA<2>可以被设定为逻辑低电平L，并且第五内部命令地址ICA<5>可以被设定为逻辑低电平L。
接下来，以下将描述用于在正常操作期间执行第一内部操作WRITE的内部芯片选择信号ICS与第一组内部命令地址和第二组内部命令地址ICA<1:11>的逻辑电平组合。
为了在正常操作期间执行第一内部操作WRITE，内部芯片选择信号ICS可以被设定为逻辑低电平L，第一内部命令地址ICA<1>可以被设定为逻辑高电平H，第二内部命令地址ICA<2>可以被设定为逻辑低电平L，第三内部命令地址ICA<3>可以被设定为逻辑高电平H，第四内部命令地址ICA<4>可以被设定为逻辑高电平H，以及第五内部命令地址ICA<5>可以被设定为逻辑低电平L。第六至第十一内部命令地址ICA<6:11>可以被设定为用于设定电子器件1的写入操作的各种片段信息(诸如地址)。
接下来，以下将描述用于执行第二内部操作READ的内部芯片选择信号ICS与第二组内部命令地址ICA<2,5>的逻辑电平组合。
为了在刷新操作期间执行第二内部操作READ，内部芯片选择信号ICS可以被设定为逻辑低电平L，第二内部命令地址ICA<2>可以被设定为逻辑低电平L，并且第五内部命令地址ICA<5>可以被设定为逻辑高电平H。
接下来，以下将描述用于在正常操作期间执行第二内部操作READ的内部芯片选择信号ICS与第一组内部命令地址和第二组内部命令地址ICA<1:11>的逻辑电平组合。
为了在正常操作期间执行第二内部操作READ，内部芯片选择信号ICS可以被设定为逻辑低电平L，第一内部命令地址ICA<1>可以被设定为逻辑高电平H，第二内部命令地址ICA<2>可以被设定为逻辑低电平L，第三内部命令地址ICA<3>可以被设定为逻辑高电平H，第四内部命令地址ICA<4>可以被设定为逻辑高电平H，以及第五内部命令地址ICA<5>可以被设定为逻辑高电平H。第六至第十一内部命令地址ICA<6:11>可以被设定为用于设定电子器件1的读取操作的各种片段信息(诸如地址)。
参考图4，根据本实施例的缓冲器电路120可以包括芯片选择信号缓冲器电路120_1和第一至第十一命令缓冲器电路121_1至121_11。
芯片选择信号缓冲器电路120_1可以通过同步于内部时钟ICLK的上升沿而对芯片选择信号CS进行缓冲来产生内部芯片选择信号ICS。
当第一缓冲器使能信号CA_EN1被使能时，第一命令缓冲器电路121_1可以通过同步于内部时钟ICLK的上升沿而对第一命令地址CA<1>进行缓冲来产生第一内部命令地址ICA<1>。当第一缓冲器使能信号CA_EN1被禁止时，第一命令缓冲器电路121_1可以阻止第一内部命令地址ICA<1>的产生。
当第二缓冲器使能信号CA_EN2被使能时，第二命令缓冲器电路121_2可以通过同步于内部时钟ICLK的上升沿而对第二命令地址CA<2>进行缓冲来产生第二内部命令地址ICA<2>。当第二缓冲器使能信号CA_EN2被禁止时，第二命令缓冲器电路121_2可以阻止第二内部命令地址ICA<2>的产生。
因为第三命令缓冲器电路121_3和第四命令缓冲器电路121_4以及第六命令缓冲器电路121_6至第十一命令缓冲器电路121_11执行与第一命令缓冲器电路121_1相同的操作，除了它们的输入信号和输出信号不同于第一命令缓冲器电路121_1的输入信号和输出信号之外，所以在此省略其详细说明。因为第五命令缓冲器电路121_5执行与第二命令缓冲器电路121_2相同的操作，除了其输入信号和输出信号不同于第二命令缓冲器电路121_2的输入信号和输出信号之外，所以在此将省略其详细描述。
参考图5，芯片选择信号缓冲器电路120_1可以包括第一缓冲器210_1、第一延迟电路210_2和第一传输电路210_3。
第一缓冲器210_1可以通过对芯片选择信号CS进行缓冲来产生输入芯片选择信号IN_CS。
第一延迟电路210_2可以通过将输入芯片选择信号IN_CS延迟来产生延迟芯片选择信号CSD。
第一传输电路210_3可以同步于内部时钟ICLK的上升沿来接收延迟芯片选择信号CSD以及产生内部芯片选择信号ICS。
参考图6，第一命令缓冲器电路121_1可以包括第二缓冲器220_1、第二延迟电路220_2和第二传输电路220_3。
当第二缓冲器220_1被第一缓冲器使能信号CA_EN1使能时，第二缓冲器220_1可以通过对第一命令地址CA<1>进行缓冲来产生第一输入命令地址IN_CA<1>。当第二缓冲器220_1被第一缓冲器使能信号CA_EN1禁止时，第二缓冲器220_1可以阻止第一输入命令地址IN_CA<1>的产生。
第二延迟电路220_2可以通过将第一输入命令地址IN_CA<1>延迟来产生第一延迟命令地址CAD<1>。
第二传输电路220_3可以同步于内部时钟ICLK的上升沿来接收第一延迟命令地址CAD<1>以及产生第一内部命令地址ICA<1>。
参考图7，第二缓冲器220_1可以被实施为耦接在电源电压VDD与第一节点nd11之间的PMOS晶体管P11、耦接在电源电压VDD与第二节点nd12之间的PMOS晶体管P12和P13、耦接在第一节点nd11与第三节点nd13之间的NMOS晶体管N11、耦接在第二节点nd12与第三节点nd13之间的NMOS晶体管N12、耦接在第三节点nd13与接地电压VSS之间的NMOS晶体管N13以及反相器IV11。
当第一缓冲器使能信号CA_EN1被使能到逻辑高电平时，第二缓冲器220_1可以产生根据第一命令地址CA<1>的逻辑电平而被驱动的第一输入命令地址IN_CA<1>。
当第一缓冲器使能信号CA_EN1被禁止到逻辑低电平时，第二缓冲器220_1可以阻止第一输入命令地址IN_CA<1>的产生。
参考图8，将在下面描述当第一缓冲器使能信号CA_EN1被使能到逻辑高电平并且第一命令地址CA<1>被以逻辑高电平输入时第二缓冲器220_1的操作。
当第一缓冲器使能信号CA_EN1被使能到逻辑高电平并且第一命令地址CA<1>被以逻辑高电平输入时，第二缓冲器220_1的NMOS晶体管N11和N13被导通从而以接地电压VSS的电平来驱动第一节点nd11。
当第一节点nd11以接地电压VSS的电平来驱动时，第二缓冲器220_1的PMOS晶体管P12可以被导通从而以电源电压VDD的电平来驱动第二节点nd12。当第二节点nd12以电源电压VDD的电平来驱动时，第二缓冲器220_1产生处于逻辑高电平的第一输入命令地址IN_CA<1>。
参考图9，下面将描述当第一缓冲器使能信号CA_EN1被使能到逻辑高电平并且第一命令地址CA<1>被以逻辑低电平输入时第二缓冲器220_1的操作。
当第一缓冲器使能信号CA_EN1被使能到逻辑高电平并且第一命令地址CA<1>被以逻辑低电平输入时，第二缓冲器220_1的NMOS晶体管N12和N13被导通从而以接地电压VSS的电平来驱动第二节点nd12。当第二节点nd12以接地电压VSS的电平来驱动时，第二缓冲器220_1产生处于逻辑低电平的第一输入命令地址IN_CA<1>。
参考图10，将在下面描述当第一缓冲器使能信号CA_EN1被禁止到逻辑低电平时第二缓冲器220_1的操作。
当第一缓冲器使能信号CA_EN1被禁止到逻辑低电平时，第二缓冲器220_1的PMOS晶体管P13被导通，从而以电源电压VDD的电平来驱动第二节点nd12。当第二节点nd12被以电源电压VDD的电平来驱动时，第二缓冲器220_1产生处于逻辑高电平的第一输入命令地址IN_CA<1>。
此时，当第一缓冲器使能信号CA_EN1被禁止到逻辑低电平时，不管第一命令地址CA<1>的逻辑电平如何，第二缓冲器220_1都可以通过产生被钳位到逻辑高电平的第一输入命令地址IN_CA<1>来阻止第一输入命令地址IN_CA<1>的产生。
参考图11，第二命令缓冲器电路121_2可以包括第三缓冲器230_1、第三延迟电路230_2和第三传输电路230_3。
当第三缓冲器230_1被第二缓冲器使能信号CA_EN2使能时，第三缓冲器230_1可以通过对第二命令地址CA<2>进行缓冲来产生第二输入命令地址IN_CA<2>。当第三缓冲器230_1被第二缓冲器使能信号CA_EN2禁止时，第三缓冲器230_1可以阻止第二输入命令地址IN_CA<2>的产生。
第三延迟电路230_2可以通过将第二输入命令地址IN_CA<2>延迟来产生第二延迟命令地址CAD<2>。
第三传输电路230_3可以同步于内部时钟ICLK的上升沿来接收第二延迟命令地址CAD<2>以及产生第二内部命令地址ICA<2>。
参考图12，第三缓冲器230_1可以被实施为耦接在电源电压VDD与第四节点nd21之间的PMOS晶体管P21、耦接在电源电压VDD与第五节点nd22之间的PMOS晶体管P22和P23、耦接在第四节点nd21与第六节点nd23之间的NMOS晶体管N21、耦接在第五节点nd22与第六节点nd23之间的NMOS晶体管N22、耦接在第六节点nd23与接地电压VSS之间的NMOS晶体管N23以及反相器IV21。
当第二缓冲器使能信号CA_EN2被使能到逻辑高电平时，第三缓冲器230_1可以产生根据第二命令地址CA<2>的逻辑电平而被驱动的第二输入命令地址IN_CA<2>。
当第二缓冲器使能信号CA_EN2被禁止到逻辑低电平时，第三缓冲器230_1可以阻止第二输入命令地址IN_CA<2>的产生。
因为第三缓冲器230_1被实施为与参考图7至图10描述的第二缓冲器220_1相同的电路并执行与第二缓冲器220_1相同的操作，除了其输入信号和输出信号与第二缓冲器220_1的输入和输出信号不同之外，所以在此将省略其操作的详细描述。
参考图13，命令发生电路130可以包括命令输入电路131、命令解码器132和驱动控制信号发生电路133。
命令输入电路131可以根据驱动控制信号REF_PD而从第一至第十一内部命令地址ICA<1:11>产生第一至第十一输入命令ICAD<1:11>。命令输入电路131可以根据驱动控制信号REF_PD而阻止第一至第十一内部命令地址ICA<1:11>中的一些的输入。
命令解码器132可以通过同步于内部时钟ICLK而对内部芯片选择信号ICS和第一至第十一输入命令ICAD<1:11>进行解码来产生刷新命令REF、第一内部命令WT和第二内部命令RD。命令解码器132可以产生刷新命令REF、第一内部命令WT和第二内部命令RD，所述刷新命令REF、第一内部命令WT和第二内部命令RD同步于内部时钟ICLK而根据内部芯片选择信号ICS与第一至第十一输入命令ICAD<1:11>的逻辑电平组合而被选择性地使能。
用于产生刷新命令REF的内部芯片选择信号ICS与第一至第十一输入命令ICAD<1:11>的逻辑电平组合可以被设定为与在已参考图3描述的全部存储体刷新操作和相同存储体刷新操作期间输入的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合相同的逻辑电平组合。用于产生第一内部命令WT的内部芯片选择信号ICS与第一至第十一输入命令ICAD<1:11>的逻辑电平组合可以被设定为与在参考图3描述的第一内部操作期间输入的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合相同的逻辑电平组合。用于产生第二内部命令RD的内部芯片选择信号ICS与第一至第十一输入命令ICAD<1:11>的逻辑电平组合可以被设定为与在参考图3描述的第二内部操作期间输入的内部芯片选择信号ICS与第一至第十一内部命令地址ICA<1:11>的逻辑电平组合相同的逻辑电平组合。
驱动控制信号发生电路133可以产生驱动控制信号REF_PD，该驱动控制信号REF_PD在刷新操作的全部存储体刷新操作期间在预定时段内被使能。驱动控制信号发生电路133可以产生驱动控制信号REF_PD，该驱动控制信号REF_PD通过经由第十一内部命令地址ICA<11>输入的全部存储体信息信号和刷新命令REF而在预定时段内被使能。
参考图14，命令输入电路131可以包括第一命令输入电路131_1至第十一命令输入电路131_11。
第一命令输入电路131_1可以根据驱动控制信号REF_PD的逻辑电平而从第一内部命令地址ICA<1>产生第一输入命令ICAD<1>。当驱动控制信号REF_PD被以逻辑低电平输入时，第一命令输入电路131_1可以通过对第一内部命令地址ICA<1>进行缓冲来产生第一输入命令ICAD<1>。当驱动控制信号REF_PD被以逻辑高电平输入时，第一命令输入电路131_1可以阻止第一内部命令地址ICA<1>的输入。
第二命令输入电路131_2可以利用电源电压VDD从第二内部命令地址ICA<2>来产生第二输入命令ICAD<2>。第二命令输入电路131_2可以通过对第二内部命令地址ICA<2>进行缓冲来产生第二输入命令ICAD<2>。
因为第三命令输入电路131_3和第四命令输入电路131_4以及第六命令输入电路131_6至第十一命令输入电路131_11被实施为与第一命令输入电路131_1相同的电路并且执行与第一命令输入电路131_1相同的操作，除了它们的输入信号和输出信号不同于第一命令输入电路131_1的输入信号和输出信号，所以这里将省略其详细描述。因为第五命令输入电路131_5被实施为与第二命令输入电路131_2相同的电路并且执行与第二命令输入电路131_2相同的操作，除了其输入信号和输出信号不同于第二命令输入电路131_2的输入信号和输出信号，所以这里将省略其详细描述。
参考图15，命令解码器132可以包括预解码器132_1和同步电路132_2。
预解码器132_1可以通过对第一至第十一输入命令ICAD<1:11>进行解码来产生预刷新命令PRE_REF、第一预内部命令PRE_WT和第二预内部命令PRE_RD。预解码器132_1可以产生根据第一至第十一输入命令ICAD<1:11>的逻辑电平组合而被选择性地使能的预刷新命令PRE_REF、第一预内部命令PRE_WT和第二预内部命令PRE_RD。
同步电路132_2可以同步于内部时钟ICLK而从内部芯片选择信号ICS、预刷新命令PRE_REF、第一预内部命令PRE_WT和第二预内部命令PRE_RD产生刷新命令REF、第一内部命令WT和第二内部命令RD。同步电路132_2可以同步于内部时钟ICLK而在内部芯片选择信号ICS处于逻辑低电平的时段期间从预刷新命令PRE_REF、第一预内部命令PRE_WT和第二预内部命令PRE_RD产生刷新命令REF、第一内部命令WT和第二内部命令RD。
参考图16，同步电路132_2可以包括第一同步电路132_11、第二同步电路132_12和第三同步电路132_13。
当内部芯片选择信号ICS被以逻辑低电平输入时，第一同步电路132_11可以同步于内部时钟ICLK的上升沿而从预刷新命令PRE_REF产生刷新命令REF。当内部芯片选择信号ICS被以逻辑低电平输入时，第一同步电路132_11可以同步于内部时钟ICLK的上升沿而对预刷新命令PRE_REF进行缓冲并且输出经缓冲的信号作为刷新命令REF。
当内部芯片选择信号ICS被以逻辑低电平输入时，第二同步电路132_12可以同步于内部时钟ICLK的上升沿而从第一预内部命令PRE_WT产生第一内部命令WT。当内部芯片选择信号ICS被以逻辑低电平输入时，第二同步电路132_12可以同步于内部时钟ICLK的上升沿而对第一预内部命令PRE_WT进行缓冲并且输出经缓冲的信号作为第一内部命令WT。
[当内部芯片选择信号ICS被以逻辑低电平输入时，第三同步电路132_13可以同步于内部时钟ICLK的上升沿而从第二预内部命令PRE_RD产生第二内部命令RD。当内部芯片选择信号ICS被以逻辑低电平输入时，第三同步电路132_13可以同步于内部时钟ICLK的上升沿而对第二预内部命令PRE_RD进行缓冲并且输出经缓冲的信号作为第二内部命令RD。
参考图17，驱动控制信号发生电路133可以包括全部存储体刷新信号发生电路133_1和锁存电路133_2。
全部存储体刷新信号发生电路133_1可以在刷新命令REF被输入的时段期间从来自第十一内部命令地址ICA<11>输入的全部存储体信息信号产生全部存储体刷新信号REF_ALL。全部存储体刷新信号发生电路133_1可以产生全部存储体刷新信号REF_ALL，该全部存储体刷新信号REF_ALL在刷新命令REF被输入的时段期间在第十一内部命令地址ICA<11>处于逻辑低电平时被使能。全部存储体刷新信号发生电路133_1可以产生全部存储体刷新信号REF_ALL，该全部存储体刷新信号REF_ALL在刷新命令REF被输入的时段期间在第十一内部命令地址ICA<11>处于逻辑高电平时被禁止。当在刷新操作期间执行全部存储体刷新操作时，全部存储体刷新信号REF_ALL可以被使能。当在刷新操作期间执行相同存储体刷新操作时，全部存储体刷新信号REF_ALL可以被禁止。
锁存电路133_2可以产生驱动控制信号REF_PD，该驱动控制信号REF_PD由全部存储体刷新信号REF_ALL使能并且在预定时段之后被禁止。锁存电路133_2可以产生驱动控制信号REF_PD，该驱动控制信号REF_PD在全部存储体刷新信号REF_ALL被使能到逻辑高电平时被使能到逻辑高电平。锁存电路133_2可以产生驱动控制信号REF_PD，该驱动控制信号REF_PD在从该驱动控制信号REF_PD被使能到逻辑高电平的时间点起经过预定时段之后被禁止到逻辑低电平。
参考图18，缓冲器控制电路140可以包括预使能信号发生电路141和缓冲器使能信号发生电路142。
预使能信号发生电路141可以产生预使能信号PRE_CEN，该预使能信号PRE_CEN在从刷新命令REF被输入的时间点到内部芯片选择信号ICS被输入的时间点之间被使能。预使能信号发生电路141可以产生预使能信号PRE_CEN，该预使能信号PRE_CEN在刷新命令REF被以逻辑高电平输入的时间点被使能到逻辑高电平。预使能信号发生电路141可以产生预使能信号PRE_CEN，该预使能信号PRE_CEN在内部芯片选择信号ICS被以逻辑高电平输入的时间点被禁止到逻辑低电平。
缓冲器使能信号发生电路142可以通过对预使能信号PRE_CEN进行反相并缓冲来产生第一缓冲器使能信号CA_EN1。缓冲器使能信号发生电路142可以通过在驱动控制信号REF_PD被使能的时段期间对预使能信号PRE_CEN进行反相并缓冲来产生第二缓冲器使能信号CA_EN2。缓冲器使能信号发生电路142可以通过在驱动控制信号REF_PD被使能到逻辑高电平的时段期间对预使能信号PRE_CEN进行反相并缓冲来产生第二缓冲器使能信号CA_EN2。
参考图1至图18，下面将描述根据本实施例的当在用于控制命令输入的电子器件的刷新操作期间执行全部存储体刷新操作时执行第一内部操作的操作。
内部时钟发生电路110通过对时钟CLK的频率进行分频来产生内部时钟ICLK。
缓冲器电路120从芯片选择信号CS和第一至第十一命令地址CA<1:11>产生内部芯片选择信号ICS和第一至第十一内部命令地址ICA<1:11>。此时，内部芯片选择信号ICS被产生为逻辑低电平，第一内部命令地址ICA<1>被产生为逻辑高电平，第二内部命令地址ICA<2>被产生为逻辑高电平，第三内部命令地址ICA<3>被产生为逻辑低电平，第四内部命令地址ICA<4>被产生为逻辑低电平，以及第五内部命令地址ICA<5>被产生为逻辑高电平。第十一内部命令地址ICA<11>被产生为逻辑低电平。
命令发生电路130产生刷新命令REF，该刷新命令REF同步于内部时钟ICLK而根据内部芯片选择信号ICS与第一组内部命令地址和第二组内部命令地址ICA<1:11>的逻辑电平组合而被使能到逻辑高电平。命令发生电路130产生驱动控制信号REF_PD，该驱动控制信号REF_PD通过逻辑高的刷新命令REF和逻辑低的第十一内部命令地址ICA<11>而被使能到逻辑高电平。
缓冲器控制电路140从刷新命令REF和驱动控制信号REF_PD来产生被禁止到逻辑低电平的第一缓冲器使能信号CA_EN1和被使能到逻辑高电平的第二缓冲器使能信号CA_EN2。
核心电路150根据刷新命令REF而对第一存储体BK1至第八存储体BK8执行全部存储体刷新操作。
缓冲器电路120根据逻辑低的第一缓冲器使能信号CA_EN1而将第一组缓冲器禁止。缓冲器电路120根据逻辑高的第二缓冲器使能信号CA_EN2而将第二组缓冲器使能。缓冲器电路120通过第二组缓冲器从第二命令地址CA<2>和第五命令地址CA<5>产生第二内部命令地址ICA<2>和第五内部命令地址ICA<5>。即，缓冲器电路120产生第二组内部命令地址ICA<2,5>。
命令发生电路130产生第一内部命令WT，该第一内部命令WT同步于内部时钟ICLK而根据内部芯片选择信号ICS与第二组内部命令地址ICA<2,5>的逻辑电平组合被使能到逻辑高电平。
核心电路150根据第一内部命令WT而通过补偿经由其输入/输出数据的输入/输出线的电阻值来执行储存数据的写入操作。
根据本实施例的电子器件1可以在刷新操作的全部存储体刷新操作期间将接收了一些命令地址的缓冲器禁止，从而减少电流消耗。此外，根据本实施例的电子器件1可以在刷新操作期间对经由接收了一些命令地址的缓冲器所接收的命令地址的逻辑电平进行检测，并且执行内部操作。因此，可以有效地执行内部操作。
图19是示出根据实施例的电子系统1000的配置的框图。如图19所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以使用接口协议彼此发送/接收信号。在主机1100与半导体系统1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小型磁盘接口)、IDE(集成驱动电子器件)、PCI-E(外围组件互连-快速)、ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行附接的SCSI)和USB(通用串行总线)等。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)来执行刷新操作、第一内部操作和第二内部操作。每个半导体器件1400(K:1)可以在刷新操作的全部存储体刷新操作期间将接收了一些命令地址的缓冲器禁止，从而减少电流消耗。此外，每个半导体器件1400(K:1)可以在刷新操作期间对经由接收了一些命令地址的缓冲器所接收的命令地址的逻辑电平进行检测，并且可以执行第一内部操作和第二内部操作。因此，可以有效地执行内部操作。
每个半导体器件1400(K:1)可以被实施为图1所示的电子器件1。根据实施例，半导体器件20可以被实施为DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、MRAM(磁性随机存取存储器)和FRAM(铁电随机存取存储器)。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅用作示例。因此，本文描述的电子器件不应基于所描述的实施例而受到限制。

Claims (20)

1.一种电子器件，包括：
命令发生电路，其被配置为根据内部芯片选择信号与内部命令地址的逻辑电平组合来产生刷新命令和驱动控制信号，所述刷新命令和所述驱动控制信号在全部存储体刷新操作期间被使能；以及
缓冲器控制电路，其被配置为从所述刷新命令和所述驱动控制信号产生用于将第一组缓冲器使能的第一缓冲器使能信号和用于将第二组缓冲器使能的第二缓冲器使能信号。
2.根据权利要求1所述的电子器件，其中，在所述全部存储体刷新操作期间，所述第一组缓冲器被禁止，而所述第二组缓冲器被使能。
3.根据权利要求1所述的电子器件，其中，所述内部命令地址包括第一组内部命令地址和第二组内部命令地址，以及
其中，所述电子器件还包括缓冲器电路，所述缓冲器电路被配置为通过被所述第一缓冲器使能信号和所述第二缓冲器使能信号使能的所述第一组缓冲器和所述第二组缓冲器而从芯片选择信号、第一组命令地址和第二组命令地址产生所述内部芯片选择信号以及所述第一组内部命令地址和所述第二组内部命令地址。
4.根据权利要求3所述的电子器件，其中，所述缓冲器电路包括：
芯片选择信号缓冲器电路，其被配置为通过同步于内部时钟而对所述芯片选择信号进行缓冲来产生所述内部芯片选择信号；
第一命令缓冲器电路，其包括所述第一组缓冲器，所述第一命令缓冲器电路被配置为被所述第一缓冲器使能信号使能，并从所述第一组命令地址产生所述第一组内部命令地址；以及
第二命令缓冲器电路，其包括所述第二组缓冲器，所述第二命令缓冲器电路被配置为被所述第二缓冲器使能信号使能，并从所述第二组命令地址产生所述第二组内部命令地址。
5.根据权利要求4所述的电子器件，其中，所述第一命令缓冲器电路包括：
第一缓冲器，其被配置为被所述第一缓冲器使能信号使能，并通过对所述第一组命令地址进行缓冲来产生第一输入命令地址；
第一延迟电路，其被配置为通过将所述第一输入命令地址延迟来产生第一延迟命令地址；以及
第一传输电路，其被配置为同步于所述内部时钟而从所述第一延迟命令地址产生所述第一组内部命令地址。
6.根据权利要求5所述的电子器件，其中，所述第一缓冲器被设定到所述第一组缓冲器。
7.根据权利要求4所述的电子器件，其中，所述第二命令缓冲器电路包括：
第二缓冲器，其被配置为被所述第二缓冲器使能信号使能，并通过对所述第二组命令地址进行缓冲来产生第二输入命令地址；
第二延迟电路，其被配置为通过将所述第二输入命令地址延迟来产生第二延迟命令地址；以及
第二传输电路，其被配置为同步于所述内部时钟而从所述第二延迟命令地址产生所述第二组内部命令地址。
8.根据权利要求7所述的电子器件，其中，所述第二缓冲器被设定到所述第二组缓冲器。
9.根据权利要求1所述的电子器件，其中，所述命令发生电路包括：
命令输入电路，其被配置为根据所述驱动控制信号而从所述内部命令地址产生输入命令；
命令解码器，其被配置为同步于内部时钟而根据所述内部芯片选择信号与所述输入命令的逻辑电平组合来产生所述刷新命令和内部命令；以及
驱动控制信号发生电路，其被配置为产生所述驱动控制信号，所述驱动控制信号通过经由所述内部命令地址输入的全部存储体信息信号和所述刷新命令而在预定时段内被使能。
10.根据权利要求1所述的电子器件，其中，所述缓冲器控制电路包括：
预使能信号发生电路，其被配置为产生预使能信号，所述预使能信号在从所述刷新命令被输入的时间点到所述内部芯片选择信号被输入的时间点之间被使能；以及
缓冲器使能信号发生电路，其被配置为通过对所述预使能信号进行反相并缓冲来产生所述第一缓冲器使能信号，并且通过在所述驱动控制信号被使能的时段期间对所述预使能信号进行反相并缓冲来产生所述第二缓冲器使能信号。
11.一种电子器件，包括：
命令发生电路，其被配置为根据内部芯片选择信号、第一组内部命令地址和第二组内部命令地址的逻辑电平组合来产生刷新命令和驱动控制信号，所述刷新命令和所述驱动控制信号在全部存储体刷新操作期间被使能，并且被配置为在所述全部存储体刷新操作期间通过对所述内部芯片选择信号与所述第二组内部命令地址的逻辑电平组合进行检测来产生内部命令；以及
缓冲器控制电路，其被配置为从所述刷新命令和所述驱动控制信号产生用于将第一组缓冲器使能的第一缓冲器使能信号和用于将第二组缓冲器使能的第二缓冲器使能信号。
12.根据权利要求11所述的电子器件，其中，从经由所述第二组缓冲器输入的所述内部芯片选择信号和所述第二组内部命令地址产生所述内部命令。
13.根据权利要求11所述的电子器件，其中，在所述全部存储体刷新操作期间，所述第一组缓冲器被禁止，而所述第二组缓冲器被使能。
14.根据权利要求11所述的电子器件，其中，当所述第一缓冲器使能信号被使能时，所述第一组缓冲器被使能以产生所述第一组内部命令地址，而当所述第一缓冲器使能信号被禁止时，所述第一组缓冲器被禁止以阻止所述第一组内部命令地址的产生，以及
当所述第二缓冲器使能信号被使能时，所述第二组缓冲器被使能以产生所述第二组内部命令地址，而当所述第二缓冲器使能信号被禁止时，所述第二组缓冲器被禁止以阻止所述第二组内部命令地址的产生。
15.根据权利要求11所述的电子器件，其中，所述命令发生电路包括：
命令输入电路，其被配置为根据所述驱动控制信号而从所述第一组内部命令地址和所述第二组内部命令地址产生输入命令；
命令解码器，其被配置为同步于内部时钟而根据所述内部芯片选择信号与所述输入命令的逻辑电平组合来产生所述刷新命令和所述内部命令；以及
驱动控制信号发生电路，其被配置为产生所述驱动控制信号，所述驱动控制信号通过经由所述第一组内部命令地址和所述第二组内部命令地址输入的全部存储体信息信号和所述刷新命令而在预定时段内被使能。
16.根据权利要求15所述的电子器件，其中，当所述驱动控制信号被使能时，所述命令输入电路阻止所述第一组内部命令地址的输入。
17.根据权利要求15所述的电子器件，其中，所述命令解码器包括：
预解码器，其被配置为通过对所述输入命令进行解码来产生预刷新命令和预内部命令；以及
同步电路，其被配置为当所述内部芯片选择信号同步于所述内部时钟而被输入时，从所述预刷新命令和所述预内部命令产生所述刷新命令和所述内部命令。
18.根据权利要求17所述的电子器件，其中，所述同步电路包括：
第一同步电路，其被配置为当所述内部芯片选择信号同步于所述内部时钟而被输入时，从所述预刷新命令产生所述刷新命令；以及
第二同步电路，其被配置为当所述内部芯片选择信号同步于所述内部时钟而被输入时，从所述预内部命令产生所述内部命令。
19.根据权利要求15所述的电子器件，其中，所述驱动控制信号发生电路包括：
全部存储体刷新信号发生电路，其被配置为在所述刷新命令被输入的时段期间从所述全部存储体信息信号产生全部存储体刷新信号；以及
锁存电路，其被配置为产生所述驱动控制信号，所述驱动控制信号被所述全部存储体刷新信号使能并且在预定时段之后被禁止。
20.根据权利要求11所述的电子器件，其中，所述缓冲器控制电路包括：
预使能信号发生电路，其被配置为产生预使能信号，所述预使能信号在从所述刷新命令被输入的时间点到所述内部芯片选择信号被输入的时间点之间被使能；以及
缓冲器使能信号发生电路，其被配置为通过对所述预使能信号进行反相并缓冲来产生所述第一缓冲器使能信号，并且被配置为通过在所述驱动控制信号被使能的时段期间对所述预使能信号进行反相并缓冲来产生所述第二缓冲器使能信号。
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