CN107004443A - 用于存储器编程的方法和设备 - Google Patents

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Abstract

用于根据如下各种期望和约束特性来对铁电存储器编程的方法和设备：比如写入存储器的数据的保持时间、存储器本身的耐久度、保持时间和耐久度两者、功耗、可用电压电平的约束等。选择用于将数据写入存储器的信号的特性(例如，电压、功率等)以满足所述各种期望和约束特性。

Description

用于存储器编程的方法和设备
相关申请的交叉引用
本申请要求于2014年8月21日提交的共同待决美国临时申请第62/040,996号的权利，其全部公开通过引用整体并入本文中。
技术领域
本公开涉及针对不同操作参数对铁电存储器进行编程的方法，包括基于铁电栅场效应晶体管(FeFET)存储器的实施例。具体地，运用了置位和复位操作的不同方法以在铁电存储器(例如，FRAM)内创建不同操作容量。
背景技术
随机存取存储器(RAM)是一种计算机处理器能够快速访问的数据存储装置。其由可寻址的存储元胞(storage cell)阵列构成，每个存储元胞以位为单位存储信息(每个位存储0或者1)。
当前流行的RAM类型一般分成静态和动态两个类别。静态RAM(SRAM)元胞的存储单元(storage unit)通常为双稳态触发器，其状态表示所存储的值。动态RAM(DRAM)元胞的存储单元通常为集成电路电容器，其电荷表示所存储的值。由于电容器泄露电荷，因此DRAM需要控制电路通过读取每个元胞存储的值并将其写回去以“刷新”存储的数据。这一刷新操作每几毫秒就发生一次。DRAM结构上能够实现比SRAM更高的存储器密度；因此，其更便宜并在易失性存储器中具有更广泛的应用。
1T1C DRAM元胞因其简单和尺寸小而成为当前工业标准。后续各代的DRAM通过缩小晶体管逐渐减小了元胞尺寸，从而实现更高存储器密度和更低生产成本。然而，由于1980年代中期的1Mb DRAM代，迫使电容器采取更加复杂的3维结构以针对给定元胞尺寸存储充足电荷。尽管存储器设计的变化已利用诸如电阻器、磁隧道结(MTJ)等备用(alternate)二级存储单元来替换电容器，然而二级部件的存在限制了持续的可扩展性。
虽然早期的MOS存储器最开始是计算机内的独立部件，但近来存储器开发已致力于将存储器和逻辑集成在单个芯片上——允许改良的性能、更低的功耗、更少的板空间需要、更少芯片数量以及其他优点的技术。尽管SRAM广泛用作嵌入式存储器，但其具有待机功耗并且对软错误越来越敏感。嵌入式DRAM能够避开这些挑战，也允许较高的存储器密度；然而，现有的DRAM设计中电容器的存在使得其更难以与标准CMOS工艺集成。
可以使用基于FeFET的存储器(如Ma的美国专利No.6,067,244所述，下文将其称为“MA’244”，其公开通过引用全文合并于此)以及非易失性存储器(如Natori的美国专利No.5,198,994所述，其公开通过引用全文合并于此)来执行DRAM的功能。图4展示了典型的FeFET元胞的架构，其以铁电场效应晶体管(FET)作为其基本存储单元。由于FeFET存储器元胞缺少电容器或其他二级存储部件，因此其适于嵌入式应用，并且其尺寸仅取决于晶体管。FeFET存储器还拥有：(1)长保持时间，其使得能具有低刷新频率；和(2)无损读取操作。近来对基于HfO2的铁电体的发现已克服了诸如锆钛酸铅(PZT)和钽酸锶铋(SBT)之类最先进铁电材料的限制，使得FeFET存储器更适于商业应用。
发明内容
提供本概述来以简化的形式选择性地介绍构思(其将在下文的具体实施方式部分中进一步说明)。本概述并不意在确定或排除要求保护的主题的关键特征或必要特征，也不意在用于帮助确定要求保护的主题的范围。
本发明的实施例涉及用于根据如下各种期望和约束特性来对铁电存储器编程的方法和设备：比如写入存储器的数据的保持时间、存储器本身的耐久度、保持时间和耐久度两者、功耗、可用电压电平的约束等。选择用来将数据写入存储器的信号的特性(例如电压、功率等)以满足所述各种期望和约束特性。
在一个方面中，本发明的实施例涉及一种用于对铁电存储器编程的方法。控制器针对要存储在铁电存储器中的数据选择至少一个期望性能特性。所述控制器确定将所述数据存储在所述铁电存储器中所要使用的信号的至少一个信号特性，所述信号特性满足所述至少一个期望性能特性。所述控制器将具有所确定的至少一个信号特性的信号施加到所述铁电存储器，从而以所述至少一个期望性能特性存储所述数据。
在一个实施例中，所述至少一个期望性能特性为如下特性中的至少一个：期望保持时间特性、期望耐久度特性、期望速度特性、期望能量特性和期望错误率特性。
在一个实施例中，所述铁电存储器为铁电场效应晶体管存储器或铁电随机存取存储器。
在一个实施例中，所述至少一个期望性能特性选自包括如下项的组：保持时间、刷新之间的间隔、读取速度、设置速度、读取能量、设置能量、刷新能量、读取电流、设置电流、刷新电流和读出窗。
在一个实施例中，所述信号特性选自包括如下项的组：信号电流、信号电压、信号功率、信号持续时间和信号波形结构。
在一个实施例中，选择所述信号特性以满足以下项中的至少一个：功耗的约束、电磁场产生的约束、可用电压电平的约束、耐久度的约束、错误率的约束和保持时间的约束。
在一个实施例中，所述控制器是多路复用器或微处理器。
在一个实施例中，所述至少一个期望性能特性是基于微处理器正在执行的操作而选择的。
在一个实施例中，所述至少一个期望性能特性是基于相继的数据存储操作的定时而选择的。
在一个实施例中，用于存储的所述铁电存储器是基于期望性能特性而从多个铁电存储器中选择的。
在另一方面中，本发明的实施例涉及一种用于对铁电存储器编程的系统。所述系统包括铁电存储器以及控制器，所述控制器构造为从所述铁电存储器读取数据或者向其写入数据，其中，所述控制器基于针对要存储在所述铁电存储器中的数据的至少一个期望性能特性，来确定将所述数据写入所述铁电存储器所要使用的信号的至少一个信号特性。
在一个实施例中，所述至少一个期望性能特性为如下特性中的至少一个：期望保持时间特性、期望耐久度特性、期望速度特性、期望能量特性和期望错误率特性。
在一个实施例中，所述铁电存储器为铁电场效应晶体管存储器或铁电随机存取存储器。
在一个实施例中，所述控制器从包括如下项的组中选择所述期望性能特性：保持时间、刷新之间的间隔、读取速度、设置速度、读取能量、设置能量、刷新能量、读取电流、设置电流、刷新电流和读出窗。
在一个实施例中，所述控制器从包括如下项的组中选择所述信号特性：信号电流、信号电压、信号功率、信号持续时间和信号波形结构。
在一个实施例中，所述控制器选择所述信号特性来满足以下项中的至少一个：功耗的约束、电磁场产生的约束、可用电压电平的约束、耐久度的约束、错误率的约束和保持时间的约束。
在一个实施例中，所述控制器选自包括多路复用器和微处理器的组。
在一个实施例中，所述控制器基于所述微处理器正在执行的操作来选择所述期望性能特性。
在一个实施例中，所述控制器基于相继的数据存储操作的定时来选择所述期望性能特性。
在一个实施例中，所述系统还包括多个铁电存储器，并且用于存储的所述铁电存储器是基于所述期望性能特性而从所述多个铁电存储器中选择的。
在又一方面中，本发明的实施例涉及一种包含了利用分片的铁电存储器元胞的集成电路。所述电路包括：至少一个分片，每个分片包括至少一个铁电存储器元胞并且具有至少一个分片特性，其中使用具有至少一个一致的(consistent)电特性的信号来一致地对每个分片内的铁电存储器元胞编程。
在一个实施例中，针对特定分片的至少一个分片特性选择针对用于对所述特定分片编程的信号而选择的所述至少一个一致的电特性。
在一个实施例中，所述电路还包括用于将至少一个铁电存储器元胞分配给分片的控制器。
在一个实施例中，所述电路还包括用于将至少一个铁电存储器元胞从第一分片重新分配给第二分片的控制器。在一个实施例中，所述控制器重新分配所述至少一个铁电存储器元胞，以减小所述第一分片与所述第二分片的耐久度之间的差异。在一个实施例中，所述控制器将所述至少一个铁电存储器元胞重新分配给随机选择的第二分片。
在一个实施例中，所述电路包括至少两个铁电存储器元胞，每个铁电存储器元胞包含于独立的物理封装件中。
在一个实施例中，所述电路包括多个分片，其中所述多个分片是专用的。
在一个实施例中，第一分片用作数据高速缓冲存储器，并且第二分片用作易失性存储器。
通过阅读以下详细说明和相关附图的综述，显现了本非限制性实施例的特点的这些和其他特征及优点将是显而易见的。将会理解，前述一般性描述和下文的详细描述仅为说明性的，并且不对要求权利的非限制性实施例作出限制。
附图说明
参照以下附图来说明非限制性和非穷举性的实施例：
图1是示出基本计算机的处理、存储器和存储功能的框图；
图2是示出具有用于支持核心逻辑的集成片上存储器的嵌入式SoC的框图；
图3是可作为图1或图2的实施例的装置的示图；
图4是示出典型FeFET存储器元胞的单晶体管架构的电路图；
图5A示出各种类型的具有不同金属电极的FeFET存储器元胞的数据保持时间之间的关系；
图5B示出通过构建材料的选择而改变的FeFET存储器元胞的迟滞性质；
图5C(左)示出FeFET存储器元胞的编程窗和编程时间的关系；
图5C(右)示出根据FeFET存储器元胞中擦除电压而擦除的存储器窗的范围；
图5D示出FeFET存储器元胞的数据保持时间；
图5E示出FeFET存储器元胞的耐久度；
图5F将图5D和图5E的数据并置以示出FeFET存储器元胞的性质；
图5G是示出FeFET存储器元胞的数据保持时间的图5D的一个版本；
图5H是示出FeFET存储器元胞的耐久度的图5E的一个版本；
图6是FeFET存储器阵列的示例实施例的框图；
图7是示出针对图6的FeFET存储器读取/编程控制电路的标准和辅助输入的框图；
图8是示出根据本发明的FeFET存储器阵列的分片方案的框图；
图8A是示出计算机系统内的FeFET存储器的示例性表示的框图；
图8B是示出在具有分片方案示例性实施例的计算机系统内的FeFET存储器的示例性表示的框图；
图8C是示出在具有另一分片方案示例性实施例的计算机系统内的FeFET存储器的示例性表示的框图；以及
图8D是示出在具有又一分片方案示例性实施例的计算机系统内的FeFET存储器的示例性表示的框图。
在附图中，相同附图标记在不同视图中一般始终指代对应的部件。附图不一定是按比例绘制的，而是着重强调操作的原理和构思。
具体实施方式
下面参照附图更全面地描述各种实施例，其形成本文的一部分，并且示出具体的示例实施例。然而，可以以许多不同形式来实现实施例，并且实施例不应解释为限制于本文阐述的实施例；相反，提供这些实施例以使得本公开透彻和完整，并将向本领域技术人员完全传达实施例的范围。实施例可以实施为方法、系统或装置。因此，实施例可以采取硬件实现、纯软件实现、或者结合了软件和硬件方面的实现的方式。因此，以下的详细说明并不存在限制意义。
本说明书中对“一个实施例”或“实施例”的引用意思是在本发明的至少一个实施例中包括了关于所述实施例而描述的具体特征、结构或特性。在说明书的各地方出现的短语“在一个实施例中”不一定全都指代同一个实施例。
除非如以下讨论所显而易见的那样另有特别声明，否则应当理解，在整篇说明中，利用诸如“处理”或“计算”或“演算”或“确定”或“显示”等术语进行的讨论是指计算机系统或者类似的电子计算装置(其对表示为计算机系统存储器或寄存器或者其他这样的信息存储装置中的物理(电子)量的数据进行操控和变换)、传送或显示装置的动作和处理。
本发明的某些方面包括处理步骤和指令，其可以以软件、固件或硬件实施，并且当以软件实施时，可以被下载来驻留于由各种操作系统使用的不同平台上，并通过这些平台对其进行操作。
说明书中使用的语言主要选择用于可读性和指导性的目的，不应选择用于描述或界定发明主题的范围。因此，本发明的公开意为说明性的，而不是限制本发明的范围，本发明的范围在权利要求书中阐述。
当在盘与处理器之间移动数据对于时间敏感时，传统上将DRAM用作快速访问临时存储系统。下面是计算机系统中传统层级结构的存储器，其中第一层级具有最小量的存储空间，成本最大，并具有最快性能，而后面的层级则具有最大存储空间，成本最小，并具有较慢的性能。在这种情况下，性能可以定义为读取速度(读取存储器的时间)和写入速度(对存储器编程的时间)。
存储器的第一层级(已知为指令高速缓冲存储器)由实际处理器内部的寄存器组成。第二层级通常也是处理器的一部分，并且被称为数据高速缓冲存储器130。数据高速缓冲存储器可以按照如针对存储器所描述的相同的关系来进一步分片为各层级(L1、L2、L3等)(大多数现代CPU具有至少2个层级的数据高速缓冲存储器)。随后，所使用的存储器为随机存取存储器140。这些存储器根据系统功能而可以为静态或动态的。接着，存储器通常被称为盘并指代可以将数据存储更久(无电源的情况下)的非易失性存储器产品150。最后，有一类称为第三级存储装置的存储器，其指代诸如DVD、CD、磁带和盘之类可移动介质。
在传统架构中，在盘层级之前的所有层级传统上被看做易失性存储器，意思是需要电源来保持数据。后续的层级被称为非易失性的。
另外，在当前最先进技术中，每种类型的存储器的性能特性保持相对恒定并且明确地定义。存储器的性能特性包括但不限于读取速度、写入速度、读取能量、写入能量、数据保持时间、耐久度和大小。
该存储器系统还基本被认为是存在于整个CPU中，但在当前最先进技术中，相同的系统应用于大多数显卡，其包括它们自己专用的动态随机存取存储器(DRAM)。
DRAM是易失性存储器，这表明如果在特定时间间隔内没有刷新数据，则不能再保证所存储的值是准确的。当前最先进技术的DRAM的该间隔通常为64ms。
FeFET存储器是DRAM产品，其具有某些性能特性根据数据被写入存储器的方式而变化的灵活性。在最简单的层面，这表明FeFET存储器可以根据正执行的操作的类型来提供比当前最先进技术的DRAM更为优越的特性。这些优势包括更低用电、更长保持时间、更高密度和更低热量。
例如，当呈现视频时，如果分辨率为1000×800，利用屏幕上的像素值对至少800,000字节的DRAM进行编程，并且至少每64ms必须刷新一次。然而在大多数视频操作中，实际上每64ms改变的屏幕小于5％。因此，通过以特定方式对FeFET存储器元胞编程，将可以拥有元胞上更长的保持时间并且对其访问更少，这对用电和产热两者均进行了改善。
在操作类型方面，当前最先进技术对于在常规操作期间以何种频度使用DRAM的特性已进行了明确定义。知道正被执行的指令的类型并对FeFET存储器进行有效编程，可以实现巨大的节约并最终导致更低成本。
图1是根据本发明的利用FeFET存储器的典型计算机的处理和数据存储功能的简化框图。CPU 110通过双向数据通信所访问的三个宽泛层次的存储器层级结构描述如下：(1)CPU内的高速缓冲存储器130提供快速存储器访问；(2)DRAM 140提供易失性数据存储；以及(3)典型地通过I/O电路或其他控制逻辑来访问的存储装置150，其提供非易失性数据存储。
指令逻辑120是指处理器和算术逻辑单元的冯诺依曼架构的部件，并且还包括指令高速缓冲存储器。指令高速缓冲存储器是可以被处理器用来存储计算结果的最快层级的临时存储装置。指令高速缓冲存储器本质上是易失性的。
高速缓冲存储器130是指可以分成若干层级的高速缓冲存储器的数据高速缓冲存储器部件，各层级的大小逐级增大，但数据访问性能则逐级变慢。在数据高速缓冲存储器中，大多数现代架构包括至少两个层级的高速缓冲存储器。数据高速缓冲存储器本质上是易失性的，本发明的一个实施例将以数据高速缓冲存储器来实现。
任何或所有这些存储器可以根据本发明使用FeFET存储器来代替当前DRAM技术。例如，在一个实施例中，FeFET存储器用作独立的易失性存储器140。数据存储装置150的一些实施例可以包括易失性超高速缓冲存储器以用于更快访问；这一高速缓冲存储器也可以使用FeFET存储器。
图2是具有片上FeFET存储器的SoC 210的简化框图。嵌入式FeFET存储器241提供了对CPU 120的核心逻辑功能的存储器支持。注意，如前文所述，高速缓冲存储器130和存储装置150也可以实施为FeFET存储器。在具体实施例中，存储装置150还可以集成在SoC 210中。
如图3所示，诸如膝上型电脑310之类的计算装置可以利用本发明的实施例，比如图1的传统存储器架构或者图2的SoC，如上文所讨论的，每个实施例在其各种部件中的一个或多个中利用FeFET存储器替代DRAM。
图4示出FeFET存储器元胞的单晶体管架构。元胞的基本存储单元是铁电场效应晶体管(FeFET)410。作为非限制性示例，FeFET的构成可以为金属层411、硅层412和铁电层413。其他结构也是可以的。FeFET与传统FET不同之处在于将信息存储在其铁电层中。在一个实施例中，比如在MA’244(其公开通过引用全文合并于此)中讨论的那样，铁电层由掺杂的氧化铪制成。
图5A示出基于不同类型金属电极的FeFET存储器元胞的数据保持时间。如图5A所示，对元胞编程使用不同的栅极和漏极电流幅值导致变化的数据保持特性。
图5B示出通过各铁电材料的合成以及对FeFET存储器元胞编程所需的内聚电压(cohesive voltage)(即，为了成功对FeFET存储器元胞编程而需要的在迟滞的存储器窗内的最小电压量)引起的FeFET存储器元胞的迟滞的变化。
图5C(左)示出FeFET存储器元胞的编程窗和编程时间的关系。图5C(右)示出根据FeFET存储器元胞中的擦除电压而擦除的存储器窗的范围。这些窗示出了对FeFET存储器元胞进行置位或复位所需的阈值电压的值。
图5D示出示例性铁电氧化铪FeFET存储器元胞的数据保持时间。图5D示出了数据在元胞中保持多久，这有效定义了刷新之间的间隔以确保存储在元胞中的数据被认为是可靠的。
图5E示出示例性铁电氧化铪FeFET存储器元胞的耐久度。图5E示出FeFET存储器元胞可被写入并仍具有可辨识的存储器窗的次数。
图5F将图5G和图5H的数据并置以示出示例性氧化铪FeFET存储器元胞通过减小编程脉冲强度可以具有高的耐久度和减小的保持时间。
图5G是图5D的示出相同特性的一个版本；
图5H是图5E的示出相同特性的一个版本；
图5示出了根据本发明的用于对FeFET存储器编程的实施例的若干非限制性示例。从这些示例显而易见的是，当使用较强编程脉冲时，保持时间增加。本领域技术人员将会理解，在电流与电压之间存在固有的功率关系(power relationship)。因此，通过改变用于将数据编程到FeFET存储器的功率特性以改变持续时间，可以实现FeFET存储器中更长的数据保持时间。类似地，通过改变用于将数据编程到FeFET存储器的功率特性以改变持续时间，可以实现FeFET存储器中更高耐久度。最后，通过改变用于将数据编程到FeFET存储器的功率特性以改变持续时间，可以在对FeFET存储器编程时将保持时间和耐久度作为一个整体一起对待。
变化数据保持时间可以对各种应用有用，并提供改进的热特性和功率特性。较长数据保持时间的一个好处是，由于在刷新之间存在较长间隔，因此FeFET存储器将使用更少能量来操作。较长的保持时间的另一好处是，FeFET存储器本身由于刷新循环之间间隔较长而将会产生更少的热，转而可以使冷却成本和用于冷却的总能量减少。较长的保持时间的另一好处是任何给定时间将会有更多存储器可被访问，减小了平均访问时间。
本领域技术人员将会注意，最优操作参数不一定是每次都将FeFET存储器编程为最长保持时间的参数。如果例如期望后续操作对FeFET存储器元胞内容进行重新编程，则这样的参数会导致施加高于必需的电流。因此，必需根据例如使用FeFET存储器的操作的性质来确定实际需要多大的功率。
FeFET存储器编程的另一量度是所施加的电压的持续时间。通过如图5C所示以不同持续时间施加电压，在FeFET存储器元胞中实现了耐久度(即,装置寿命)与数据保持时间之间的不同的关系。
本领域技术人员将会理解，耐久度和保持时间特性涉及可接受的错误率，其反过来可以作为定义最优操作参数的考虑。软错误的减轻可以作为选择编程特性时的考虑。
本领域技术人员将会理解，考虑到图5A至图5F所示的示例性质，存在范围非常大的电压与持续时间的组合，其将实现数据保持时间和耐久度的不同组合。由于这一灵活性，在特定情形下通过改变所施加的电压或电荷的持续时间会得到极大的好处。
例如，传统的较长持续时间和较高电压的编程会适合于传统的较长时间存储的应用，而较低电压较短持续时间的编程对于低功率编程操作会更佳。出于全面的考虑，较短持续时间较高电压以及较长持续时间较低电压可以用于各种其他应用，并且对于功率特性的最优化恰是所期望的。作为非限制性示例，这些可以用于在长时期待机之后需要高性能的传感器网络中。
图6示出FeFET存储器电路的一个实施例的逻辑框图，其既可以用于非易失性应用，也可以用于易失性应用中。电路600可以包括FeFET阵列610、字线选择器和驱动器630、位线选择器635、源极线选择器640、刷新电路645、感测放大器650、错误检查和纠正单元655、以及读取/编程控制电路665的任意组合。在所示的实施例中，每种这些单元都是一个。然而，其他实施例可以包含零个或多个的任一种这些元件。更多信息请参见2014年7月2日提交的、发明人为Xiao Sun和Tso-Ping Ma、代理机构卷号为98199.00083、题为“CIRCUITRYFOR FERROELECTRIC FET-BASED DYNAMIC RANDOM ACCESS MEMORY AND NON-VOLATILEMEMORY(用于基于铁电FET的动态随机存取存储器和非易失性存储器的电路)”的专利申请，其公开通过引用全文合并于此。
此外，本领域技术人员将会注意，完整的FeFET存储器产品可以包含一个或多个电路600，每个电路600可以包括不同组合或不同数量的所示元件。例如，一个电路600’可以包含错误检查和纠正单元655而另一电路600”不包含检查和纠正单元655。然而，电路600’可以与600”电接触，从而电路600’内的单元655与电路600”通信，诸如此类。
为了实现如前所述的不同水平的数据保持时间，可以对读取/编程控制电路665进行增强以超过标准的读取/编程电路。除了标准电路，还可以添加优先于“正常”操作参数的可选输入。
这一附加输入可以通过许多方式来指定，并在图7中以读取/编程控制器766示出。注意，读取/编程控制器766是FeFET存储器的可选部件，并且通常包括的作为读取/编程控制器665的一部分的其他电路在图中未示出。读取/编程控制器766的一个示例实施例为根据当前执行的操作指令的类型来选择不同电流、电压或编程时间的多路复用器。该操作类型可以通过作为指令集的一部分的外部源来传递到读取/编程控制器766。
读取/编程控制器766的另一实施例可以测量对读取/编程控制电路665的存储器元胞进行的连续编程之间的间隔。如果连续编程之间的平均间隔短，则表明该存储器时常变化，可以使用较低的电流和电压组合。如果编程之间的平均间隔长，则可以使用较高的电压和电流组合。
本领域技术人员将会注意，针对读取/编程控制器766描述的实施例无需物理地在FeFET存储器上实现。读取/编程控制器766功能可以来自于外部源，例如，处理器120本身。
图8示出利用关于FeFET存储器元胞的虚拟分片的本发明的一个实施例。FeFET存储器阵列800包括多个分片811、812等。每个分片811、812等对应于FeFET存储器元胞的利用针对特定数据保持时间的特定电特性来进行写入的范围。对于以下示例，分片811是指较低功率、较短数据保持时间的范围，而分片812是指较高功率、较长持续数据保持时间的范围。
尽管可以具体对每个FeFET存储器元胞编程，然而对这样的操作的管理会导致不切实际的间接费用量。通过在FeFET存储器自身之内创建分片，利用了FeFET存储器的存储器树的DRAM层与数据高速缓冲存储器层(L1高速缓冲存储器、L2高速缓冲存储器、L3高速缓冲存储器等)更加相似。在对如何在处理器的数据高速缓冲存储器上执行高速缓冲存储器操作进行的模拟中，FeFET存储器内的不同片段可以具有标准化操作的不同设置，其将近似于针对该片段的特定期望刷新特性的编程电压和电流的最优构造。
例如在同时发生多个操作的计算机中，可以加载具有流视频的网页浏览器会话。在该例子中，可以将用于浏览器会话的数据和用于视频本身的缩略图占位符加载到分片812中，因为它们对应于不太可能需要对分片812中的内容进行重新编程的操作。然而，如果视频开始重放，则视频的显示所引起的存储器操作将会被保存到分片811中，这是因为，在视频播放的同时，存储器内容更有可能快速地变化。
本领域技术人员将会理解，尽管仅示出了两个分片811和812，然而在FeFET存储器的阵列中可以存在任何数量的分片。此外，可以理解，分片的数量在操作期间可以动态地变化。在动态过程期间，可以根据需要存储在FeFET存储器中的数据集的特性来添加较短保持时间或者较长保持时间的不同分片。
图8A示出示例FeFET存储器的架构。每个FeFET存储器包括多个物理单元840a、840b等。各物理单元是在物理上分开的封装件中的存储器。这些分开封装的单元可以在印刷电路板(PCB)上二维地安装和/或以层叠式封装(PoP)构造三维地层叠。
每个物理单元840包括多个组830a、830b等。这些组不需要尺寸或功能相同。可以将任意的多个组830相组合来形成更大的组。组830可以包括容纳于相同封装件840中的任意组存储器元件，包括相同晶片上的FeFET存储器的三维叠件以及相同封装件840内的层叠的芯片。
每个组830包括一个或多个最小的可寻址存储器元件820a、820b等。这些元件是FeFET存储器内最小的可寻址单元。组830还可以包括其他组830，任意个层级的组830都是可能的。
图8B示出FeFET存储器的示例分片。物理阵列840a包括多个片段。片段851a、851b等包括在组830a内以特定方式布置的存储器元件。片段852a、852b等包括在组830b内以与片段851a、851b等的布置方式不同的特定方式布置的存储器元件。片段851可以包括多个组830的元件，如853a包括组830c、830d等中的最小可寻址存储器元件820a那样。类似地，片段853b包括组830c、830d等中的最小可寻址存储器元件820b。非限制性地，诸如853a和853b之类的分组可以跨越任何数量的组830或封装件840而发生。片段861包括跨越了多个组830c、830d等的元件820c、820d等的布置。
大于850的片段编号意为对应于分片811和812中之前描述的片段。基于可能片段的不同组合，使用不同的编号方式来区分各片段是如何分组到一起的。没有详尽地示出所有实施例，但应当认为已覆盖了所有实施例。
物理阵列840c包括与840a的片段不同地布置的多个片段。片段862包括跨越多个组830a、830c等的元件820a、820c等，其中所述组的布置与组861的布置不同。片段863、864a和864b包括多个组的元件。
图8C示出了FeFET存储器的示例分片。片段871包括按特定方式布置的多个组830a、830c等和830b、830d等。片段872类似地包括按与871的布置不同的特定方式布置的多个组830a、830b等和830c、830d等。片段873a包括在多个物理阵列840b、840d等中的组830a。片段873b包括跨越多个物理阵列840b、840d等的多个组830b、830c等。
图8D示出了FeFET存储器的示例分片。片段881包括按特定方式布置的多个物理阵列840a、840aa等。片段882包括按与片段881的布置不同的特定方式布置的多个物理阵列840aaa、840ccc等。
片段883a包括按特定方式布置的多个物理阵列840b、840cc等。片段883b包括按与883a的步骤不同的特定方式布置的多个物理阵列840c、840d等。
分片行为的实现方式可以根据使用FeFET存储器的产品而不同。例如，显卡驱动显示器可能具有与例如用于(多个)主要中央处理器的FeFET存储器不同的分片。实际上，可以使用例如FeFET存储器的与不同类型的操作对应的物理上分开的实例来实现分片。在显卡中，屏幕的特定部分可以因其不太可能逐帧地变化而被分配到较低功率的分片。相反，用来进行计算以表示对象和三维物理现象的存储器将被分配到较高功率的分片，以解决由于计算操作的经常改变的性质引起的所述存储器易于改变的需要。
重要的是应当注意，在虚拟分片内，并非所有元胞都需要保持映射到相同分片。实际上，由于元胞的耐久度(即，存储器元胞在预期其不能再可靠地工作之前可被写入的次数)之故，各个FeFET存储器元胞的映射会变化。通过改变片段之中元胞的虚拟映射，可以均衡各个元胞的耐久度，并防止例如当其他未充分使用的元胞继续操作时一个元胞使用过度而故障。实现这样的映射的方法的一个实施例是，每当发生分片时，比如当计算机从断电状态变为上电状态时，就简单地随机分配元胞。
如参照图2那样，本发明的一个实施例可以是将数据高速缓冲存储器130和易失性存储器241组合在单个物理FeFET存储器中的情形。在该实施例中，可以实现一些数量的虚拟分片811、812等来完成嵌入式应用中与数据高速缓冲存储器和易失性存储器两者相同的功能。
例如，以上参照根据本公开实施例的方法、系统和计算机程序产品的框图和/或操作性图示来描述了本公开的实施例。框中注释的功能/动作可以不按照任何流程图中所示的顺序来发生。例如，根据相关的功能/动作，相继示出的两个框实际上可以基本同时执行或者有时可以按相反的顺序执行。另外，在任何流程图中示出的框并非全都需要实施和/或执行。例如，如果给定的流程图具有包含功能/动作的五个框，其可以是仅实施和/或执行五个框中的三个框的情况。在该示例中，可以实施和/或执行五个框中的任意三个框。
本申请中提供的对一个或多个实施例的描述和说明并不意在以任何方式声明对本公开的范围进行限制或约束。本申请中提供的实施例、示例和详情被认为足以传达所有权并且使得其他人能够做出并使用要求权利的实施例的最佳实施方式。要求权利的实施例不应解释为限于本申请中提供的任何实施例、示例或详情。不管是以组合方式还是独立地示出和说明，意在选择性地包括或省略各种特征(结构的以及方法的特征)以产生具有特定特征组的实施例。已经提供了本申请的描述和说明，本领域技术人员可以设想出处于本申请中体现的一般发明构思的较宽方面的精神之内而不脱离要求权利的实施例的较宽范围的变形、修改和替代实施例。

Claims (29)

1.一种用于对铁电存储器编程的方法，所述方法包括：
(a)使用控制器针对要存储在铁电存储器中的数据选择至少一个期望性能特性；
(b)使用所述控制器确定将所述数据存储在所述铁电存储器中所要使用的信号的至少一个信号特性，所述信号特性满足所述至少一个期望性能特性；以及
(c)使用所述控制器将具有所确定的至少一个信号特性的信号施加到所述铁电存储器，从而以所述至少一个期望性能特性来存储所述数据。
2.如权利要求1所述的方法，其中所述至少一个期望性能特性为如下特性中的至少一个：期望保持时间特性、期望耐久度特性、期望速度特性、期望能量特性和期望错误率特性。
3.如权利要求1所述的方法，其中所述铁电存储器为铁电场效应晶体管存储器或铁电随机存取存储器。
4.如权利要求1所述的方法，其中所述至少一个期望性能特性选自包括如下项的组：保持时间、刷新之间的间隔、读取速度、设置速度、读取能量、设置能量、刷新能量、读取电流、设置电流、刷新电流和读出窗。
5.如权利要求1所述的方法，其中所述信号特性选自包括如下项的组：信号电流、信号电压、信号功率、信号持续时间和信号波形结构。
6.如权利要求1所述的方法，其中选择所述信号特性以满足以下项中的至少一个：功耗的约束、电磁场产生的约束、可用电压电平的约束、耐久度的约束、错误率的约束和保持时间的约束。
7.如权利要求1所述的方法，其中所述控制器是多路复用器或微处理器。
8.如权利要求1所述的方法，其中所述至少一个期望性能特性是基于微处理器正在执行的操作而选择的。
9.如权利要求1所述的方法，其中所述至少一个期望性能特性是基于相继的数据存储操作的定时而选择的。
10.如权利要求1所述的方法，其中用于存储的所述铁电存储器是基于所述期望性能特性而从多个铁电存储器中选择的。
11.一种用于对铁电存储器编程的系统，所述系统包括：
铁电存储器；以及
控制器，其构造为从所述铁电存储器读取数据或者向所述铁电存储器写入数据，
其中，所述控制器基于针对要存储在所述铁电存储器中的数据的至少一个期望性能特性，来确定将所述数据写入所述铁电存储器所要使用的信号的至少一个信号特性。
12.如权利要求11所述的系统，其中所述至少一个期望性能特性为如下特性中的至少一个：期望保持时间特性、期望耐久度特性、期望速度特性、期望能量特性和期望错误率特性。
13.如权利要求11所述的系统，其中所述铁电存储器为铁电场效应晶体管存储器或铁电随机存取存储器。
14.如权利要求11所述的系统，其中所述控制器从包括如下项的组中选择所述期望性能特性：保持时间、刷新之间的间隔、读取速度、设置速度、读取能量、设置能量、刷新能量、读取电流、设置电流、刷新电流和读出窗。
15.如权利要求11所述的系统，其中所述控制器从包括如下项的组中选择所述信号特性：信号电流、信号电压、信号功率、信号持续时间和信号波形结构。
16.如权利要求11所述的系统，其中所述控制器选择所述信号特性来满足以下项中的至少一个：功耗的约束、电磁场产生的约束、可用电压电平的约束、耐久度的约束、错误率的约束和保持时间的约束。
17.如权利要求11所述的系统，其中所述控制器选自包括多路复用器和微处理器的组。
18.如权利要求11所述的系统，还包括微处理器，其中所述控制器基于所述微处理器正在执行的操作来选择所述期望性能特性。
19.如权利要求11所述的系统，其中所述控制器基于相继的数据存储操作的定时来选择所述期望性能特性。
20.如权利要求11所述的系统，还包括多个铁电存储器，并且其中用于存储的所述铁电存储器是基于所述期望性能特性而从所述多个铁电存储器中选择的。
21.一种包含了利用分片的铁电存储器元胞的集成电路，所述电路包括：
至少一个分片，每个分片包括至少一个铁电存储器元胞并且具有至少一个分片特性，
其中使用具有至少一个一致的电特性的信号来一致地对每个分片内的铁电存储器元胞编程。
22.如权利要求21所述的电路，其中针对特定分片的至少一个分片特性，选择针对用于对所述特定分片编程的信号而选择的所述至少一个一致的电特性。
23.如权利要求21所述的电路，还包括用于将至少一个铁电存储器元胞分配给分片的控制器。
24.如权利要求21所述的电路，还包括用于将至少一个铁电存储器元胞从第一分片重新分配给第二分片的控制器。
25.如权利要求26所述的电路，其中所述控制器重新分配所述至少一个铁电存储器元胞，以减小所述第一分片与所述第二分片的耐久度之间的差异。
26.如权利要求26所述的电路，其中所述控制器将所述至少一个铁电存储器元胞重新分配给随机选择的第二分片。
27.如权利要求21所述的电路，包括至少两个铁电存储器元胞，每个铁电存储器元胞包含于独立的物理封装件中。
28.如权利要求21所述的电路，包括多个分片，其中所述多个分片是专用的。
29.如权利要求21所述的电路，其中第一分片用作数据高速缓冲存储器，并且第二分片用作易失性存储器。
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